[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2511044B2 - 論理回路 - Google Patents

論理回路

Info

Publication number
JP2511044B2
JP2511044B2 JP62159884A JP15988487A JP2511044B2 JP 2511044 B2 JP2511044 B2 JP 2511044B2 JP 62159884 A JP62159884 A JP 62159884A JP 15988487 A JP15988487 A JP 15988487A JP 2511044 B2 JP2511044 B2 JP 2511044B2
Authority
JP
Japan
Prior art keywords
transistor
bipolar transistor
pmosp
terminal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62159884A
Other languages
English (en)
Other versions
JPS63238719A (ja
Inventor
昭司 上野
義夫 大井田
毅 石岡
秀昭 桝岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to US07/120,959 priority Critical patent/US4839537A/en
Priority to EP87117592A priority patent/EP0270029B1/en
Priority to DE87117592T priority patent/DE3785833T2/de
Priority to KR1019870013506A priority patent/KR900008050B1/ko
Publication of JPS63238719A publication Critical patent/JPS63238719A/ja
Application granted granted Critical
Publication of JP2511044B2 publication Critical patent/JP2511044B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイポーラトランジスタとCMOSを用い
て、低消費電力、高負荷駆動能力及び高速性を実現した
論理回路に関する。
（従来の技術） 論理回路の回路形式にあっては、従来より各種のもの
が用いられており、例えばバイポーラトランジスタある
いはCMOSで構成したものなどがあげられる。
第６図はバイポーラトランジスタを用いて構成したNA
NDゲート回路の回路図である。同図に示すNANDゲート
は、２入力端子A,Bを有する入力段が、ダイオードD1,D2
及びNPN型のショットキートランジスタ（以下「Ｓトラ
ンジスタ」と呼ぶ）Q1,Q2によりDTLで構成され、出力段
がダーリントン接続されたＳトランジスタQ3及びNPN型
のバイポーラトランジスタ（以下「Ｂトランジスタ」と
呼ぶ）Q4と、ＳトランジスタQ5がトーテムポール形に接
続されて構成されており、ＢトランジスタQ4とＳトラン
ジスタQ5の接続点を出力端子OUTとしている。
このように、論理ゲートをＢトランジスタで構成した
場合には、Ｂトランジスタの特徴の一つである大きな伝
達コンダクタンスにより、高負荷駆動能力及び動作速度
の速い論理ゲートを実現することができる。
ところで、第６図において、入力端子A,Bともにハイ
レベル状態にある場合には、ＳトランジスタQ1が導通状
態となり、これにより、電圧源Vcc→抵抗R1→Ｓトラン
ジスタQ1→抵抗R2→グランドの電流経路が形成される。
さらに、ＳトランジスタQ2が導通状態となり、電圧源Vc
c→抵抗R3→ＳトランジスタQ2→ＳトランジスタQ5のベ
ース端子の経路で電流が流れる。一方、入力端子A,Bの
どちらか一方がロウレベル状態にある場合、例えば入力
端子Ａがロウレベル状態にあると、電圧源Vcc→抵抗R4
→ダイオードD1の経路で電流が流れる。
このように、回路が定常状態にあっても、回路中に上
述したような電流経路が形成され、消費電力が増大する
ことになる。ここで、消費電力を低減するために電流を
減らした場合には、高速性が損なわれることになる。そ
こで、高速動作が可能で消費電力を低減するためにCMOS
で構成したものがある。
第７図はCMOSで構成したNANDゲート回路の回路図であ
る。このNANDゲート回路は、２入力端子C,Dを有する入
力段が、直列接続されたＰチャンネルMOSトランジスタ
（以下「PMOS」と呼ぶ）P1及びＮチャンネルMOSトラン
ジスタ（以下「NMOS」と呼ぶ）N1,N2と、直列接続され
たPMOSP2及びNMOSN3,N4とが並列接続されて構成されて
いる。また、出力段はPMOSP3及びNMOSN5からなるインバ
ータ回路と、PMOSP4及びNMOSN6からなるインバータ回路
とがカスケード接続されて構成されている。なお、それ
ぞれの入力端子C,Dには、PN接合形のダイオードD3,D4と
抵抗R5、PN接合形のダイオードD5,D6と抵抗R6で構成さ
れた入力保護回路が付加されている。
このように、CMOSで構成した場合には、MOSトランジ
スタはその伝達コンダクタンスがバイポーラトランジス
タに比べて小さいため、電流駆動能力が小さくなり、高
速動作が困難になるので、トランジスタサイズを大きく
したインバータ回路をカスケード接続して出力段を構成
している。
しかしながら、このようにした場合には、カスケード
接続されたインバータ回路の伝達遅延時間（ｔpd）だけ
出力信号が遅れることになる。また、出力段のトランジ
スタサイズを大きくすると、回路が大型化することにな
り、特に集積化による回路の小型化という観点からは逆
行することになる。
さらに、出力段のトランジスタサイズを大きくした場
合には、トランジスタのON抵抗が小さくなる。このた
め、出力信号がオーバーシュートあるいはアンダーシュ
ートした場合には、出力端子OUTに接続される配線のイ
ンダクタンス成分及び負荷の容量成分とで形成される共
振回路において、出力信号のオーバーシュートあるいは
アンダーシュートをトランジスタのON抵抗が吸収するこ
とができず、リンギングが発生することになる。これに
より、最悪の場合には誤動作を招くおそれがあった。
そこで、入力端子C,Dには、PN接合形のダイオードと
抵抗とにより入力保護回路が付加されており、これはサ
ージノイズに対しては有効であるが、PN接合形のダイオ
ードの順方向電圧降下（VF）は0.7（Ｖ）程度であるた
め、リンギングに対してはこれを十分に抑えることが困
難である。
（発明が解決しようとする問題点） 以上説明したように、論理ゲートをバイポーラトラン
ジスタにより構成した場合には、負荷駆動能力及び高速
性に優れている反面、消費電力が増大するという問題が
あり、消費電力を低減しようとすると高速性が損なわれ
るという問題がある。
一方、CMOSのみで構成した場合には、消費電力を低減
することはできるが、その反面、負荷駆動能力が小さく
なり、高速動作が困難であった。また、負荷駆動能力を
高めるために出力段のトランジスタサイズを大きくする
と、回路構成が大型化するとともにリンギングを十分に
抑えることができず、いずれの構成においても、低消費
電力、高負荷駆動能力、高速性、リンギングの抑制を実
現することは困難である。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、リンギングを緩和して、
低消費電力、高負荷駆動能力、高速性を達成した論理回
路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、入力信号を
CMOSインバータ回路により反転して出力する入力部と、
ベース端子が抵抗を介して電源に接続された第１のバイ
ポーラトランジスタと、第１のバイポーラトランジスタ
とダーリントン接続された第２のバイポーラトランジス
タと、第２のバイポーラトランジスタとトーテムポール
形に接続された第３のバイポーラトランジスタとを備
え、第２のバイポーラトランジスタと第３のバイポーラ
トランジスタの接続点から入力信号に対する論理演算結
果を出力する出力部と、ベース端子が抵抗を介して電源
に接続され、第３のバイポーラトランジスタのベース端
子と電源との間に接続されて、出力部の出力信号がロウ
レベルからハイレベルに変化する際に、第３のバイポー
ラトランジスタのベース電荷を放電させる放電用トラン
ジスタと、第１のバイポーラトランジスタのベース端子
と第３のバイポーラトランジスタのベース端子との間に
接続され、入力部の出力信号により導通制御される第１
導電型のFET（電界効果トランジスタ）と、ゲート端子
が第１のバイポーラトランジスタのベース端子に接続さ
れた第２導電型の第１のFETと、第２導電型の第１のFET
を介して放電用トランジスタのベース端子と電源との間
に接続され、入力部の出力信号により導通制御される第
２導電型の第２のFETとを備え、入力信号に対する論理
演算を行ない、出力部のバイポーラトランジスタをスイ
ッチング制御する制御部とから構成される。
（作用） 上記構成において、この発明は、出力部を構成するそ
れぞれのバイポーラトランジスタを、相補型のFETを有
する制御部によってスイッチング制御し、かつ出力部の
第３のバイポーラトランジスタをスイッチングする際に
ベース電荷を放電用トランジスタにより引き抜いて貫通
電流を低減し、消費電流を削減するようにしている。
また、出力部のスイッチング動作を制御する制御部
に、入力信号の論理演算機能を持たせて段数の削減を図
るようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の第１の実施例に係る論理回路の構
成を示す回路図である。同図に示す論理回路は、バイポ
ーラトランジスタとCMOSとを混用して、CMOSを有する入
力部Ｉ及び制御部IIとバイポーラトランジスタからなる
出力部IIIで、２入力端子A,Bを有するANDゲートあるい
はNORゲートを構成している。
第１図において、入力部Ｉは、PMOSとNMOSとからなる
インバータ回路I1,I2を有し、入力端子Ａがショットキ
ーダイオード（以下「Ｓダイオード」と呼ぶ）D11と抵
抗R11とからなる入力保護回路を介してインバータ回路I
1の入力に接続され、入力端子ＢがＳダイオードD12と抵
抗R12とからなる入力保護回路を介してインバータ回路I
2の入力に接続されている。
制御部IIは、後述する出力部IIIを導通制御させるも
のであり、第１図に示す論理ゲートをANDゲートあるい
はNORゲートとして動作させる切換回路１と、直列接続
されたPMOSP13,P14,P15と、並列接続されたNMOSN14,N15
と、ＳトランジスタQ14及び抵抗R14とから構成されてい
る。
切換回路１は、ANDゲートとして動作させる場合に
は、入出力端ab間及び入出力端cd間で短絡され、NORゲ
ートとして動作させる場合には、入出力端ab間及び入出
力端cd間にインバータ回路が挿入されるようになってい
る。
PMOSP15及びNMOSN13は、そのゲート端子が切換回路１
を介してインバータ回路I2の出力に接続され、PMOSP14
及びNMOSN14は、そのゲート端子が切換回路１を介して
インバータ回路I1の出力に接続されており、PMOSP
13は、そのゲート端子がNMOSN13,N14のドレイン端子に
接続されている。
ＳトランジスタQ14は、後述する出力部IIIを構成する
ＳトランジスタQ13のベース電荷を放出させるためのも
のであり、NMOSN13,N14のソース端子とグランドとの間
に挿入され、ベース端子がPMOSP15のドレイン端子に接
続されているとともに、抵抗R14を介いてグランドに接
続されている。
出力部IIIは、ダーリントン接続されたＳトランジス
タQ11及びＢトランジスタQ12と、これとトーテムポール
形に接続されたＳトランジスタQ13を有しており、Ｂト
ランジスタQ12とＳトランジスタQ13の接続点を出力端子
OUTとしている。ＳトランジスタQ11は、そのベース端子
が抵抗R13を介して電圧源Vccに接続されているととも
に、NMOSN13,N14のドレイン端子に接続されている。Ｓ
トランジスタQ12は、そのベース端子がＳダイオードD13
を介してＳトランジスタQ11のベース端子に接続されて
いる。ＳトランジスタQ13は、そのベース端子がNMOS
N13,N14のソース端子に接続されている。
以上説明したように、この発明の第１の実施例は構成
されており、次にこの実施例の作用を第２図に示す動作
波形図を参照して説明する。
ここで、切換回路１は、入出力端ab間及び入出力端cd
間が短絡されて、第１図に示す論理ゲートがANDゲート
となる場合について説明する。
まず、入力端子Ａをハイレベル状態にして、この状態
における出力端子OUTの電位の変化について説明する。
なお、入力端子Ａがハイレベル状態にあると、インバー
タ回路I1の出力はロウレベルとなり、PMOSP14は導通状
態、NMOSN14は非導通状態となっている。
このような状態において、入力端子Ｂがロウレベル状
態にあると、インバータ回路I2の出力すなわちＤ点の電
位はハイレベルにあり、NMOSN13は導通状態にある。こ
のため、ＳトランジスタQ11及びＢトラジスタQ12は非導
通状態、ＳトランジスタQ13は導通状態となり、出力は
ロウレベル状態になっている。
そして、入力端子Ｂをロウレベルからハイレベルに変
化させると、Ｄ点の電位はハイレベルからロウレベルへ
と降下しはじめ、 （PMOSP15のしきい値電圧）の電位以下になると、PMOSP
15が導通状態となる。このため、電圧源VccからPMOS
P13,P14,P15を介してＳトランジスタQ14のベース端子に
電流が供給されて、ＳトランジスタQ14は導通状態にな
る。したがって、ＳトランジスタQ13のベース電荷は、
ＳトランジスタQ14を介してグランドに放出されて、Ｓ
トランジスタQ13は急速に非導通状態となる。
なお、ＳトランジスタQ14が導通状態になった時に、
抵抗R13→NMOSN13→ＳトランジスタQ14の電流経路が形
成されるが、ＳトランジスタQ14のベース端子に供給さ
れはじめる電流を抵抗R14により吸収することにより、
ＳトランジスタQ14が導通状態になる時間を遅らせて、
貫通電流を低減している。
さらに、Ｄ点の電位が降下して、 （ＳトランジスタQ13のベース・エッタ間電圧）＋ （NMOSN13のしきい値電圧）の電圧に達するまで、NMOSN
13は導通状態にあるが、ゲート・ソース間電圧が減少す
るために、ドレイン電流が徐々に減少しはじめる。Ｄ点
の電位が に達すると、NMOSN13は非導通状態となる。また、Ｃ点
の電位は、抵抗R13とNMOSN13,N14のドレイン及びＳダイ
オードD13,D14における寄生容量との時定数にしたがっ
て上昇する。
Ｃ点の電位が上昇すると、ＳトランジスタQ11が導通
状態となり、これにより、ＢトランジスタQ12も導通状
態となり、出力端子OUTはロウレベル状態からハイレベ
ル状態になる。さらに、Ｃ点の電位が上昇して、 （PMOSP13のしきい値電圧）以上になると、PMOSP13は非
導通状態となる。これにより、ＳトランジスタQ14のベ
ース端子に電流が供給されなくなるとともに、ベース端
子に蓄積された電荷は抵抗R14を介してグランドに放出
されて、ＳトランジスタQ14は非導通状態となる。
このように、出力端子OUTをロウレベル状態からハイ
レベル状態にさせる場合に、ＳトランジスタQ13のベー
ス電荷をＳトランジスタQ14を介してグランドに放出さ
せることにより、電圧源VccからＢトランジスタQ12及び
ＳトランジスタQ13を介してグランドに流れ込む貫通電
流を低減するようにしている。
次に、このような状態にあって、入力端子Ｂをロウレ
ベル状態に変化させると、Ｄ点の電位はロウレベルから
ハイレベルに上昇しはじめて、NMOSN13は導通状態にな
り、電流がNMOSN13を流れはじめる。これにより、Ｃ点
の電位は下降しはじめて、 （PMOSP13のしきい値電圧）以下になると、PMOSP13は導
通状態となり、PMOSP13,P14,P15は一時的に全て導通状
態となる。しかしながら、Ｄ点の電位が上昇してただち
にPMOSP15が非導通状態になるために、PMOSP13,P14,P15
が全て導通状態になるのは極めて短時間となる。
さらに、ＳトランジスタQ14のベース端子に流れよう
とする電流のうち、VBE（ＳトランジスタQ14のベース・
エミッタ間電圧）/R（R14の抵抗値）までの電流は抵抗R
14により吸収されることになる。したがって、Ｓトラン
ジスタQ14は非導通状態を保持することになる。
これにより、ＳトランジスタQ13のベース端子に、電
圧源Vccから抵抗R13及びNMOSN13を介して電流が供給さ
れるとともに、ＢトランジスタQ12のベース電荷がＳダ
イオードD13を介して、また、出力端子OUTの電荷がＳダ
イオードD14を介して供給されて、ＳトランジスタQ13は
導通状態、ＳトランジスタQ11及びＢトランジスタQ12は
非導通状態となり、出力端子OUTはハイレベル状態から
ロウレベル状態になる。
一方、入力端子Ｂをハイレベル状態として入力端子Ａ
の状態を変化させた場合にあっても、上述したと同様と
なる。また、切換回路１の入出力端ab間及び入出力端cd
間にインバータ回路を挿入した場合にも、上述したと同
様となる。
したがって、このような回路構成においては、バイポ
ーラトランジスタを用いているが、回路の動作状態及び
定常状態の電流を大幅に低減して、消費電力をほぼCMOS
のみで構成した回路程度にすることができる。また、出
力段をバイポーラトランジスタで構成しているので、高
負荷駆動能力及び高速性を実現することができる。さら
に、出力段のバイポーラトランジスタのON抵抗は、その
電流−電圧特性がノン・リニアな特性を示すとともに、
同程度の駆動能力を有するCMOSに比べて大きいために、
リンギングを緩和することができる。
またさらに、PN接合形のダイオードに比べて応答速度
が速く、順方向電圧降下が小さいＳダイオードを用い
て、入力保護回路を構成しているので、入力端子に接続
される配線が長い場合に発生しやすいリンギングをPN接
合形のダイオードを用いた入力保護回路に比べて、緩和
することができるようになる。
第３図はこの発明の第２の実施例に係る論理回路の構
成を示す回路図である。この論理回路は、第１図に示し
た論理回路に対して、第１図に示したPMOSP14,P15を、
第３図の点線で囲まれたしきい値同一回路３に置換えた
ものであり、その他は第１図に示した論理回路と同一構
成とし、同符号のものは同一物でありその説明は省略す
る。
ところで、第１図に示したような構成において、PMOS
P14,P15がともに導通状態に移行する過程としては、２
通りの入力変化があげられる。
切換回路１の出力端ｄがロウレベル状態でPMOSP14
が導通状態にある場合に、切換回路１の出力端ｂがハイ
レベル状態からロウレベル状態となり、PMOSP15が非導
通状態から導通状態になる場合。
切換回路１の出力端ｂがロウレベル状態でPMOSP15
が導通状態にある場合に、切換回路１の出力端ｄがハイ
レベル状態からロウレベル状態となり、PMOSP14が非導
通状態から導通状態になる場合。
このような２通りの入力変化に対して、上記で示し
た場合には、PMOSP14が導通状態にあるためにPMOSP14の
VDS（ソース・ドレイン間電圧）は０（Ｖ）となり、ま
た、NMOSN13が導通状態でPMOSP13が導通状態にあるため
に、PMOSP15のソース電位は電源Vccの電位となってい
る。このため、PMOSP15のゲート電位がハイレベル状態
からロウレベル状態になると、PMOSP15はすみやかに導
通状態となり、非導通状態から導通状態へのスイッチン
グ動作は迅速に行なわれる。
一方、上記で示した場合には、PMOSP14が非導通状
態であるため、PMOSP15はそのソース電位がPMOSP15のス
レッショルド電位となり、カットオフ状態になってい
る。このため、PMOSP14のゲート電位がハイレベル状態
からロウレベル状態になると、PMOSP14が導通状態にな
った後にPMOSP15のソース電位が上昇してPMOSP15のVGS
（ゲート・ソース間電圧）が上昇することになる。
したがって、上記で示した場合の入力変化に対して
は、PMOSP14が導通状態になった後にPMOSP15が導通状態
となり、非導通状態から導通状態へのスイッチング動作
は、上記で示した場合に比べて多少遅れることにな
る。このため、ハイレベル出力時の論理回路の応答特性
に差異が生じることになる。
そこで、この第２の実施例は、上述した応答特性を同
一にするようにしたものである。
第３図において、しきい値同一回路３は、４つのPMOS
P16,P17,P18,P19から構成されている。
PMOSP16及びPMOSP17は、PMOSP13のドレイン端子とＳ
トランジスタQ14のベース端子間に直列に接続されてお
り、PMOSP16のゲート端子は切換回路１の出力端ｂに接
続され、PMOSP17のゲート端子は切換回路１の出力端ｄ
に接続されている。
PMOSP18及びPMOSP19は、直列に接続されたPMOSP16,P
17と並列に接続されて、PMOSP13のドレイン端子とＳト
ランジスタQ14のベース端子間に直列に接続されてお
り、PMOSP18のゲート端子は切換回路１の出力端ｄに接
続され、PMOSP19のゲート端子は切換回路１の出力端ｂ
に接続されている。
次に、このように構成されたしきい値同一回路３の作
用を、直列に接続されたPMOSP16,P17及びPMOSP18、P19
がともに導通状態になる場合に着目して説明する。ここ
で、切換回路１はその入出力端ab,cd間を短絡して、論
理回路をANDゲートとして動作させるものとする。
まずはじめに、入力端子Ａがハイレベル状態、入力端
子Ｂがロウレベル状態にあり、この状態において、入力
端子Ｂをロウレベル状態からハイレベル状態に変化させ
る場合について説明する。
入力端子Ａがハイレベル状態にあり、入力端子Ｂがロ
ウレベル状態にあると、切換回路１の出力端ｂはハイレ
ベル状態、出力端ｄはロウレベル状態となり、PMOSP16,
P19は非導通状態、PMOSP17,P18は導通状態となってい
る。したがって、PMOSP17のソース電位はPMOSP17のスレ
ッショルド電圧となり、PMOSP19のソース電位は電源電
位となっている。
このような状態において、入力端子Ｂがハイレベル状
態になると、切換回路１の出力端ｂはハイレベル状態か
らロウレベル状態となり、PMOSP16,P19は非導通状態か
ら導通状態になる。
この時に、PMOSP19のソース電位は電源電位にあるた
め、PMOSP18,P19は、PMOSP16が非導通状態から導通状態
となり、PMOSP16,P17がともに導通状態になるよりも速
く導通状態となる。このため、電源VccからPMOSP13を介
して流れ出る電流は、切換回路１の出力端ｂがハイレベ
ル状態からロウレベル状態に変化した直後は、PMOSP18,
P19を介してＳトランジスタQ14のベース端子に与えられ
る。
次に、入力端子Ａがロウレベル状態、入力端子Ｂがハ
イレベル状態にあり、このような状態において、入力端
子Ａをロウレベル状態からハイレベル状態に変化させる
場合について説明する。
入力端子Ａがロウレベル状態にあり、入力端子Ｂがハ
イレベル状態にあると、切換回路１の出力端ｂはロウレ
ベル状態、出力端ｄはハイレベル状態となり、PMOSP16,
P19は導通状態、PMOSP17,P18は非導通状態にある。した
がって、PMOSP19のソース電位はPMOSP19のスレッショル
ド電位となっている。
このような状態において、入力端子Ａがロウレベル状
態からハイレベル状態になると、切換回路１の出力端ｄ
はハイレベル状態からロウレベル状態となり、PMOSP17,
P18は非導通状態から導通状態となる。
この時に、PMOSP17のソース電位は電源電位にあるた
めに、PMOSP16,P17は、PMOSP18が非導通状態から導通状
態となり、PMOSP18,P19がともに導通状態になるよりも
速く導通状態となる。このため、電源VccからPMOSP13を
介して流れ出る電流は、切換回路１の出力端ｄがハイレ
ベル状態からロウレベル状態に変化した直後は、PMOSP
16,P17を介してＳトランジスタQ14のベース端子に供給
される。
このように、入力端子Ａをロウレベル状態からハイレ
ベル状態に変化させて入力端子A,Bをともにハイレベル
状態にさせる場合と、入力端子Ｂをロウレベル状態から
ハイレベル状態に変化させて入力端子A,Bをともにハイ
レベル状態にさせる場合とでは、しきい値同一回路３の
非導通状態から導通状態にかわるPMOSは異なるが、しき
い値同一回路３は切換回路１の出力端b,dに対して対称
に構成されているので、しきい値同一回路３は、電源Vc
cからＳトランジスタQ14のベース端子に電流を与えると
いう観点からは同様な動作を行なうことになる。
したがって、この第２の実施例にあっては、第１の実
施例と同様の効果が得られるとともに、入力レベルの変
化にかかわらず、しきい値同一回路３の応答速度が同一
となり、ハイレベル出力時の論理回路の応答特性を同一
にすることができるようになる。
なお、切換回路１の入出力端ab,cd間にインバータ回
路を接続して、論理回路をNORゲートとした場合にあっ
ても、上記と同様な効果が得られることは勿論である。
第４図はこの発明の第３の実施例に係る論理回路の構
成を示す回路図である。
同図に示す論理回路は、第１図において、PMOSP13の
ドレイン端子とＳトランジスタQ14のベース端子とが、
直列に接続されたPMOSP14,P15を介して接続されている
のに対して、PMOSP13のドレイン端子とＳトランジスタQ
14のベース端子とを並列に接続されたPMOSP21,P22を介
して接続し、PMOSP21のゲート端子を切換回路１の出力
端ｂに接続し、PMOSP22のゲート端子を切換回路１の出
力端ｄに接続して、入出力端ab間及入出力端cd間を短絡
した切換回路１によりORゲートとして動作させ、入出力
端ab間及び入出力端cd間にインバータ回路を挿入した切
換回路１によりNANDゲートとして動作させるようにした
ものである。
また、第４図に示す論理回路は、第１図において、Ｓ
トラジスタQ11,Q13の各々のベース端子が並列に接続さ
れたNMOSN13,N14を介して接続されているのに対して、
直列に接続されたNMOSN21,N22及びNMOSN23,N24をＳトラ
ンジスタQ11,Q13の各々のベース端子間に並列に接続
し、NOMSN21,N24のゲート端子を切換回路１の出力端ｂ
に接続し、NMOSN22,N23のゲート端子を切換回路１の出
力端ｄに接続して、切換回路１の出力変化に対してＳト
ランジスタQ13のスイッチング動作を同一にするように
したものである。
したがって、このような構成とすることにより、第４
図に示した論理回路をORゲートあるいはNANDゲートとし
て動作させても、第１の実施例と同様の効果を得ること
ができるとともに、切換回路１の出力変化に対して論理
回路の応答特性を同一にすることができる。
第５図はこの発明の第４の実施例に係る論理回路の構
成示す回路図である。この論理回路は、第１図に示した
論理回路に対して、入力部Ｉを１つのインバータ回路I3
で構成し、切換回路２の入出力端ab間を短絡させること
によりバッファ回路として動作させ、入出力端ab間にイ
ンバータ回路を挿入することでインバータ回路として動
作させるようにしたものであり、出力信号のスイッチン
グ動作は第１図と同様に行なわれる。
したがって、このような構成とすることにより、バッ
ファ回路あるいはインバータ回路にあっても、第１図に
示したものと同様の効果を得ることができる。
なお、この発明の第１の実施例乃至第４の実施例に示
した論理回路にあっては、入力信号を受けるインバータ
回路I1,I2,I3がCMOSで構成されて、入力信号レベルがCM
OSレベルとなっているが、インバータ回路I1,I2,I3を構
成するPMOSのしきい値電圧を通常（0.8V程度）より高く
することにより、TTLレベルの入力信号も取り扱うこと
ができるようになる。
［発明の効果］ 以上説明したように、この発明によれば、出力段をバ
イポーラトランジスタにより構成したので、高負荷を高
速に駆動することができる。
さらに、出力信号をロウレベルからハイレベルに変化
させる際に、出力部のトランジスタのベース電荷を放電
用トランジスタにより強制的に放電させるようにしたの
で、出力部がロウレベルからハイレベルにスイッチング
される際の貫通電流を低減して、消費電流を削減するこ
とができる。
また、出力部のスイッチング制御する制御部に、入力
信号の論理演算機能を持たせるようにしたので、入力信
号を論理演算する構成と出力部をスイッチング制御する
構成とを兼用することが可能となり、回路構成の小型化
ならびに高速化を達成することができる。
さらに、バイポーラトランジスタを用いて出力部を構
成したので、出力端子で発生するリンギングを十分に緩
和することができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係る論理回路の構成
を示す回路図、第２図は第１図の動作波形図、第３図は
この発明の第２の実施例に係る論理回路の構成を示す回
路図、第４図はこの発明の第３の実施例に係る論理回路
の構成を示す回路図、第５図はこの発明の第４の実施例
に係る論理回路の構成を示す回路図、第６図はバイポー
ラトランジスタで構成された論理回路の一従来例を示す
回路図、第７図はCMOSで構成された論理回路の一従来例
を示す回路図である。 （図の主要な部分を表わす符号の説明） Ｉ……入力部 II……制御部 III……出力部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石岡 毅 川崎市幸区小向東芝町１ 株式会社東芝 多摩川工場内 (72)発明者 桝岡 秀昭 川崎市幸区小向東芝町１ 株式会社東芝 多摩川工場内 (56)参考文献 特開 昭60−200615（ＪＰ，Ａ) 特開 昭60−217726（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号をCMOSインバータ回路により反転
    して出力する入力部と、 ベース端子が抵抗を介して高位電源に接続された第１の
    バイポーラトランジスタと、第１のバイポーラトランジ
    スタとダーリントン接続された第２のバイポーラトラン
    ジスタと、第２のバイポーラトランジスタとトーテムポ
    ール形に接続された第３のバイポーラトランジスタとを
    備え、第２のバイポーラトランジスタと第３のバイポー
    ラトランジスタの接続点から入力信号に対する論理演算
    結果を出力する出力部と、 ベース端子が抵抗を介して低位電源に接続され、第３の
    バイポーラトランジスタのベース端子と低位電源との間
    に接続されて、出力部の出力信号がロウレベルからハイ
    レベルに変化する際に、第３のバイポーラトランジスタ
    のベース電荷を放電させる放電用トランジスタと、第１
    のバイポーラトランジスタのベース端子と第３のバイポ
    ーラトランジスタのベース端子との間に接続され、入力
    部の出力信号により導通制御される第１導電型のFET
    （電界効果トランジスタ）と、ゲート端子が第１のバイ
    ポーラトランジスタのベース端子に接続された第２導電
    型の第１のFETと、第２導電型の第１のFETを介して放電
    用トランジスタのベース端子と高位電源との間に接続さ
    れ、入力部の出力信号により導通制御される第２導電型
    の第２のFETとを備え、入力信号に対する論理演算を行
    ない、出力部のバイポーラトランジスタをスイッチング
    制御する制御部と を有することを特徴とする論理回路。
JP62159884A 1986-11-29 1987-06-29 論理回路 Expired - Lifetime JP2511044B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US07/120,959 US4839537A (en) 1986-11-29 1987-11-16 BicMO logic circuit
EP87117592A EP0270029B1 (en) 1986-11-29 1987-11-27 Logic circuit
DE87117592T DE3785833T2 (de) 1986-11-29 1987-11-27 Logikschaltung.
KR1019870013506A KR900008050B1 (ko) 1986-11-29 1987-11-28 논리회로

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61-285077 1986-11-29
JP28507786 1986-11-29

Publications (2)

Publication Number Publication Date
JPS63238719A JPS63238719A (ja) 1988-10-04
JP2511044B2 true JP2511044B2 (ja) 1996-06-26

Family

ID=17686847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62159884A Expired - Lifetime JP2511044B2 (ja) 1986-11-29 1987-06-29 論理回路

Country Status (2)

Country Link
JP (1) JP2511044B2 (ja)
KR (1) KR900008050B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7095388B2 (ja) * 2018-05-11 2022-07-05 富士電機株式会社 トーテムポール回路用駆動装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107973B2 (ja) * 1984-03-26 1995-11-15 株式会社日立製作所 スイツチング回路
JPS60217726A (ja) * 1984-04-13 1985-10-31 Hitachi Micro Comput Eng Ltd 論理回路

Also Published As

Publication number Publication date
KR880006849A (ko) 1988-07-25
KR900008050B1 (ko) 1990-10-31
JPS63238719A (ja) 1988-10-04

Similar Documents

Publication Publication Date Title
KR930000968B1 (ko) 반도체 집적회로
EP0099100B1 (en) Gate circuit of combined field-effect and bipolar transistors
US4694202A (en) Bi-MOS buffer circuit
KR900008802B1 (ko) Bimos 논리회로
EP0279332A1 (en) A logic circuit used in standard IC of CMOS logic level
US4839537A (en) BicMO logic circuit
US4725982A (en) Tri-state buffer circuit
EP0351820A2 (en) Output circuit
US4985645A (en) BiCMOS logic circuit having a rapid output voltage falling-down property
JPH0583004B2 (ja)
KR930001439B1 (ko) BiCMOS용 출력회로
US5057713A (en) Bipolar MOS logic circuit and semiconductor integrated circuit
JP2959449B2 (ja) 出力回路
US4806797A (en) bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor
EP0473409B1 (en) BiCMOS logic circuit
EP0285157B1 (en) Tri-state output circuit
US5118972A (en) BiCMOS gate pull-down circuit
JP2511044B2 (ja) 論理回路
JP3261151B2 (ja) リセット信号発生回路装置
EP0432472A2 (en) Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit
KR950000352B1 (ko) 반도체 논리회로
US5239212A (en) Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement
JPH0666681B2 (ja) 論理回路
EP0170134A1 (en) Schottky diode field effect transistor logic circuit
JP2621248B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080416

Year of fee payment: 12