JP2661318B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2661318B2 JP2661318B2 JP2078113A JP7811390A JP2661318B2 JP 2661318 B2 JP2661318 B2 JP 2661318B2 JP 2078113 A JP2078113 A JP 2078113A JP 7811390 A JP7811390 A JP 7811390A JP 2661318 B2 JP2661318 B2 JP 2661318B2
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- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims 1
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H01L27/0623—
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ・トランジスタと相補型MOSを
同一基板上に構成したバイポーラCMOS半導体装置に関
し、特にバイポーラCMOS論理回路のための基本回路の構
造に関する。
同一基板上に構成したバイポーラCMOS半導体装置に関
し、特にバイポーラCMOS論理回路のための基本回路の構
造に関する。
従来、この種のバイポーラCMOS論理回路では、NPN型
バイポーラトランジスタのコレクタから電位をとり出す
ためにバイポーラトランジスタを基板に対して分離した
構造をとる必要があった。このため、バイポーラトラン
ジスタのコレクタは、選択酸化あるいはＰ型半導体領域
で電気的に分離する必要があった。
バイポーラトランジスタのコレクタから電位をとり出す
ためにバイポーラトランジスタを基板に対して分離した
構造をとる必要があった。このため、バイポーラトラン
ジスタのコレクタは、選択酸化あるいはＰ型半導体領域
で電気的に分離する必要があった。
上述した従来のバイポーラCMOS回路では、バイポーラ
トランジスタを電気的に分離する必要があるため素子領
域が大きくなり、純粋なCMOS回路に比べると集積度の点
でかなり低くなるという欠点がある。
トランジスタを電気的に分離する必要があるため素子領
域が大きくなり、純粋なCMOS回路に比べると集積度の点
でかなり低くなるという欠点がある。
本発明のバイポーラCMOS回路は、ある１つの電気的に
分離されたＮ型半導体領域に、該Ｎ型半導体領域をバル
クとするＰ型のMOSFETと該Ｎ型半導体領域をコレクタ領
域とするNPN型バイポーラトランジスタを含んでいる。
さらに上記Ｎ型半導体領域はｎ型高濃度基板上又はＰ型
基板上にあり、チップ上の最高電位をとっている。この
ときＰ型MOSFETのバルクに対する最高電位の供給がバイ
ポーラトランジスタに対するコレクタ電位の供給とな
り、Ｐ型MOSFETの基板コンタクトはバイポーラトランジ
スタのコレクタコンタクトと同義になる。さらにそのバ
イポーラトランジスタのベースの拡散層あるいはポリシ
リコン電極を引き伸し、抵抗を作ることも可能である。
また、Ｐ型MOSFETのドレインとバイポーラトランジスタ
のベースの引出し線を同一のＰ型拡散層領域として作る
事もでき、シリサイド等を用いた拡散層の低抵抗化技術
と組合わせると集積度をさらに向上させることができ
る。
分離されたＮ型半導体領域に、該Ｎ型半導体領域をバル
クとするＰ型のMOSFETと該Ｎ型半導体領域をコレクタ領
域とするNPN型バイポーラトランジスタを含んでいる。
さらに上記Ｎ型半導体領域はｎ型高濃度基板上又はＰ型
基板上にあり、チップ上の最高電位をとっている。この
ときＰ型MOSFETのバルクに対する最高電位の供給がバイ
ポーラトランジスタに対するコレクタ電位の供給とな
り、Ｐ型MOSFETの基板コンタクトはバイポーラトランジ
スタのコレクタコンタクトと同義になる。さらにそのバ
イポーラトランジスタのベースの拡散層あるいはポリシ
リコン電極を引き伸し、抵抗を作ることも可能である。
また、Ｐ型MOSFETのドレインとバイポーラトランジスタ
のベースの引出し線を同一のＰ型拡散層領域として作る
事もでき、シリサイド等を用いた拡散層の低抵抗化技術
と組合わせると集積度をさらに向上させることができ
る。
かくして、本発明はバイポーラトランジスタのコレク
タ分離が不要であり、集積度が非常に高くなりかつ製造
工程数が減るという相違点を有する。このように、本発
明の半導体装置では基本セル内にはコレクタを分離した
バイポーラトランジスタ含まず、バイポーラトランジス
タのコレクタはＰ型MOSFETのバルクを構成するＮウェル
と同電位として構成される。
タ分離が不要であり、集積度が非常に高くなりかつ製造
工程数が減るという相違点を有する。このように、本発
明の半導体装置では基本セル内にはコレクタを分離した
バイポーラトランジスタ含まず、バイポーラトランジス
タのコレクタはＰ型MOSFETのバルクを構成するＮウェル
と同電位として構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明を実施する回路の等価回路図である。
101はNPN型バイポーラトランジスタであり、103のＰ
型MOSFET群から供給される電流をコレクタ接地回路とし
て電流増幅し、容量負荷に対して充電をおこなう。ま
た、102は抵抗であり、負荷を放電する際にバイポーラ
トランジスタのベース電流を引き抜き過大な貫通電流が
流れる事を防止している。104はＮ型のMOSFET群であ
り、これを介して容量負荷の放電をする。105は電源で
あり、106の接地に対して正方向の電位である。107,10
8,109は入力端子であり、ここに加えられた電圧レベル
により110の出力端子の電圧レベルが変化する。
型MOSFET群から供給される電流をコレクタ接地回路とし
て電流増幅し、容量負荷に対して充電をおこなう。ま
た、102は抵抗であり、負荷を放電する際にバイポーラ
トランジスタのベース電流を引き抜き過大な貫通電流が
流れる事を防止している。104はＮ型のMOSFET群であ
り、これを介して容量負荷の放電をする。105は電源で
あり、106の接地に対して正方向の電位である。107,10
8,109は入力端子であり、ここに加えられた電圧レベル
により110の出力端子の電圧レベルが変化する。
第２図は本発明のバイポーラCMOS半導体装置において
構成された第１図の平面図である。201はNPN型バイポー
ラトランジスタであり、202は抵抗、203はＰ型MOSFET
群、204はＮ型MOSFET群、205は電源配線、206は接地配
線、207,208,209はそれぞれ入力端子A,B,C、210は出力
端子であり第２層目の金属配線による。このとき、201
のNPN型バイポーラトランジスタおよび202の抵抗、およ
び203のＰ型MOSFET群は同一電位のＮ型領域中に構成さ
れる。
構成された第１図の平面図である。201はNPN型バイポー
ラトランジスタであり、202は抵抗、203はＰ型MOSFET
群、204はＮ型MOSFET群、205は電源配線、206は接地配
線、207,208,209はそれぞれ入力端子A,B,C、210は出力
端子であり第２層目の金属配線による。このとき、201
のNPN型バイポーラトランジスタおよび202の抵抗、およ
び203のＰ型MOSFET群は同一電位のＮ型領域中に構成さ
れる。
第３図は本発明のバイポーラCMOS半導体装置の基本セ
ル部の断面図である。本発明の半導体装置は、313のＮ
型高濃度基板上に310のN-エピタキシャル層を成長さ
せ、312のＮウェルおよび311のＰウェルを形成したの
ち、MOSFET並びにバイポーラトランジスタを形成してい
る。
ル部の断面図である。本発明の半導体装置は、313のＮ
型高濃度基板上に310のN-エピタキシャル層を成長さ
せ、312のＮウェルおよび311のＰウェルを形成したの
ち、MOSFET並びにバイポーラトランジスタを形成してい
る。
第４図は、第２図の実施例をさらに進め、高集積化を
はかった第２の実施例の平面図である。第１の実施例に
おいては、バイポーラトランジスタのベース領域とＰ型
MOSFETのドレインは個々に構成されていたが、本実施例
においては両者を同一のＰ型拡散層領域に構成してい
る。このとき411はバイポーラのコレクタコンタクトと
Ｎウェルに対するコンタクトを兼ねている。この実施例
ではさらに高集積化する事が可能になる。
はかった第２の実施例の平面図である。第１の実施例に
おいては、バイポーラトランジスタのベース領域とＰ型
MOSFETのドレインは個々に構成されていたが、本実施例
においては両者を同一のＰ型拡散層領域に構成してい
る。このとき411はバイポーラのコレクタコンタクトと
Ｎウェルに対するコンタクトを兼ねている。この実施例
ではさらに高集積化する事が可能になる。
第５図は本発明の半導体集積回路装置の基本セル部の
第３の実施例の断面図である。本半導体装置は、41のP-
基板上に構成され、39のN+埋込層40のP+埋込層を形成し
て36のN-エピタキシャル層を成長させ、38のＮウェル及
び37のＰウェルを形成したのち、MOSFET並びにバイポー
ラトランジスタを形成している。
第３の実施例の断面図である。本半導体装置は、41のP-
基板上に構成され、39のN+埋込層40のP+埋込層を形成し
て36のN-エピタキシャル層を成長させ、38のＮウェル及
び37のＰウェルを形成したのち、MOSFET並びにバイポー
ラトランジスタを形成している。
以上説明した様に本発明は放電側をＮ型MOSFETでおこ
なうバイポーラCMOS回路において、ある一つの電気的に
絶縁されたＮ型半導体領域にそのＮ型半導体領域をバル
クとするＰ型のMOSFETとそのＮ型半導体領域をコレクタ
領域とするNPNバイポーラトランジスタを含みさらにバ
イポーラトランジスタのベースと抵抗の共有化やバイポ
ーラトランジスタのベースとＰ型MOSFETのドレインの拡
散層の共有化をする事により非常に高密度なバイポーラ
CMOS半導体装置を提供しうる効果がある。
なうバイポーラCMOS回路において、ある一つの電気的に
絶縁されたＮ型半導体領域にそのＮ型半導体領域をバル
クとするＰ型のMOSFETとそのＮ型半導体領域をコレクタ
領域とするNPNバイポーラトランジスタを含みさらにバ
イポーラトランジスタのベースと抵抗の共有化やバイポ
ーラトランジスタのベースとＰ型MOSFETのドレインの拡
散層の共有化をする事により非常に高密度なバイポーラ
CMOS半導体装置を提供しうる効果がある。
第１図は本発明において使用している回路の等価回路
図、第２図は本発明の一実施例として第１図の回路を実
施した半導体装置の平面図、第３図は第２図の断面図、
第４図は他の実施例を示し第１図に対応した平面図、第
５図は第３の実施例の断面図である。 101,201,401……NPN型バイポーラトランジスタ、102,20
2,402……抵抗、103,203,403……Ｐ型MOSFET群、104,20
4,404……Ｎ型MOSFET群、105,205,405……電源、106,20
6,406……接地、107,207,407……入力端子Ａ、108,208,
408……入力端子Ｂ、109,209,409……入力端子Ｃ、110,
210,410……出力端子、211,306,411……Ｎウェル（VD
D）コンタクト、212,301,412……Ｐウェル（GND）コン
タクト、213……コレクタコンタクト、214,307,414……
エミッタコンタクト、215,308……ベースコンタクト、2
16,309,416……抵抗コンタクト、302……Ｎ型MOSFETの
ソースまたはドレイン、303……Ｎ型MOSFETのゲート、3
04……Ｐ型MOSFETのソースまたはドレイン、305……Ｐ
型MOSFETのゲート、306……Ｎウェルコンタクト（VCC）
とNPN型バイポーラトランジスタのコレクタコンタクト
を兼ねたコンタクト、310……N-エピタキシャル層、311
……Ｐウェル、312……Ｎウェル、313……Ｎ型高濃度基
板。
図、第２図は本発明の一実施例として第１図の回路を実
施した半導体装置の平面図、第３図は第２図の断面図、
第４図は他の実施例を示し第１図に対応した平面図、第
５図は第３の実施例の断面図である。 101,201,401……NPN型バイポーラトランジスタ、102,20
2,402……抵抗、103,203,403……Ｐ型MOSFET群、104,20
4,404……Ｎ型MOSFET群、105,205,405……電源、106,20
6,406……接地、107,207,407……入力端子Ａ、108,208,
408……入力端子Ｂ、109,209,409……入力端子Ｃ、110,
210,410……出力端子、211,306,411……Ｎウェル（VD
D）コンタクト、212,301,412……Ｐウェル（GND）コン
タクト、213……コレクタコンタクト、214,307,414……
エミッタコンタクト、215,308……ベースコンタクト、2
16,309,416……抵抗コンタクト、302……Ｎ型MOSFETの
ソースまたはドレイン、303……Ｎ型MOSFETのゲート、3
04……Ｐ型MOSFETのソースまたはドレイン、305……Ｐ
型MOSFETのゲート、306……Ｎウェルコンタクト（VCC）
とNPN型バイポーラトランジスタのコレクタコンタクト
を兼ねたコンタクト、310……N-エピタキシャル層、311
……Ｐウェル、312……Ｎウェル、313……Ｎ型高濃度基
板。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (5)
- 【請求項１】Ｎ型高濃度半導体結晶基板上全面にN-半導
体エピタキシャル成長層をもつ半導体基板上の該N-型半
導体エピタキシャル層中に電気的に互いに分離されたＰ
型およびＮ型半導体領域を有し、該Ｎ型半導体領域中に
該Ｎ型半導体領域をバルクとするＰ型MOSFET群と該Ｎ型
半導体領域をコレクタとするNPN型バイポーラトランジ
スタ群を含みかつ該Ｐ型半導体領域中に該Ｐ型半導体領
域をバルクとするＮ型MOSFET群を有する半導体装置。 - 【請求項２】コレクタを電源に接続されたNPNバイポー
ラトランジスタと該バイポーラのベースの電源間に接続
された電源に対して負論理を構成するＰ型MOSFET群と該
バイポーラトランジスタのエミッタと接地間に接続され
た接地に対して正論理を構成するＮ型MOSFET群を有する
バイポーラCMOS半導体装置においてある一つの電気的に
分離されたＮ型半導体領域に該Ｎ型半導体領域をバルク
とするＰ型MOSFET群と該Ｎ型半導体領域中をコレクタと
するNPN型バイポーラトランジスタを含み、かつ該Ｎ型
半導体領域が接地よりも電位の高い電源に接続されてい
る事を特徴とするバイポーラCMOS半導体装置。 - 【請求項３】特許請求の範囲第１項又は第２項の半導体
装置において該バイポーラトランジスタのベースとエミ
ッタの間に接続された抵抗を含むことを特徴とする半導
体装置。 - 【請求項４】特許請求の範囲第３項の半導体装置におい
て、含まれる抵抗が該Ｎ型半導体領域上に分離されたＰ
型拡散抵抗であり、かつ該抵抗の一方の端子である電極
が該バイポーラトランジスタのベース領域に対する電極
と同一であることを特徴とするバイポーラCMOS半導体装
置。 - 【請求項５】特許請求の範囲第１項又は第２項の半導体
装置において該N-半導体エピタキシャル成長層に存在す
るある１つのＰ型半導体領域にＰ型MOSFETのドレインと
NPN型バイポーラトランジスタのベースとを共通に含む
事を特徴とするバイポーラCMOS半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078113A JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
| US07/675,665 US5168341A (en) | 1990-03-27 | 1991-03-27 | Bipolar-cmos integrated circuit having a structure suitable for high integration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078113A JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276757A JPH03276757A (ja) | 1991-12-06 |
| JP2661318B2 true JP2661318B2 (ja) | 1997-10-08 |
Family
ID=13652833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078113A Expired - Fee Related JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5168341A (ja) |
| JP (1) | JP2661318B2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| JP2714996B2 (ja) * | 1990-08-08 | 1998-02-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH05136350A (ja) * | 1991-11-12 | 1993-06-01 | Mitsubishi Electric Corp | 論理回路及び半導体装置 |
| KR950021600A (ko) * | 1993-12-09 | 1995-07-26 | 가나이 쯔또무 | 반도체 집적회로장치 및 그 제조방법 |
| US5567969A (en) * | 1995-04-20 | 1996-10-22 | Hall; John H. | Compound modulated integrated transistor structure with reduced bipolar switch back effect |
| DE19821726C1 (de) * | 1998-05-14 | 1999-09-09 | Texas Instruments Deutschland | Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen |
| CN105336737B (zh) * | 2014-07-16 | 2019-09-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、半导体器件的制作方法及lcd驱动芯片 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6153762A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JPH0251269A (ja) * | 1988-08-12 | 1990-02-21 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1990
- 1990-03-27 JP JP2078113A patent/JP2661318B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-27 US US07/675,665 patent/US5168341A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03276757A (ja) | 1991-12-06 |
| US5168341A (en) | 1992-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |