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JPH0783057B2 - 最適化ｃｍｏｓｆｅｔ回路の製造方法 - Google Patents

最適化ｃｍｏｓｆｅｔ回路の製造方法

Info

Publication number
JPH0783057B2
JPH0783057B2 JP62082759A JP8275987A JPH0783057B2 JP H0783057 B2 JPH0783057 B2 JP H0783057B2 JP 62082759 A JP62082759 A JP 62082759A JP 8275987 A JP8275987 A JP 8275987A JP H0783057 B2 JPH0783057 B2 JP H0783057B2
Authority
JP
Japan
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channel
layer
region
oxide film
ion implantation
Prior art date
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Application number
JP62082759A
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English (en)
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JPS62242358A (ja
Inventor
ウオルフガング、ミユラー
Original Assignee
シ−メンス、アクチエンゲゼルシヤフト
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Publication date
Application filed by シ−メンス、アクチエンゲゼルシヤフト filed Critical シ−メンス、アクチエンゲゼルシヤフト
Publication of JPS62242358A publication Critical patent/JPS62242358A/ja
Publication of JPH0783057B2 publication Critical patent/JPH0783057B2/ja
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    • H01L21/823864—
    • H01L29/1083—
    • H01L29/78—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｎチャネル又はｐチャネルトランジスタを
収容するためシリコン基板にｐ型又はｎ型にドープされ
た皿状領域を作り、種々の値のトランジスタしきい値電
圧を設定するためこの領域に対応するドーパント原子を
フォトレジストマスクないしシリコン酸化物又はシリコ
ン窒化物構造を使用する多重イオン注入によって入れ、
イオン注入されたソース・ドレン領域のゲート電極面へ
の下向きの拡散を低減するためゲート電極にスペーサー
と呼ばれる側面酸化膜を設け、ソース・ドレン領域とゲ
ート領域の形成ならびに中間酸化膜と絶縁分離酸化膜と
接触金属面の形成に公知のMOS技術を利用するVLSI技術
による最適化されたCMOSFET（相補型MOS電界効果トラン
ジスタ）回路の製造方法に関するものである。
〔従来の技術〕
１μｍ領域の構造寸法においては給電電圧値が5Vのとき
ソース・ドレン重なり合い容量、ソースに対するドレン
の電位支配、ドレン付近の高電界によって誘起されるホ
ットエレクトロン効果等の寄生的な効果が重大な問題に
なる。最初に挙げた効果はスイッチング速度に悪影響を
与える。その外にもパンチスルーによりトランジスタの
阻止能力が低下し、ホットエレクトロン効果により特性
曲線の長時間安定性が影響を受ける。
これらの効果を抑制するためソース・ドレン拡散のプロ
フィルを適当に調整したMOS効果トランジスタが提案さ
れている。例えば欧州特許出願公開第0123182号公報お
よび文献「アイ・イー・イー・イー・イー・ディー27
（IEEE ED−27）」1980年1352〜1358頁に記載されてい
るソース・ドレンプルバックと呼ばれている方法によっ
て、ソース・ドレン拡散をゲートの縁端に向かって引き
戻し重なり合い容量を低下させることができる。
文献「アイ・イー・イー・イー・イー・ディー27（IEEE
ED−27）」1980年1359〜1367頁に記載されているLDD
（lightly doped−drain）と呼ばれるトランジスタある
いは文献「アイ・イー・ディー・エム（IEDM）」1982
年、718〜721頁に記載されているLD3（lightly doped d
rain double diffused）トランジスタのように、低濃度
にドープされたチャネルに接続端領域を備えるトランジ
スタではパンチスルー特性が改善され、ホットエレクト
ロン効果が確実に低減されている。
冒頭に挙げた種類の製造方法については既に欧州特許出
願公開第0123182号公報により知られている。それによ
ればソース・ドレンイオン注入に先立ってポリシリコン
ゲートの再酸化によってスペーサー酸化膜を形成させる
ことによりゲート縁端からの引き戻し（プルバック）に
よるMOSトランジスタのゲート電極面への下向きの拡散
を阻止しようとする。
〔発明が解決しようとする問題点〕
この発明の目的はマスク工程段を追加することなく、又
上記の効果（重なり合い容量の形成、パンチスルー効
果、ホットエレクトロン効果）を伴うことなくｎチャネ
ルトランジスタとｐチャネルトランジスタの間に充分な
減結合が実現されるように最適化CMOSトランジスタ回路
の１μｍプロセス系列を実施することである。
〔問題点を解決するための手段〕
この目的は特許請求の範囲第１項に特徴として挙げた工
程段（ａ）から工程段（ｌ）までを採用することによっ
て達成される。
この発明の種々の実施態様は特許請求の範囲第２項以下
に示されている。
〔作用効果〕
この発明の製法によれば、ｎチャネルトランジスタとｐ
チャネルトランジスタに対するスペーサー酸化膜の幅が
互いに無関係に選定され、それによって両トランジスタ
が互いに無関係に最適化可能となる。ｎチャネルトラン
ジスタとｐチャネルトランジスタに対して次の３種類の
形態が可能である。
（１） 逆移動ソース・ドレンを含む低濃度ドープドレ
ン型のｎチャネルトランジスタとｐチャネルトランジス
タ （２） 低濃度ドープドレン型のｎチャネルトランジス
タと埋込みチャネル低濃度ドープドレン型のｐチャネル
トランジスタ （３） 低濃度ドープドレン・二重イオン注入型のｎチ
ャネルトランジスタと低濃度ドープドレン型ｐチャネル
トランジスタ 〔実施例〕 この発明の製法の主要な工程段におけるデバイスの断面
構成を示す第１図乃至第６図についてこの発明の実施態
態（２）を更に詳細に説明する。この実施形態はｎ型皿
状領域のCMOS過程に該当するものである。
第７図に示す実施形態（１）と第８図に示す実施形態
（３）では第１図乃至第６図に示すものとは僅かに異な
った形態となるが、これについては最後に説明する。
第１図：従来のCMOS工程により皿状領域と能動領域が画
定される。トランジスタのゲート酸化膜が成長し、ｎチ
ャネルとｐチャネルのトランジスタのチャネルイオン注
入が実施され、例えばポリシリコン又はポリケイ化物か
ら成るゲート電極層が析出し構造化される。この時点に
おいてのｎチャネルとｐチャネルトランジスタを通る断
面が第１図に示されている。ここで１はｐ型ドープシリ
コン基板、２はｐチャネルトランジスタ用のｎ型皿状領
域、３は能動トランジスタ領域を分離するフィールド酸
化膜、4,5はチャネルイオン注入部、６はゲート酸化
膜、７と８は構造化によって作られたゲート電極であ
る。
第２図：全面的な気相析出（CVD）により厚さ100乃至20
0nmの第1SiO2層９が設けられ、その上にCVDによる窒化
シリコン層10が50nm厚さに析出する。第1SiO2層９の厚
さは後で作られるｐチャネルトランジスタのゲートの側
面酸化膜幅に適合させる。窒化シリコン層10はｎチャネ
ルトランジスタの酸化物スペーサー14（第４図）を形成
させる際の異方性戻しエッチングに対する保護層とな
る。続くフォトリソグラフィ過程において皿状領域２の
ｐチャネル予定領域は第１フォトレジストマスク11によ
って覆われ、酸化シリコン・窒化シリコン二重層（9,1
0）が構造化される。これによって第２図に示した構造
となる。
第３図：フォトレジストマスク11が除去され、熱酸化に
より厚さが30乃至50nmの酸化膜が形成される。次いでLD
D型のｎチャネルトランジスタの接続端に対するリンイ
オン注入が注入面密度５×1012乃至１×1013cm-2、イオ
ンエネルギー80keVをもって実施され、イオン注入領域1
2が形成される。
第４図：第2SiO2層14が0.2μｍの厚さに析出した後ゲー
ト電極段の上に同形に析出したCVDSiO2層の異方性戻し
エッチングによりｎチャネルゲート電極７の側面にスペ
ーサー酸化膜14を形成させる。この酸化膜の一部はｐチ
ャネルゲート電極８の段とｐチャネルトランジスタ領域
のフィールド酸化膜の上14aとして残されている。スペ
ーサー形成用としては第2SiO2層14の変わりに無ドープ
ポリシリコン層を析出させることも可能である。この場
合窒化シリコン層10（第２図）は必要なくなる。ここで
ｎチャネルトランジスタのソース・ドレン領域15が注入
密度３×1015乃至８×1015cm-2、イオンエネルギー80ke
Vのヒ素イオン注入によって形成される。スペーサーの
形成にSiO2層14を使用するときはヒ素イオン注入に先立
って散乱酸化膜（これは図に示されていない）を30乃至
50nmの厚さに成長させておかなければならない。これに
続いてn+型ドーパント拡散により所望の層抵抗が設定さ
れる。これにより第４図に示した構造となる。
第５図：第２のフォトレジストマスク16によりｎチャネ
ル領域を覆い、等方性過エッチングによりｐチャネルゲ
ートの段部分に残されている酸化膜部分14aを除去す
る。窒化シリコン層10を除去すると第５図に示した構造
となる。
第６図：第1SiO2層９の異方性戻しエッチングによりｐ
チャネル領域内のゲート電極８の側面においてスペーサ
ー酸化膜17が画定される。このエッチングに際して酸化
膜９の一部が約50nmの厚さに能動トランジスタ領域の上
に残されるようにする。ｐチャネルトランジスタのソー
ス・ドレン領域18は注入面密度５×1015cm-2、イオンエ
ネルギー25keVのホウ素イオン注入によって形成され
る。フォトレジストマスク16を除去すると第６図に示し
たLDD型ｎチャネルトランジスタ領域とBCLDD型ｐチャネ
ルトランジスタ領域から構成される構造となる。続く中
間酸化膜析出、接触孔画定および金属化処理等の工程は
従来の製法に従って実施されるのでここには示されてい
ない。
第７図:LDD型ｎチャネルトランジスタとプルバック形ソ
ース・ドレン領域を持つｐチャネルトランジスタを使用
する実施形態（１）は第１図乃至第６図に示した工程段
例から直接導かれるものである。第６図においての戻し
エッチング過程は除かれ、ｐチャネルトランジスタのソ
ース・ドレンイオン注入の前に同形のスペーサー19が設
けられる。第1SiO2層９の厚さ、注入イオンエネルギー
およびそれに続く高温熱処理はソース・ドレンドーパン
トがゲート電極８の直下まで達するように選定され実施
される。
第８図:LD3型ｎチャネルトランジスタとLDD型ｐチャネ
ルトランジスタを使用する実施形態（３）は第１図乃至
第６図に示した工程段列から導かれるものであるが、工
程段（ａ）における第1SiO2層９の析出の直前に注入面
密度約1012cm-2、イオンエネルギー25乃至50keVの全面
的ホウ素イオン注入が行われる。このホウ素イオン注入
は文献「アイ・イー・ディー・エム（IEDM）」1982年、
718〜721頁に発表されているｎチャネルトランジスタに
対するホウ素のポケット注入として作用するものであっ
て、LDD型ｐチャネルトランジスタの接続端イオン注入2
1となる。
【図面の簡単な説明】
第１図乃至第６図はこの発明の第２の実施形態の種々の
工程段階においてのデバイスの断面構造、第７図は第１
の実施形態によって作られた断面構造、第８図は第３の
実施形態によって作られた断面構造を示す。第１図にお
いて 1:p型シリコン基板、2:n型皿状領域、3:フィールド酸化
膜、6:ゲート酸化膜、７と8:ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】ｎチャネル又はｐチャネルトランジスタを
    収容するｐ型又はｎ型にドープされた皿状領域をシリコ
    ン基板内に作り、種々の値のトランジスタしきい値電圧
    を設定するためこの領域に対応するドーパントをフォト
    レジストマスクないしシリコン酸化物又はシリコン窒化
    物構造を使用する多重イオン注入によって入れ、イオン
    注入されたソース・ドレン領域のゲート電極面への下向
    きの拡散を低減するためゲート電極にスペーサーと呼ば
    れる側面酸化膜を設け、ソース・ドレン領域とゲート領
    域の形成ならびに中間酸化膜と絶縁分離酸化膜と接触金
    属面の形成に公知のMOS技術を利用するVLSI技術による
    最適化されたCMOSFET回路の製造方法において、次の工
    程段： （ａ） ｎ型又はｐ型の皿状領域（２）と能動トランジ
    スタ領域を分離するフィールド酸化膜領域（３）との形
    成、ｎチャネルとｐチャネルトラジスタに対するチャネ
    ルイオン注入（4,5）およびトラジスタのゲート領域
    （7,8）の画定が公知工程段によって完了しているｐ型
    又はｎ型にドープされたシリコン基板表面（１）に第1S
    iO2層（９）を後で作られるｐチャネルトランジスタの
    ゲート電極（８）の側面酸化膜幅（17,19）に対応する
    厚さに析出させる； （ｂ） 窒化シリコン層（10）を析出させる； （ｃ） フォトレジスト技術（11）を実施してSiO2層と
    窒化シリコン層から成る二重層（9,10）を構造化し、後
    で作られるｐチャネル領域（２）が二重層（9,10）で覆
    われるようにする； （ｄ） フォトレジストマスク（11）を除去して熱酸化
    処理（13）を実施する； （ｅ） ｎチャネルトランジスタに対する接続端イオン
    注入（12）を実施する； （ｆ） 第2SiO2層（14）を析出させ、これに異方性戻
    しエッチングを行ってｎチャネルゲート電極（７）の側
    面に酸化膜領域（14）を残す； （ｇ） ｎチャネルトランジスタのソース・ドレン領域
    （15）を作るイオン注入を実施し、注入されたドーパン
    トを更に追い込む； （ｈ） 二重層（9,10）で覆われていないｎチャネル領
    域にフォトレジストマスク（16）をとりつけ、ｐチャネ
    ル領域内の段に残っている第2SiO2層（14a）を等方性過
    エッチングによって除去する； （ｉ） 窒化シリコン層（10）を除去する； （ｊ） 第1SiO2層（９）に対して異方性戻しエッチン
    グを行ってｐチャネル領域（２）内のゲート電極（８）
    の側面に酸化膜領域（17）を残し、能動トランジスタ領
    域上に50nm以下の小さい酸化膜片を残す； （ｋ） ｐチャネルトランジスタのソース・ドレン領域
    （18）を作るイオン注入を実施した後フォトレジストマ
    スク（16）を除去する； （ｌ） 中間絶縁酸化膜と接触孔領域の形成および金属
    化処理を公知方法によって実施するによることを特徴と
    する最適化CMOSFET回路の製造方法。
  2. 【請求項２】工程段（ａ）の第1SiO2層（９）が気相析
    出（CVD）によって作られ、その厚さが100nm以上に調整
    されることを特徴とする特許請求の範囲第１項記載の方
    法。
  3. 【請求項３】工程段（ｂ）の窒化シリコン層（10）が気
    相析出（CVD）によって作られ、その厚さが50乃至100nm
    に調整されることを特徴とする特許請求の範囲第１項又
    は第２項記載の方法。
  4. 【請求項４】工程段（ｆ）の第2SiO2層（14）が気相析
    出（CVD）によって作られ、その厚さが150乃至300nmに
    調整されることを特徴とする特許請求の範囲第１項乃至
    第３項の１つに記載の方法。
  5. 【請求項５】工程段（ｄ）の熱酸化が30乃至50nmの厚さ
    のSiO2層（13）が形成されるように行われることを特徴
    とする特許請求の範囲第１項乃至第４項の１つに記載の
    方法。
  6. 【請求項６】工程段（ｅ）におけるｎチャネルトランジ
    スタの接続端イオン注入（12）がリンイオンを使用し、
    注入面密度５×1012乃至１×1013cm-2、イオンエネルギ
    ー80keVで実施されることを特徴とする特許請求の範囲
    第１項乃至第５項の１つに記載の方法。
  7. 【請求項７】工程段（ｇ）におけるｎチャネルトランジ
    スタのソース・ドレンイオン注入（15）がヒ素イオンを
    使用し、注入面密度が３×1015乃至８×1015cm-2、イオ
    ンエネルギー80keVで実施されることを特徴とする特許
    請求の範囲第１項乃至第６項の１つに記載の方法。
  8. 【請求項８】イオン注入（15）の前に散乱酸化膜が30nm
    から50nmの間の厚さに設けられることを特徴とする特許
    請求の範囲第７項記載の方法。
  9. 【請求項９】工程段（ｊ）において残される酸化膜の厚
    さが約50nmに調整されることを特徴とする特許請求の範
    囲第１項乃至第８項の１つに記載の方法。
  10. 【請求項１０】ｐチャネルトランジスタのソース・ドレ
    ンイオン注入（18）がホウ素イオンを使用し、注入面密
    度５×1015cm-2、イオンエネルギー25keVで実施される
    ことを特徴とする特許請求の範囲第１項乃至第９項の１
    つに記載の方法。
  11. 【請求項１１】工程段（ｂ）が除かれ、工程段（ｆ）の
    第2SiO2層（14）の代わりに無ドープのポリシリコン層
    が0.2乃至0.4μｍの厚さに設けられることを特徴とする
    特許請求の範囲第１項、第２項、第５項乃至第10項の１
    つに記載の方法。
  12. 【請求項１２】工程段（ａ）において、第1SiO2層
    （９）をとりつける前に全面的なホウ素イオン注入（2
    0,21）が注入面密度1012cm-2、エネルギー25乃至50keV
    をもって実施されることを特徴とする特許請求の範囲第
    １項乃至第11項の１つに記載の方法。
  13. 【請求項１３】工程段（ｊ）が除かれ、工程段（ｋ）の
    ソース・ドレンイオン注入（18）のイオンエネルギーと
    それに続く高温熱処理はゲート電極の直下にまでソース
    ・ドレンのドーピングが到達するように選定されること
    を特徴とする特許請求の範囲第１項記載の方法。
JP62082759A 1986-04-08 1987-04-03 最適化ｃｍｏｓｆｅｔ回路の製造方法 Expired - Lifetime JPH0783057B2 (ja)

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