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KR870010635A - Vlsi기술을 이용한 최적의 cmos-fet를 제조하기 위한 공정 - Google Patents

Vlsi기술을 이용한 최적의 cmos-fet를 제조하기 위한 공정 Download PDF

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KR870010635A
KR870010635A KR870003329A KR870003329A KR870010635A KR 870010635 A KR870010635 A KR 870010635A KR 870003329 A KR870003329 A KR 870003329A KR 870003329 A KR870003329 A KR 870003329A KR 870010635 A KR870010635 A KR 870010635A
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KR
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KR870003329A
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Inventor
뮐러 볼프강
Original Assignee
드로스트, 후흐스
지멘스 악티엔게젤샤프트
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Publication date
Application filed by 드로스트, 후흐스, 지멘스 악티엔게젤샤프트 filed Critical 드로스트, 후흐스
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    • H01L29/94—
    • H01L21/823864—
    • H01L29/1083—
    • H01L29/78—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

내용 없음

Description

VLSI기술을 이용한 최적의 CMOS-FET를 제조하기 위한공정.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 - 6 도는 반도체기판의 부분적인 개략측 단면도.

Claims (14)

  1. VLSI-기술을 이용하여 최적의 상보형 MOS-전계효과 트랜지스터(CMOS-회로)를 제조하기위한 공정에 관한 것으로, 각 회로에 n 및 p-챈널 트랜지스터를 공급하기 위해 p 및 n-도우프된 트로프가 실리콘 기판에 제공되고, 여러트랜지스터의 스타트 전압을 설정하기 위해 위의 트로프속에 적당한 불순물 원자가 다중 이온주입에 의해 삽입되며, 각각의 이온 주입단계를 위한 마스킹은 포토레지스트 구조 및 또는 실리콘 산화물 또는 실리콘 절화물 구조를 사용하여 수행되고, 또한 케이트 표면밑에 주입된 소오스 드레인 존으로부터 확산을 감소하기 위해 게이트 전극은 측벽 산화물층(스페이서 산화물)을 갖고 있으며, 그리고 소오스 드레인 존과 게이트존의 제조, 중간 산화물 및 절연산화물층의 제조 그리고 접촉 금속레벨의 제조는 MOS-기술의 공정단계를 사용하여 수행되고, 상기 공정이 다음의 공정단계들 ;
    a) n 및 p-도우프된 트로프, 액티브 트랜지스터존을 분리하는 필드 산화물 영역, n 및 p-챈널 트랜지스터를 위한 챈널주입 그리고 트랜지스터의 게이트존이 이미 공지된 방법에 의해 완성된 p 또는 n-도우프된 실리콘 기판위에 제조될 p-챈널 트랜지스터의 게이트의 측벽산화물층의 폭에 상응하는 두께로 첫번째 SiO2층을 증착하는 단계 :
    b) SiO2층위에 실리콘 질화물층을 증착하는 단계 :
    c) 포토-레지스트 마스크를 형성하고, 잔류 p-챈널 존이 SiO2/실리콘질화물의 이중층에 의해 덮혀지도록 이중층을 구조화하는 단계 :
    d) 포토-레지스트마스크의 제거후 열산화를 수행하는 단계 :
    e) n-챈널 트랜지스터를 위한 터미널주입단계를 수행하는 단계 :
    f) 두번째 SiO2층의 증착되고, n-챈널 게이트 전극의 측벽에 산화물존이 잔류하는 방법으로 상기 두번째 SiO2층을 제거하는 이방성 에칭단계 :
    g) n-챈널 트랜지스터를 제조하기위한 소오스/드레인 이온 주입단계를 수행하고, 주입된 불순물을 드라이빙-인 하는 단계 :
    h) SiO2/실리콘 질화물의 이중층으로 덮혀지지않는 n-챈널 존에 포토-레지스트 마스크를 가하고, p-챈널 존에 남아있는 두번째 SiO2층의 잔류물을 제거하는 단계 :
    i) 실리콘 질화물층을 제거하는 단계 :
    j) p-챈널 존에있는 게이트 전극의 측벽에 산화물존이 남고, 액티브 트랜지스터 존위에 50nm 이하의 두께로 잔류 산화물층을 남도록 첫번째 SiO2층을 제거하는 이방성 에칭단계 :
    k) p-챈널 트랜지스터를 제조하는 소오스/드레인 이온주입 단계를 수행하고, n-챈널 존위에 있는 포토-레지스트 마스크를 제거하는 단계 :
    l) 중간절연산화물, 접촉구멍 존 그리고 금속배선을 공지된 방법으로 제조하는 단계로 구성되는 것을 특징으로하는 최적의 상보형 MOS-FET를 제조하기위한 공정.
  2. 제 1 항에 있어서,
    첫번째 SiO2층이 가스단계로부터 증착(화학증착(CVD))에 의해 a)에서 제조되고, 이것의 두께가 적어도 100nm가 되는 것을 특징으로 하는 제조공정.
  3. 제 1 항에 있어서,
    실리콘 질화물층이 가스단계로부터 증착(CVD)에 의해 공정단계 b)에서 제조되고, 이것의 두께범위가 50∼100nm가 되는 것을 특징으로 하는 제조공정.
  4. 제 1 항에 있어서,
    두번째 SiO2층이 가스단계로부터 증착(CVD)에 의해 공정단계 f)에서 제조되고, 이것의 두께범위가 150∼300nm가 되는 것을 특징으로 하는 제조공정.
  5. 제 1 항에 있어서,
    30-50㎚의 두께로 SiO2층이 형성되는 방법으로 열산화가 공정단계 d)에서 행해지는 것을 특징으로 하는 제조공정.
  6. 제 1 항에 있어서,
    n-챈널 트랜지스터를 위한 터미널주입이 80keV의 에너지에서 5×1012-1×1013cm-2의 인 이온을 사용하여 공정단계 e)에서 수행되는 것을 특징으로하는 제조공정.
  7. 제 1 항에 있어서,
    n-챈널 트랜지스터를 위한 소오스/드레인 주입이 80keV의 에너지에서 3×1015-8×1015cm-2의 비소 이온을 사용하여 공정단계 g)에서 수행되는 것을 특징으로 하는 제조공정.
  8. 제 7 항에 있어서,
    주입전에, 분산된 산화물층이 30-50㎚ 범위의 두께로 가해지는 것을 특징으로하는 제조공정.
  9. 제 1 항에 있어서,
    공정단계 j)에서 형성된 잔류 산화물층의 두께가 약 50㎚인 것을 특징으로하는 제조공정.
  10. 제 1 항에 있어서,
    p-챈널 트랜지스터를 위한 소오스/드레인 주임이 25keV의 에너지에서 5×1015cm-2의 붕소이온을 사용하여 수행되는 것을 특징으로하는 제조공정.
  11. 제 1 항 또는 제 2 항 또는 제 3 항에 있어서,
    공정단계 b)가 생략되고, 두번째 SiO2층 대신에 도우프 되지않은 폴리실리콘층이 0.2-0.4㎛의 두께로 공정단계 f)에서 가해지는 것을 특징으로하는 제조공정.
  12. 제 1 항에 있어서,
    공정단계 a)에서 첫번째 SiO2층을 가하기전에 25-50keV의 에너지와 1012cm-2의 량을 갖는 붕소이온 주입이 전표면위에서 수행되는 것을 특징으로하는 제조공정.
  13. 제 1 항에 있어서,
    공정단계 j)가 생략되고 그리고 소오스/드레인 도우핑이 게이트 전극 바로 밑으로 뻗는 것과 같이 되도록 첫번째 SiO2층의 두께, 공정단계 k)에서 소오스/드레인 주입에 대한 주입에너지, 그리고 그 온도공정이 설정되는 것을 특징으로하는 제조공정.
  14. 제 1 항을 특징으로하는 공정에 의해 제조되는 최적의 CMOS-FET.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870003329A 1986-04-08 1987-04-08 Vlsi기술을 이용한 최적의 cm0s-fet의 제조방법 KR950011781B1 (ko)

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DE3611797.8 1986-04-08
DE3611797 1986-04-08

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KR950011781B1 KR950011781B1 (ko) 1995-10-10

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