JPH0434968A - 相補型電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に相補型電界効果トランジスタに関す
るものであり、より特定的には、ＮチャネルＭＯＳＦＥ
Ｔにおいて、信頼性と高速性が両立し、ＰチャネルＭＯ
３ＦＥＴにおいてパンチスルーが生じないように改良さ
れた、相補型電界効果トランジスタに関するものである
。この発明は、また、そのような相補型電界効果トラン
ジスタの製造方法に関する。

［従来の技術］ ダイナミックランダムアクセスメモリなどの超ＬＳＩに
おいては、電力消費が低いという特性および回路設計が
容易という特性を考慮して、現在、相補型電界効果トラ
ンジスタ（以下、ＣＭＯＳ　ＦＥＴと略す）が採用され
ている。ＣＭＯ８回路に用いられるＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴは、第４Ａ図、第４Ｂ図
および第４Ｃ図を参照して、製造プロセスを簡略化させ
て作った結果、それぞれ、表面チャネル構造および埋め
込みチャネル構造となっている。

表面チャネル構造および埋め込みチャネル構造について
、図を用いてさらに詳細に説明する。第４Ａ図は、従来
のＣＭＯ３ＦＥＴの断面図である。

第４Ｂ図は、ＮＭＯ８のチャネルプロファイルであり、
第４Ｃ図はＰＭＯ３のチャネルプロファイルである。こ
れらの図を参照して、Ｐ型の半導体基板１に、Ｐウェル
２とＮウェル３が形成されている。Ｐウェル２にはＮチ
ャネルＭＯＳＦＥＴ５が形成され、Ｎウェル３にはＰチ
ャネルＭＯＳＦＥＴ６が形成されている。それぞれのゲ
ート電極４ａ、４ｂはＮ型にされている。ゲート電極４
ａ。

４ｂがＮ型にされているので、ＮチャネルＭＯＳＦＥＴ
５のチャネル領域７はＰ型になり、ＮチャネルＭＯＳＦ
ＥＴ５は表面チャネル構造となる。

一方、ＰチャネルＭＯＳＦＥＴ６のチャネル領域はＰ型
になり、ＰチャネルＭＯＳＦＥＴ６は埋め込みチャネル
構造となる。

ところで、デバイスが微細化してくると、それに伴って
、ＮチャネルＭＯＳＦＥＴ５およびＰチャネルＭＯＳＦ
ＥＴ６のゲート長も短くなっていく。このとき、最初に
問題になるのは、ＮチャネルＭＯＳＦＥＴ５のホットキ
ャリアに起因する信頼性の劣化である。すなわち、チャ
ネル長が短くなると、電源電圧が一定のもとでは、ドレ
イン付近の電界が非常に高くなる。そのため、電界から
高エネルギを得たホットエレクトロンの一部がゲート酸
化膜中に注入され、そこにとどまって、少しずつトラン
ジスタのしきい値電圧を変化させる。

これが、ホットキャリアに由来する問題点である。

このホットエレクトロンに由来する問題点を解決し、Ｎ
チャネルＭＯＳＦＥＴの信頼性を向上させるために、Ｌ
ＤＤ　（Ｌｉｇｈｔ　ｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉ
ｎ）構造を有するＮチャネルＭＯＳＦＥＴが考え出され
た。

第１Ｂ図は、ＬＤＤ構造を有するＮチャネルＭＯＳＦＥ
Ｔを含む従来のＣＭＯＳＦＥＴの断面図である。第５Ａ
図〜第５Ｆ図は、第１Ｂ図に示すＣＭＯ３ＦＥＴの製造
工程図であり、断面図で現されている。これらの図を参
照しながら、まず、ＬＤＤ構造を有するＮチャネルＭＯ
ＳＦＥＴを含む従来のＣＭＯ３ＦＥＴの製造方法を説明
する。

第５Ａ図を参照して、半導体基板１にＰウェル２とＮウ
ェル３を形成する。Ｐウェル２の表面上にゲート酸化膜
８ａを形成し、ゲート酸化膜８ａの上にＮ型不純物を含
むゲート電極４ａを形成する。同様にしてＮウェル３の
表面上にゲート酸化膜８ｂを形成し、ゲート酸化膜８ｂ
の上にＮ型不純物を含むゲート電極４ｂを形成する。な
お、ゲート酸化膜８ａとゲート酸化膜８ｂは同時に形成
され、ゲート電極４ａとゲート電極４ｂは同時に形成さ
れる。ゲート電極４ａ、４ｂに注入されるＮ型不純物は
、ゲート電極の伝導性を上げるために注入されるもので
ある。

第５Ｂ図を参照して、Ｎウェル３側をレジスト９で覆う
。ゲート電極４ａをマスクにして、Ｐウェル２の主表面
に、比較的低濃度のＮ型不純物イオンを注入することに
よって、ゲート電極４ａの両側の、Ｐウェル２の主表面
に比較的低濃度のＮ型不純物領域１０を形成する。その
後、レジスト９を除去する。

第５Ｃ図を参照して、ゲート電極４ａおよびゲート電極
４ｂを覆うように、半導体基板１の上に酸化膜１１を堆
積する。

第５Ｃ図および第５Ｄ図を参照して、酸化膜１１を異方
性エツチングによりエッチバックすることにより、ゲー
ト電極４ａ、４ｂの側壁にサイドウオールスペーサ１２
を形成する。

第５Ｅ図を参照して、Ｎウェル３側をレジスト９で覆う
。Ｐウェル２の主表面に、比較的高濃度のＮ型不純物イ
オンを注入することによって、Ｐウェル２の主表面に、
低濃度の不純物領域１０に連なる、該不純物領域１０よ
りも高い濃度の不純物領域１３を形成する。ＬＤＤ構造
を作るためには、通常、不純物領域１０の濃度は、不純
物領域１３の濃度の１００分の１程度に設定される。続
いて、レジスト９を除去する。

第５Ｆ図を参照して、Ｐウェル２側をレジスト９で覆う
。ゲート電極４ｂおよびサイドウオールスペーサ１２を
マスクにして、Ｎウェル３の主表面にＰ型不純物イオン
を注入することによって、ゲート電極４ｂの両側の、Ｎ
ウェル３の主表面に、Ｐ型の不純物領域１４を形成する
。Ｐ型不純物は拡散速度が速いので、ゲート電極４ｂの
エツジの所まで拡散する。以上のようなプロセスで、第
１Ｂ図に示す、ＬＤＤ構造のＮチャネルＭＯＳ　Ｆ　Ｅ
Ｔを含むＣＭＯＳ　Ｆ　Ｅ　Ｔが形成される。

次に、第１Ｂ図に示す、ＬＤＤ構造のＮチャネル間Ｏ８
ＦＥＴを含ムｃＭｏ　Ｓ　Ｆ　ＥＴ（７）問題点につい
て説明する。

第１Ｂ図を参照して、サイドウオールスペーサ１２の幅
をＬｓＷとし、低濃度の不純物領域１０の幅をＬｎ−と
する。ホットキャリアを発生させる、ドレイン近傍の電
界を緩和させるためには、Ｌｎ−は０．２μｍ以上でな
ければならない。しかし、低濃度の不純物領域１０は、
第５Ｂ図を参照して、イオンの垂直注入により形成され
ているため、低濃度の不純物領域１０は、ゲート電極４
ａの下へ、あまり入り込むことができない。そのために
、Ｌｏ−を０．２μｍ以上にするためには、高濃度不純
物領域１３をゲート電極４ａから相当前れた位置に形成
しなければならない。そのために、Ｌｓｗを相当大きく
しなければならない。典型的なＬＳＷの値は０．　３μ
ｍである。

この様なＬＤＤＭＯＳＦＥＴは、次の２つの重大な問題
を発生させる。

その第１は、サイドウオールスペーサ１２の下に位置す
る、低濃度の不純物領域１０が、ゲート電極４ａのエツ
ジから０．０５μｍ程度のところまでしか、ゲート電界
によって、実行的な高濃度層に変化しない、ということ
である。そのため、サイドウオールスペーサ１２の下に
位置する、低濃度の不純物領域１０のほとんどの部分は
、ゲート電圧の印加時も高抵抗層として残ってしまう。

その結果、電流駆動能力が低下し、高速性が低下する。

その第２は、第２Ｂ図（右側）を参照して、ドレインに
おける電界の最大点が、サイドウオールスペーサ１２の
下に存在するため、電界により生じたホットエレクトロ
ンがサイドウオールスペーサ１２中に注入されるという
ことである。その結果、低濃度の不純物領域１０は、ま
すます低濃度化し、ますます高抵抗層化してしまう。図
中、参照符号１００で示す部分は、低濃度化した部分で
ある。その結果、電流駆動能力が低下し高速性が低下す
る。なお、第２Ｂ図（右側）において横軸Ｘはゲート４
ａのエツジからの距離、縦軸Ｅｃｈはチャネルの長さ方
向の電界の強さである（第２Ａ図および第２Ｃ図におい
ても、同様である。）。

［発明が解決しようとする課題］ ＬＤＤＭＯＳＦＥＴは、以上のべたような問題点を内包
している。この問題点を解決するために、Ｇａｔｅ／Ｎ
−ｏｖｅｒｌａｐｐｅｄ　ＬＤＤＭＯＳＦＥＴが提案さ
れている。

第１Ｃ図を参照して、Ｇａ＋ｅ／Ｎ−ｏｖｅｒｌａｐｐ
ｅｄ　ＬＤＤＭＯＳＦＥＴの特徴は、低濃度の不純物領
域１０をゲート電極４ａの下に大きく潜らせた点にある
。第１Ｂ図に示すＬＤＤＭＯＳＦＥＴの問題点は、サイ
ドウオールスペーサ１２の下に低濃度の不純物領域１０
が存在することから生じるものであることは明らかであ
る。この問題点をなくそうとする考え方が、Ｇａｊｅ／
Ｎ−ｏｖｅｒｌａｐｐｅｄ　ＬＤＤＭＯＳＦＥＴの考え
方である。

第７Ａ図〜第７Ｆ図は、第１Ｃ図に示す、Ｇａｇｅ／Ｎ
−ｏｖｅｒｌａｐｐｅｄ　ＬＤＤＭＯＳＦＥＴを含むＣ
ＭＯＳＦＥＴの製造工程図であり、断面図で現されてい
る。このＣＭＯ３ＦＥＴの製造方法を次に説明する。

第７Ａ図を参照して、半導体基板１にＰウェル２とＮウ
ェル３を形成する。Ｐウェル２の表面上にゲート酸化膜
８ａを形成し、ゲート酸化膜８ａの上にＮ型不純物を含
むゲート電極４ａを形成する。同様にＮウェル３の表面
上にゲート酸化膜８ｂを形成し、ゲート酸化膜８ｂ上に
、Ｎ型不純物を含むゲート電極４ｂを形成する。なお、
ゲート酸化膜８ａとゲート酸化膜８ｂは同時に形成され
る。また、ゲート電極４ａとゲート電極４ｂは同時に形
成される。

第７Ｂ図を参照して、Ｎウェル３側をレジスト９で覆う
。次に、ゲート電極４ａをマスクにして、Ｐウェル２の
主表面に、この主表面に対して斜めの方向から、比較的
低濃度のＮ型不純物イオンを注入する。これによって、
ゲート電極４ａの両側の、Ｐウェル２の主表面に、ゲー
ト電極４ａの下に潜り込んだ比較的低濃度の不純物領域
１０が形成される。その後、レジスト９を除去する。

第７Ｃ図を参照して、ゲート電極４ａおよびゲート電極
４ｂを覆うように、半導体基板１の上に酸化膜１１を堆
積する。

第７Ｃ図および第７Ｄ図を参照して、酸化膜１１を異方
性にエツチングによりエッチバックすることにより、ゲ
ート電極４ａ、４ｂの両側壁に、サイドウオールスペー
サ１２を形成する。サイドウオールスペーサ１２の幅は
０．１５μｍになるように、酸化膜１１の厚さが調節さ
れる。

第７Ｅ図を参照して、Ｎウェル３側をレジスト９で覆う
。Ｐウェル２の主表面に、比較的高濃度のＮ型不純物イ
オンを注入することによって、Ｐウェル２の主表面に、
不純物領域１０につながる、該不純物領域よりも高い濃
度の不純物領域１３を形成する。ＬＤＤ構造を作るため
に、不純物領域１０の濃度は、不純物領域１３の濃度の
１００分の１程度に設定される。

第７Ｆ図を参照して、Ｐウェル２側をレジスト１０で覆
う。ゲート電極４ａおよびゲート電極４ｂの両側壁に形
成されたサイドウオールスペーサ１２をマスクにして、
Ｐ型不純物イオンをＮウェル３の主表面に打ち込むこと
により、ゲート電極４ｂの両側の、Ｎウェル３の主表面
にＰ型の不純物領域１４を形成する。その後、レジスト
９を除去する。

以上のようなプロセスによって作られた、Ｇａｔｅ／Ｎ
−ｏｖｅｒｌａｐｐｅｄ　ＬＤＤＭＯＳＦＥＴにおいて
は、第２Ｃ図（右側）を参照して、ドレインにおける電
界（Ｅｃｈ）の最大点がゲート電極４ａの下にくる。し
たがって、ホットエレクトロンが生じても該ホットエレ
クトロンはサイドウオールスペーサ１２中に注入される
ことはない。したがって、第６図に示すような、ゲート
電極４ａから離れた位置で低濃度不純物領域１０が高抵
抗層化するという事態は生じない。その結果、高速性の
劣化および信頼性の低下は生じない。しかしながら、第
７Ｆ図を参照して、Ｐ型線物イオンをＮウェル３の主表
面に打ち込んで、Ｐ＋不純物領域を形成する際、サイド
ウオールスペーサ１２の、チャネルの長さ方向と同一方
向の幅が狭いので、Ｐ０不純物領域１４がゲート電極４
ｂの下に深く潜り込んでしまう。

その結果、第８図を参照して、埋め込みチャネル型のＰ
チャネルＭＯ３ＦＥＴにおいて、パンチスルーが生じて
しまう。

この発明の目的は、デバイスを微細化しても、Ｎチャネ
ルＭＯＳＦＥＴの信頼性と高速性とが両立し、さらにＰ
チャネルＭＯ３ＦＥＴにおいてパンチスルーを起こさな
いように改良された、相補型電界効果トランジスタを提
供することにある。

この発明の他の目的は、デバイスを微細化しても、Ｎチ
ャネルＭＯＳＦＥＴの信頼性と高速性とが両立し、さら
にＰチャネルＭＯ３ＦＥＴにおいてパンチスルーを起こ
さないように改良された、相補型電界効果トランジスタ
の製造方法を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、この発明に従う相補型電界
効果トランジスタは、Ｎ型主表面とＰ型主表面を有する
半導体基板を備えている。上記半導体基板のＰ型主表面
上には、ゲート電極と、１対のソース／ドレイン領域と
なる１対の不純物領域とを含むＮチャネルＭＯ５ＦＥＴ
とが形成されている。上記半導体基板のＮ型主表面には
、ゲート電極と１対のソース／ドレイン領域となる１対
の不純物領域とを含むＰチャネルＭＯ３ＦＥＴが形成さ
れている。上記ＮチャネルＭＯＳＦＥＴの各不純物領域
は、上記ゲート電極の下にまで延びるように形成された
比較的低濃度の不純物領域と、上記低濃度不純物領域に
連なり、上記ゲート電極から離れた位置に形成された、
上記低濃度不純物領域よりも高い濃度の不純物領域とを
、備えている。上記低濃度不純物領域の表面部の、上記
ゲート電極下に位置する部分の、チャネルの長さ方向と
同一方向の長さは０．１μｍ以上である。

この発明の他の局面に従う方法は、第１のゲート電極を
含むＮチャネルＭＯＳＦＥＴと、第２のゲート電極を含
むＰチャネルＭＯＳＦＥＴとが同一基板上に形成された
相補型電界効果トランジスタの製造方法にかかるもので
ある。主表面を有する半導体基板の上に上記第１のゲー
ト電極と第２のゲート電極とが形成される。上記第１の
ゲート電極をマスクにして、上記半導体基板の主表面に
、この主表面に対して斜めの方向からイオン注入するこ
とによって、上記第１のゲート電極の両側の、上記半導
体基板の主表面に、上記第１のゲート電極の下に潜り込
んだ比較的低濃度の不純物領域を形成する。上記第１の
ゲート電極および上記第２のゲート電極の両側壁に、チ
ャネルの長さ方向と同一方向の幅が０．２μｍ以上のサ
イドウオールスペーサを形成する。上記第１のゲート電
極の両側壁に形成されたサイドウオールスペーサをマス
クにして、イオン打ち込みを行なうことにより、上記第
１のゲート電極の両側の、上記半導体基板の主表面に、
上記低濃度不純物領域に連なる、上記低濃度領域よりも
高い濃度の不純物領域を形成する。上記第２のゲート電
極の両側壁に形成された上記サイドウオールスペーサを
マスクにしてイオン打ち込みを行なうことにより、上記
第２のゲート電極の両側の、上記半導体基板の主表面に
Ｐ型の不純物領域を形成する。

［作用コ この発明にがかる相補型電界効果トランジスタによれば
、低濃度不純物領域の表面部の、ゲート電極下に位置す
る部分の、チャネルの長さ方向の長さが０．１μｍ以上
にされているので、第２Ａ図（右側）を参照して、ドレ
イン端での電界（Ｅｃｈ）の最大点がゲート電極４ａの
下に来る。したがってホットエレクトロンが生じても、
該ホットエレクトロンはサイドウオールスペーサ１２中
に注入されることはない。したがって、第６図に示すよ
うな、ゲート電極４ａから離れた位置で低濃度不純物領
域１０が高抵抗層化するという事態は生じない。その結
果、高速性の劣化および信頼性の低下は生じない。

また、第１Ａ図を参照して、高濃度不純物領域１３がゲ
ート電極４ａから離れた位置に形成されるように、サイ
ドウオールスペーサ１２の、チャネルの長さ方向と同一
方向の幅を大きくする。Ｐウェル２側のサイドウオール
スペーサ１２とＮウェル側３側のサイドウオールスペー
サ１２は同時に形成されるので、Ｐウェル２側のサイド
ウオールスペーサ１２の幅を大きくすると、Ｎウェル３
側のサイドウオールスペーサ１２の幅も大きくなる。そ
れゆえ、ＰチャネルＭＯ３ＦＥＴにおいて、Ｐ“不純物
領域１４はゲート電極４ｂの下に潜り込まないようにな
る。その結果、ＰチャネルＭＯ３ＦＥＴにおいて、第８
図に示すようなパンチスルー現象は生じない。

この発明にがかる相補型電界効果トランジスタの製造方
法によれば、ＮチャネルＭＯ３ＦＥＴを形成する場合に
おいて、第３Ｂ図および第３Ｄ図を参照して、ゲート電
極４ａをマスクにして、半導体基板の主表面に、この主
表面に対して、斜めの方向からイオン注入するので、ゲ
ート電極４ａの両側の、半導体基板の主表面に、ゲート
電極４ａの下に潜り込んだ低濃度不純物領域１０が形成
できる。したがって、第２Ａ図（右側）を参照して、ド
レイン端での電界（Ｅ　ｃ　ｈ）の最大点がゲート電極
４ａの下に来るように、低濃度不純物領域１０を形成で
きる。その結果、ホットエレクトロンが生じても、第６
図に示したような、ゲート電極４ａから離れた位置で、
低濃度不純物領域１０が高抵抗層化するという事態を防
止できる。その結果、高速性の劣化および信頼性の低下
が生じない相補型電界効果トランジスタが製造できる。

また、第３Ｄ図および第３Ｅ図を参照して、ゲート電極
４ａ、４ｂの両側壁にチャネルの長さ方向と同一方向の
幅が０．２μｍ以上のサイドウオールスペーサ５を形成
し、このサイドウオールスペーサ５をマスクにしてＰ型
不純物イオンをＮウェル３の主表面に注入するので、Ｐ
型不純物領域１４はゲート電極４ｂの下に潜り込まない
ようになる。その結果、ＰチャネルＭＯＳＦＥＴにおい
て、第８図に示すようなパンチスルー現象、を与えない
相補型電界効果トランジスタが得られる。

［実施例コ 以下、この発明の実施例を図について説明する。

第１Ａ図は、この発明の一実施例にがかる相補型電界効
果トランジスタの部分断面図である。第１Ａ図を参照し
て、半導体基板１にＰウェル２とＮウェル３が形成され
ている。Ｐウェル２には、ゲート電極４ａと、１対のソ
ース／ドレイン領域となる１対の不純物領域１５とを含
むＮチャネルＭＯ３ＦＥＴ５が形成されている。Ｎウェ
ル３には、ゲート電極４ｂと１対のソース／ドレイン領
域となる１対の不純物領域１４とを含むＰチャネルＭＯ
３ＦＥＴ６が形成されている。ＮチャネルＭＯ３ＦＥＴ
５の各不純物領域１５は、ゲート電極４ａの下にまで延
びるように形成された比較的低濃度のＮ型不純物領域１
０と、不純物領域１０に連なり、ゲート電極４ａから離
れた位置に形成された、低濃度不純物領域１０よりも高
い濃度の不純物領域１３とを、含む。低濃度不純物領域
１０の表面部の、ゲート電極４ａ下に位置する部分の、
チャネルの長さ方向と同一方向の長さ（Ｌｎ−）は、０
．１μｍ以上、好ましくは０．１〜０゜３μｍである。

低濃度不純物領域１０の表面部の、チャネルの長さ方向
と同一方向の長さ（Ｌｎ−’）は０．３μｍ以下にされ
るのが好ましい。

ＮチャネルＭＯＳＦＥＴ５のゲート電極４ａおよびＰチ
ャネルＭＯ３ＦＥＴ６のゲート電極４ｂのそれぞれの両
側壁にはサイドウオールスペーサ１２が設けられている
。サイドウオールスペーサ１２の、チャネルの長さ方向
と同一方向の幅（Ｌｓｗ）は、０．２〜０．３μｍの範
囲内に選ばれている。

実施例にがかる相補型電界効果トランジスタによれば、
低濃度不純物領域１０の表面部の、ゲート電極４ａ下に
位置する部分の、チャネルの長さ方向と同一方向の長さ
（Ｌｎ−）が０．　１〜０゜３μｍにされているので、
第２Ａ図（右側）を参照して、ドレイン端での電界（Ｅ
　ｃ　ｈ）の最大点がゲート電極４ａの下にくる。した
がって、ホットエレクトロンが生じても、該ホットエレ
クトロンはサイドウオールスペーサ１２中に注入される
ことはない。したがって、第６図に示したような、ゲー
ト電極４ａから離れた位置で、低濃度不純物領域１０が
高抵抗層化するという事態は生じない。

その結果、高速性の劣化および信頼性の低下は生じない
。

また、第１Ａ図を参照して、高濃度不純物領域がゲート
電極４ａから離れた位置に形成されるようにサイドウオ
ールスペーサ１２のチャネルの長さ方向の幅を０．２〜
０．３μｍにしている。Ｐウェル２側のサイドウオール
スペーサ１２とＮウェル３側のサイドウオールスペーサ
１２は、第３Ｃ図および第３Ｄ図を参照して、同時に形
成されるので、Ｐウェル２側のサイドウオールスペーサ
の幅を０．２〜０．３μｍにすると、Ｎウェル３側のサ
イドウオールスペーサ１２の幅も０．２〜０．３μｍに
なる。それゆえ、Ｐ＋不純物領域１４を形成するとき、
Ｐ＋不純物領域１４はゲート４ｂの下に潜り込まないよ
うになる。その結果、ＰチャネルＭＯＳＦＥＴにおいて
、第８図に示したような、パンチスルー現象は生じない
。

次に、第１Ａ図に示す相補型電界効果トランジスタの製
造方法を説明する。

第３Ａ図〜第３Ｅ図は、本発明の一実施例にがかる相補
型電界効果トランジスタの製造工程図であり、断面図で
表されている。

第３Ａ図を参照して、半導体基板１にＰウェル２とＮウ
ェル３を形成する。Ｐウェル２の表面上にゲート酸化膜
８ａを形成し、ゲート酸化膜８ａ上に、Ｎ型不純物を含
むゲート電極４ａを形成する。同様に、Ｎウェル３の表
面上にゲート酸化膜８ｂを形成し、ゲート酸化膜８ｂの
上にＮ型不純物を含むゲート電極４ｂを形成する。ゲー
ト酸化膜８ａとゲート酸化膜８ｂは同時に形成される。

またゲート電極４ａとゲート電極４ｂは同時に形成され
る。

第３Ｂ図を参照して、Ｎウェル３側をレジスト９で覆う
。ゲート電極４ａをマスクにしてＰウェル２の主表面に
、この主表面に対して斜めの方向から比較的低濃度のＮ
型不純物イオンを注入する。

これによって、ゲート電極４ａの両側の、Ｐウェル２の
主表面に、ゲート電極４ａの下に潜り込んだ比較的低濃
度の不純物領域１０を形成する。主表面に対して斜めの
方向からイオン注入する工程は、Ｎ型不純物イオンのビ
ームを形成する工程と、上記半導体基板１を上記ビーム
に対して直交しないように配置する工程と、上記半導体
基板１を回転させる工程とを含む。

第３Ｃ図を参照して、ゲート電極４ａおよびゲート電極
４ｂを覆うように半導体基板１上に酸化膜１１を堆積す
る。

第３Ｃ図および第３Ｄ図を参照して、酸化膜１１を異方
性エツチングによりエッチバックすることにより、ゲー
ト電極４ａ、４ｂの側壁に、サイドウオールスペーサ１
２を形成する。サイドウオールスペーサ１２の、チャネ
ルの長さ方向と同一方向の幅が、０．２〜０．３μｍの
範囲内になるように、必要な膜厚を有する酸化膜１１が
堆積される。次に、Ｎウェル３側をレジスト９で覆う。

ゲート電極４ａおよびサイドウオールスペーサ１２をマ
スクにして、Ｐウェル２の主表面に、比較的高濃度のＮ
型不純物イオンを注入することによって、Ｐウェル２の
主表面に、低濃度不純物領域１０に連なる、該不純物領
域１０よりも高い濃度の不純物領域１３を形成する。Ｌ
ＤＤ構造とするために、低濃度不純物領域１０の濃度は
、高濃度不純物領域１３の濃度の１００分の１程度に設
定される。その後、レジスト９を除去する。

第３Ｅ図を参照して、ゲート電極４ｂおよびサイドウオ
ールスペーサ１２をマスクにして、Ｐ型不純物イオンを
Ｎウェル３の主表面に注入することにより、ゲート電極
４ｂの両側の、Ｎウェル３の主表面にＰ型の不純物領域
１４が形成される。

サイドウオールスペーサ１２の、チャネルの長さ方向と
同一方向の幅が０．２〜０．　３μｍにされているので
、Ｐ型不純物領域１４はゲート電極４ｂの下に潜り込ま
ない。

レジスト９を除去すると、第１Ａ図に示す相補型電界効
果トランジスタが得られる。

実施例に係る製造方法によれば、第３Ｂ図および第３Ｄ
図を参照して、ＮチャネルＭＯ３ＦＥＴを形成する場合
において、ゲート電極４ａをマスクにしてＰウェル２の
主表面に、この主表面に対して、斜め方向からイオン注
入するので、ゲート４ａの両側の、Ｐウェル２の主表面
にゲート電極４ａの下に潜り込んだ低濃度不純物領域１
０が形成できる。したがって、第２Ａ図（右側）を参照
して、ドレイン間の電界（Ｅ　ｃ　ｈ）の最大点がゲー
ト電極４ａの下にくるように、低濃度不純物領域１０を
形成できる。その結果、ホットエレクトロンが生じても
、第６図に示したような、ゲート電極４ａから離れた位
置で、低濃度不純物領域１０が高抵抗層化するという事
態を防止できる。その結果、高速性の劣化および信頼性
の低下が生じない、相補型電界効果トランジスタが得ら
れる。

また、第３Ｄ図および第３Ｅ図を参照して、ゲート電極
４ａ、４ｂの両側壁に、チャネルの長さ方向と同一方向
の幅が０．２μｍ以上のサイドウオールスペーサ１２を
形成し、このサイドウオールスペーサをマスクにして、
Ｐ＋不純物イオンをＮウェル３の主表面に注入するので
、Ｐ＋不純物領域１４はゲート電極４ｂの下に潜り込ま
ないようになる。その結果、ＰチャネルＭＯ３ＦＥＴに
おいて、第８図に示すようなパンチスルー現象は生じな
くなる。

以上、この発明を要約すると次の通りである。

（１）　特許請求の範囲第１項に記載の相補型電界効果
トランジスタであって、前記低濃度不純物領域の表面部
の、前記ゲート電極下に位置する部分の、チャネルの長
さ方向と同一方向の長さは０．１〜０．３μｍの範囲内
である。

（２、特許請求の範囲第１項に記載の相補型電界効果ト
ランジスタであって、前記低濃度不純物領域の表面部の
、チャネルの長さ方向と同一方向の長さは０．３μｍ以
下である。

（３）　特許請求の範囲第１項に記載の相補型電界効果
トランジスタであって、前記ＮチャネルＭＯ３ＦＥＴの
ゲート電極および前記ＰチャネルＭＯＳＦＥＴのゲート
電極はそれぞれＮ型である。

（４）　特許請求の範囲第１項に記載の相補型電界効果
トランジスタであって、 前記ＮチャネルＭＯ３ＦＥＴのゲート電極およびＰチャ
ネルＭＯ３ＦＥＴのゲート電極のそれぞれの両側壁には
サイドウオールスペーサが設けられており、 前記サイドウオールスペーサの、チャネルの長さ方向と
同一方向の幅は、０．２〜０．３μｍの範囲内である。

（５）　特許請求の範囲第２項に記載の方法であって、 前記半導体基板の主表面に、この主表面に対して斜めの
方向からイオン注入する工程は、前記イオンのビームを
形成する工程と、前記半期を前記ビームに対して直交し
ないように配置する工程と、 前記半導体基板を回転させる工程と、を含む。

（６）　特許請求の範囲第２項に記載の方法であって、 前記第１のゲート電極および前記第２のゲート電極の、
それぞれの両側壁にサイドウオールスペーサを形成する
工程は、 前記第１のゲート電極および前記第２のゲート電極を含
む前記半導体基板の表面全面に所定の膜厚を有する酸化
膜を堆積する工程と、 前記酸化膜を前記第１のゲート電極および前記第２のゲ
ート電極の両側壁に残すように、前記酸化膜を異方性エ
ツチングする工程と、を含む。

［発明の効果］ 以上説明した通り、この発明はＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴとが同一基板上に形成された
相補型電界効果トランジスタおよびその製造方法を含む
。この相補型電界効果トランジスタは、デバイスを微細
化しても、ＮチャネルＭＯ３ＦＥＴの信頼性と高速性と
が両立し、ざらにＰチャネルＭＯ３ＦＥＴにおいてパン
チスルーを起こさない。その結果、ＣＭＯＳデバイスノ
高集積化を図ることができるという効果を奏する。

【図面の簡単な説明】

第１Ａ図はこの発明の一実施例にがかる相補型電界効果
トランジスタの部分断面図である。 第１Ｂ図は、従来の、ＬＤＤ構造を有するＮチャネルＭ
ＯＳＦＥＴを含むＣＭＯＳデバイスの断面図である。 第１Ｃ図は、従来の、Ｇａｔｅ／Ｎ”’　ｏｖｅｒｌａ
ｐｐｅｄ　ＬＤＤＭＯ５ＦＥＴを含むＣＭＯＳデバイス
の部分断面図である。 第２Ａ図は、本発明の一実施例にがかるＮチャネルＭＯ
ＳＦＥＴの作用効果を説明するための図である。 第２Ｂ図は、従来の、ＬＤＤ構造を有するＮチャネルＭ
ＯＳＦＥＴの性能を説明するための図である。 第２Ｃ図は、従来のＧａｊｅ／Ｎ−ｏｖｅｒｌａｐｐｅ
ｄ　ＬＤＤＭＯ５ＦＥＴの性能を説明するための図であ
る。 第３Ａ図〜第３Ｅ図は、本発明の一実施例にがかる相補
型電界効果トランジスタの製造工程図であり、断面図で
表されている。 第４Ａ図は、従来の相補型電界効果トランジスタの部分
断面図である。 第４Ｂ図は、第４Ａ図におけるＮチャネルＭＯＳＦＥＴ
のチャネルプロファイルである。 第４Ｃ図は、第４Ａ図におけるＰチャネルＭＯＳＦＥＴ
のチャネルプロファイルである。 第５Ａ図〜第５Ｆ図は、従来の、ＬＤＤ構造を含むＮチ
ャネルＭＯＳＦＥＴを有する相補型電界効果トランジス
タの製造工程図であり、断面図で表されている。 第６図は、従来の、ＬＤＤ構造を有するＮチャネルＮＯ
３ＦＥＴの問題点を説明するための断面図である。 第７Ａ図〜第７Ｆ図は、従来の、ＧａＨ／Ｎ−ｏｖｅ「
ａｐｐｅｄ　［、ＤＤＭＯＳＦＥＴを含む相補型電解効
果トランジスタの製造工程図であり、断面図で表されて
いる。 第８図は、従来の、Ｇａｔｅ／Ｎ−ｏｖｅｒｌａｐｐｅ
ｄ　ＬＤＤＭＯＳＦＥＴを含む相補型電解効果トランジ
スタの、ＰチャネルＭＯＳＦＥＴ側の問題点を説明する
ための図である。 図において、２はＰウェル、３はＮウェル、４ａ、４ｂ
はゲート電極、１０は低濃度不純物領域、１３は高濃度
不純物領域、１４はＰ型不純物領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
   Ｔとが同一基板上に形成された相補型電界効果トランジ
   スタであって、 Ｎ型主表面とＰ型主表面を有する半導体基板と、前記半
   導体基板のＰ型主表面上に形成され、ゲート電極と、１
   対のソース／ドレイン領域となる１対の不純物領域とを
   含むＮチャネルＭＯＳＦＥＴと、 前記半導体基板のＮ型主表面上に形成され、ゲート電極
   と１対のソース／ドレイン領域となる１対の不純物領域
   とを含むＰチャネルＭＯＳＦＥＴと、を備え、 前記ＮチャネルＭＯＳＦＥＴの各不純物領域は、前記ゲ
   ート電極の下にまで延びるように形成された比較的低濃
   度の不純物領域と、前記低濃度不純物領域に連なり、前
   記ゲート電極から離れた位置に形成された、前記低濃度
   不純物領域よりも高い濃度の不純物領域とを、備え、 前記低濃度不純物領域の表面部の、前記ゲート電極下に
   位置する部分の、チャネルの長さ方向と同一方向の長さ
   は０．１μｍ以上である、相補型電界効果トランジスタ
   。
2. （２）第１のゲート電極を含むＮチャネルＭＯＳＦＥＴ
   と、第２のゲート電極を含むＰチャネルＭＯＳＦＥＴと
   が同一基板上に形成された相補型電界効果トランジスタ
   の製造方法であって、主表面を有する半導体基板の上に
   、前記第１のゲート電極と第２のゲート電極とを形成す
   る工程と、 前記第１のゲート電極をマスクにして前記半導体基板の
   主表面に、この主表面に対して斜めの方向からイオン注
   入することによって、前記第１のゲート電極の両側の、
   前記半導体基板の主表面に、前記第１のゲート電極の下
   に潜り込んだ比較的低濃度の不純物領域を形成する工程
   と、 前記第１のゲート電極および第２のゲート電極の両側壁
   に、チャネルの長さ方向と同一方向の幅が０．２μｍ以
   上のサイドウォールスペーサを形成する工程と、 前記第１のゲート電極の両側壁に形成された前記サイド
   ウォールスペーサをマスクにして、イオン打ち込みを行
   なうことにより、前記第１のゲート電極の両側の、前記
   半導体基板の主表面に、前記低濃度不純物領域に連なる
   、前記低濃度領域よりも高い濃度の不純物領域を形成す
   る工程と、前記第２のゲート電極の両側壁に形成された
   前記サイドウォールスペーサをマスクにして、イオン打
   ち込みを行なうことにより、前記第２のゲート電極の両
   側の、前記半導体基板の主表面にＰ型の不純物領域を形
   成する工程と、を備える、相補型電界効果トランジスタ
   の製造方法。