JP3165715B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/8222—Bipolar technology
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Description
【０００１】
【発明の分野】本発明は、半導体装置の製造方法に関す
るもので、この製造方法は、第一主面に隣接する第一導
電型の第一領域を有する半導体基体を設け、前記第一主
面上に絶縁層を設け、マスキング手段を用いて前記第一
主面の第一及び第二区域上の前記絶縁層内に窓を形成
し、不純物を導入して、近傍に反対導電型の相対的に高
くドープされた領域前記第一区域にそして前記反対導電
型の相対的に低くドープされた領域を前記第二区域に形
成し、そして前記反対導電型の相対的に低くドープされ
た領域内に前記第一導電型の領域を形成するために第一
導電型の不純物を導入する方法に関するものである。
るもので、この製造方法は、第一主面に隣接する第一導
電型の第一領域を有する半導体基体を設け、前記第一主
面上に絶縁層を設け、マスキング手段を用いて前記第一
主面の第一及び第二区域上の前記絶縁層内に窓を形成
し、不純物を導入して、近傍に反対導電型の相対的に高
くドープされた領域前記第一区域にそして前記反対導電
型の相対的に低くドープされた領域を前記第二区域に形
成し、そして前記反対導電型の相対的に低くドープされ
た領域内に前記第一導電型の領域を形成するために第一
導電型の不純物を導入する方法に関するものである。
【０００２】
【発明の背景】このような半導体装置の製造方法は、例
えば、米国特許第4,485,552号に単一の半導体基体内の
相補型バイポーラトランジスタに関し、記載されてい
る。この米国特許第4,485,552号に記載されているよう
に、半導体基体は、第一導電型（例えば、ｐ導電型）の
シリコン基体であり、この基体上には約350nmの厚さの
シリコン酸化層の絶縁層が熱的に成長させてある。第一
マスキング層が、第二区域上の絶縁層内に窓を規定する
のに使用される。この窓内に薄い保護酸化層を形成した
後、リンイオンを高エネルギーかつ低注入量でイオン注
入し、後にpnpバイポーラトランジスタ用のバリア領域
が形成されることになる、相対的に低くドープされた領
域を形成する。
えば、米国特許第4,485,552号に単一の半導体基体内の
相補型バイポーラトランジスタに関し、記載されてい
る。この米国特許第4,485,552号に記載されているよう
に、半導体基体は、第一導電型（例えば、ｐ導電型）の
シリコン基体であり、この基体上には約350nmの厚さの
シリコン酸化層の絶縁層が熱的に成長させてある。第一
マスキング層が、第二区域上の絶縁層内に窓を規定する
のに使用される。この窓内に薄い保護酸化層を形成した
後、リンイオンを高エネルギーかつ低注入量でイオン注
入し、後にpnpバイポーラトランジスタ用のバリア領域
が形成されることになる、相対的に低くドープされた領
域を形成する。
【０００３】次いで、第二マスキング層を、第一区域上
の酸化層に窓を規定するのに使用し、ヒ素イオンの注入
により第一区域に隣接させて反対導電型（この具体例で
はｎ導電型）の相対的に高くドープされた領域を形成
し、このドープ領域は後にnpnバイポーラトランジスタ
のコレクタ領域の埋め込み部分となる。次いで、別の再
熱酸化工程(thermal re-oxidation process)を、第一区
域上の窓を閉鎖するために実行し、第三マスキング層
を、米国特許第4,485,552号の図３に示されるように、
ホウ素イオン導入を可能とするための窓を開口するため
に使用し、第一導電型カットオフ領域を形成し、同時に
第二区域上の開口された窓を介して、後の工程でpnpバ
イポーラトランジスタのコレクタ領域の埋め込み部分を
形成することになる第一導電型の領域を形成する。次い
で、絶縁層を除去し、具体例に記載されるように前記半
導体基体のそれと反対導電型のエピタキシャル材料の層
を第一主面上に成長させる。次いで、各バイポーラトラ
ンジスタの領域を分離するために、埋設酸化物分離領域
を、エピタキシャル層内に形成し、そして第一区域のnp
nバイポーラトランジスタと第二区域のpnpバイポーラト
ランジスタとを規定する他の処理工程をさらに実行す
る。
の酸化層に窓を規定するのに使用し、ヒ素イオンの注入
により第一区域に隣接させて反対導電型（この具体例で
はｎ導電型）の相対的に高くドープされた領域を形成
し、このドープ領域は後にnpnバイポーラトランジスタ
のコレクタ領域の埋め込み部分となる。次いで、別の再
熱酸化工程(thermal re-oxidation process)を、第一区
域上の窓を閉鎖するために実行し、第三マスキング層
を、米国特許第4,485,552号の図３に示されるように、
ホウ素イオン導入を可能とするための窓を開口するため
に使用し、第一導電型カットオフ領域を形成し、同時に
第二区域上の開口された窓を介して、後の工程でpnpバ
イポーラトランジスタのコレクタ領域の埋め込み部分を
形成することになる第一導電型の領域を形成する。次い
で、絶縁層を除去し、具体例に記載されるように前記半
導体基体のそれと反対導電型のエピタキシャル材料の層
を第一主面上に成長させる。次いで、各バイポーラトラ
ンジスタの領域を分離するために、埋設酸化物分離領域
を、エピタキシャル層内に形成し、そして第一区域のnp
nバイポーラトランジスタと第二区域のpnpバイポーラト
ランジスタとを規定する他の処理工程をさらに実行す
る。
【０００４】このように、米国特許第4,485,552号に記
載される方法では、相補型バイポーラトランジスタのコ
レクタ領域の埋め込み部分、及びpnpバイポーラトラン
ジスタの分離領域またはバリア領域を形成するために、
３つの異なるイオン注入工程を実行し、そしてこれらの
イオン注入工程の各々には、絶縁層内に必要な窓を開口
することを可能とするために各々マスキング層が必要と
なる。
載される方法では、相補型バイポーラトランジスタのコ
レクタ領域の埋め込み部分、及びpnpバイポーラトラン
ジスタの分離領域またはバリア領域を形成するために、
３つの異なるイオン注入工程を実行し、そしてこれらの
イオン注入工程の各々には、絶縁層内に必要な窓を開口
することを可能とするために各々マスキング層が必要と
なる。
【０００５】
【発明の要約】本発明の目的は、反対導電型の相対的に
高くドープされた領域と相対的に低くドープされた領域
および第一導電型領域の形成が簡略化され、特に、第一
導電型の領域を形成するための不純物の導入の間に、第
一区域をマスクすることが不必要な半導体装置の製造方
法を提供することである。
高くドープされた領域と相対的に低くドープされた領域
および第一導電型領域の形成が簡略化され、特に、第一
導電型の領域を形成するための不純物の導入の間に、第
一区域をマスクすることが不必要な半導体装置の製造方
法を提供することである。
【０００６】本発明の半導体装置の製造方法は、第一主
面に隣接する第一導電型の第一領域を有する半導体基体
を設け、前記第一主面上に絶縁層を設け、マスキング手
段を用いて前記第一主面の第一及び第二区域上の前記絶
縁層内に窓を形成し、不純物を導入して、反対導電型の
高くドープされた領域を前記第一区域に、そして前記第
一区域における前記高くドープされた領域よりも低いド
ープ密度を有する、前記反対導電型の低くドープされた
領域を前記第二区域に形成し、そして前記反対導電型の
前記低くドープされた領域内に前記第一導電型の領域を
形成するために前記第一導電型の不純物を導入する半導
体装置の製造方法において、前記第一導電型の前記不純
物を導入する前に前記絶縁層の表面を露出させ、かつ、
前記第二区域の前記低くドープされた領域内に前記第一
導電型の領域を形成するには十分な注入量であるが、前
記第一区域の前記高くドープされた領域をオーバドープ
する程には高くない注入量で、前記第一導電型の前記不
純物を前記絶縁層内の前記窓を介して導入し、前記絶縁
層の厚さと第一導電型の前記不純物の注入エネルギー
を、第一導電型の前記不純物の一部が前記絶縁層を貫通
して、前記絶縁層の下に前記第一領域より高濃度の第一
導電型表面層が形成されるように選択することを特徴と
する。
面に隣接する第一導電型の第一領域を有する半導体基体
を設け、前記第一主面上に絶縁層を設け、マスキング手
段を用いて前記第一主面の第一及び第二区域上の前記絶
縁層内に窓を形成し、不純物を導入して、反対導電型の
高くドープされた領域を前記第一区域に、そして前記第
一区域における前記高くドープされた領域よりも低いド
ープ密度を有する、前記反対導電型の低くドープされた
領域を前記第二区域に形成し、そして前記反対導電型の
前記低くドープされた領域内に前記第一導電型の領域を
形成するために前記第一導電型の不純物を導入する半導
体装置の製造方法において、前記第一導電型の前記不純
物を導入する前に前記絶縁層の表面を露出させ、かつ、
前記第二区域の前記低くドープされた領域内に前記第一
導電型の領域を形成するには十分な注入量であるが、前
記第一区域の前記高くドープされた領域をオーバドープ
する程には高くない注入量で、前記第一導電型の前記不
純物を前記絶縁層内の前記窓を介して導入し、前記絶縁
層の厚さと第一導電型の前記不純物の注入エネルギー
を、第一導電型の前記不純物の一部が前記絶縁層を貫通
して、前記絶縁層の下に前記第一領域より高濃度の第一
導電型表面層が形成されるように選択することを特徴と
する。
【０００７】このように本発明による方法を用いれば、
第一導電型の領域を形成するための不純物を絶縁層内の
窓を介して反対導電型の相対的に低くドープされた領域
内に第一導電型の領域を形成するのに十分だが、反対導
電型の相対的に高くドープされた領域をオーバードープ
するのには十分ではない注入量が導入される。これによ
り、第一導電型の領域を形成するための不純物を第一区
域をマスク又はカバーすることなしに導入することが可
能となる。これに加えて、絶縁層の厚さは、第一領域の
残りの部分よりもいくらか高いドーパント濃度を有する
第一領域の表面層が絶縁層の下に形成されるように、第
一導電型の不純物の一部が絶縁層を貫通するように選択
される。表面層のドーピングを増加させることにより、
反対導電型の領域間が良好に分離されるので、反対導電
型の領域間のパンチスルーのような問題、あるいは容量
が不本意に増加してしまうことになる第一区域全体のド
ーピングの増大を、少なくとも阻止することが出来る。
第一導電型の領域を形成するための不純物を絶縁層内の
窓を介して反対導電型の相対的に低くドープされた領域
内に第一導電型の領域を形成するのに十分だが、反対導
電型の相対的に高くドープされた領域をオーバードープ
するのには十分ではない注入量が導入される。これによ
り、第一導電型の領域を形成するための不純物を第一区
域をマスク又はカバーすることなしに導入することが可
能となる。これに加えて、絶縁層の厚さは、第一領域の
残りの部分よりもいくらか高いドーパント濃度を有する
第一領域の表面層が絶縁層の下に形成されるように、第
一導電型の不純物の一部が絶縁層を貫通するように選択
される。表面層のドーピングを増加させることにより、
反対導電型の領域間が良好に分離されるので、反対導電
型の領域間のパンチスルーのような問題、あるいは容量
が不本意に増加してしまうことになる第一区域全体のド
ーピングの増大を、少なくとも阻止することが出来る。
【０００８】好ましい実施例の場合、第一マスキング層
を用いて前記第一区域上に前記窓を形成し、前記第一区
域に前記第一導電型の前記高くドープされた領域を形成
するために前記不純物を導入し、次いで前記第一マスキ
ング層を除去し、第二マスキング層を用いて前記第二区
域上に前記窓を形成し、前記第二区域に前記反対導電型
の前記低くドープされた領域を形成するために前記不純
物を導入し、次いで、前記第一導電型の前記領域を前記
第二区域に形成するために前記不純物を導入する前に前
記第二マスキング層を除去する。
を用いて前記第一区域上に前記窓を形成し、前記第一区
域に前記第一導電型の前記高くドープされた領域を形成
するために前記不純物を導入し、次いで前記第一マスキ
ング層を除去し、第二マスキング層を用いて前記第二区
域上に前記窓を形成し、前記第二区域に前記反対導電型
の前記低くドープされた領域を形成するために前記不純
物を導入し、次いで、前記第一導電型の前記領域を前記
第二区域に形成するために前記不純物を導入する前に前
記第二マスキング層を除去する。
【０００９】反対導電型の相対的に高くドープされた環
状領域を、反対導電型の相対的に高くドープされた領域
と同時に第二区域の境界を決めるように形成することが
できる。この場合、この方法によると、前記第一区域上
の前記窓と前記第二区域を取り囲む環状窓とを形成する
ために第一マスキング層を使用し、前記第一区域の前記
相対的に高くドープされた領域と、前記第二区域との境
界を決める相対的に高くドープされた環状領域とを形成
するために前記不純物を導入し、次いで前記第一マスキ
ング層を除去し、前記第二区域上に前記窓を形成するた
めに第二マスキング層を使用し、前記第二区域に前記相
対的に低くドープされた領域を形成するために前記不純
物を導入し、次いで、前記第二区域に近接させて第一導
電型の前記領域を形成するために前記不純物を導入する
前に第二マスキング層を除去する。
状領域を、反対導電型の相対的に高くドープされた領域
と同時に第二区域の境界を決めるように形成することが
できる。この場合、この方法によると、前記第一区域上
の前記窓と前記第二区域を取り囲む環状窓とを形成する
ために第一マスキング層を使用し、前記第一区域の前記
相対的に高くドープされた領域と、前記第二区域との境
界を決める相対的に高くドープされた環状領域とを形成
するために前記不純物を導入し、次いで前記第一マスキ
ング層を除去し、前記第二区域上に前記窓を形成するた
めに第二マスキング層を使用し、前記第二区域に前記相
対的に低くドープされた領域を形成するために前記不純
物を導入し、次いで、前記第二区域に近接させて第一導
電型の前記領域を形成するために前記不純物を導入する
前に第二マスキング層を除去する。
【００１０】このように、反対導電型の相対的に高くド
ープされた領域と相対的に低くドープされた領域とを分
離させて形成することが出来るので、 例えば、異なる
型の不純物を用いて反対導電型の相対的に高くドープさ
れた領域と相対的に低くドープされた領域とを形成する
ことが可能である。例えば、相対的に高くドープされた
領域をヒ素のような相対的に低い拡散係数を有する不純
物を相対的に高い注入量を用いて形成し、一方相対的に
低くドープされた領域をリンのような相対的に高い拡散
係数を有する不純物の相対的に低い注入量を用いて形成
してもよい。これは、反対導電型の相対的に高くドープ
された領域と相対的に低くドープされた領域の特性を独
立に最適化することを可能にする。第一区域を、相対的
に低い領域を形成するため不純物の導入の間、露出させ
ることができる。もちろん所望で適切であれば上記の工
程は別々に行うことができるので第二区域の窓を第一マ
スキング層で規定し、反対導電型の相対的に高くドープ
された領域を形成する工程に先立って反対導電型の相対
的に低くドープされた領域を形成するための不純物を導
入してもよい。このような場合、第二区域は反対導電型
の相対的に高くドープされた領域を形成するための不純
物の導入の間第二マスキング層でマスクされなければな
らない。第二区域に第一導電型の領域を形成する不純物
を導入する際には、全くマスキング層を必要としない。
ープされた領域と相対的に低くドープされた領域とを分
離させて形成することが出来るので、 例えば、異なる
型の不純物を用いて反対導電型の相対的に高くドープさ
れた領域と相対的に低くドープされた領域とを形成する
ことが可能である。例えば、相対的に高くドープされた
領域をヒ素のような相対的に低い拡散係数を有する不純
物を相対的に高い注入量を用いて形成し、一方相対的に
低くドープされた領域をリンのような相対的に高い拡散
係数を有する不純物の相対的に低い注入量を用いて形成
してもよい。これは、反対導電型の相対的に高くドープ
された領域と相対的に低くドープされた領域の特性を独
立に最適化することを可能にする。第一区域を、相対的
に低い領域を形成するため不純物の導入の間、露出させ
ることができる。もちろん所望で適切であれば上記の工
程は別々に行うことができるので第二区域の窓を第一マ
スキング層で規定し、反対導電型の相対的に高くドープ
された領域を形成する工程に先立って反対導電型の相対
的に低くドープされた領域を形成するための不純物を導
入してもよい。このような場合、第二区域は反対導電型
の相対的に高くドープされた領域を形成するための不純
物の導入の間第二マスキング層でマスクされなければな
らない。第二区域に第一導電型の領域を形成する不純物
を導入する際には、全くマスキング層を必要としない。
【００１１】第一導電型の領域を規定する不純物を導入
した後に、前記絶縁層は除去されてよく、次いで前記第
一主面上に例えばエピタキシャル成長により半導体材料
の層を設ける。この半導体材料は前記半導体基体と同一
でもよく、例えば両者とも単結晶シリコンで第一区域と
して同一の導電型のものでもよい。
した後に、前記絶縁層は除去されてよく、次いで前記第
一主面上に例えばエピタキシャル成長により半導体材料
の層を設ける。この半導体材料は前記半導体基体と同一
でもよく、例えば両者とも単結晶シリコンで第一区域と
して同一の導電型のものでもよい。
【００１２】前記第一区域で、前記反対導電型の前記高
くドープされた領域と接触する前記反対導電型のウェル
領域を規定し、そして前記第二区域で、前記反対導電型
の環状領域を規定して、前記第一導電型の領域と共に前
記第一導電型のウェル領域を形成する、前記半導体材料
層の境界を決めるために、不純物が前記半導体材料層に
導入される。相補導電型トランジスタは、このウェル領
域内に設けてもよい。この相補型トランジスタはバイポ
ーラトランジスタでもよい。第一区域がｐ導電型の場
合、npn トランジスタが、本具体例ではｎ導電型である
反対導電型の相対的に高くドープされた領域の第一区域
のウェル領域内に設けられ、pnpトランジスタが、pnpト
ランジスタのコレクタ領域の埋め込み部分を形成する第
一導電型の領域を有する第二区域のウェル領域内に設け
られる。
くドープされた領域と接触する前記反対導電型のウェル
領域を規定し、そして前記第二区域で、前記反対導電型
の環状領域を規定して、前記第一導電型の領域と共に前
記第一導電型のウェル領域を形成する、前記半導体材料
層の境界を決めるために、不純物が前記半導体材料層に
導入される。相補導電型トランジスタは、このウェル領
域内に設けてもよい。この相補型トランジスタはバイポ
ーラトランジスタでもよい。第一区域がｐ導電型の場
合、npn トランジスタが、本具体例ではｎ導電型である
反対導電型の相対的に高くドープされた領域の第一区域
のウェル領域内に設けられ、pnpトランジスタが、pnpト
ランジスタのコレクタ領域の埋め込み部分を形成する第
一導電型の領域を有する第二区域のウェル領域内に設け
られる。
【００１３】
【実施例】本発明の実施例を図面を参照して説明する。
図１ａ、図１ｂ、図２ａ、図２ｂ、図３ａ、図３ｂ、図
４ａ及び図４ｂは、本発明による方法の工程に於ける半
導体基体の各部を概略的に示す断面図である。
図１ａ、図１ｂ、図２ａ、図２ｂ、図３ａ、図３ｂ、図
４ａ及び図４ｂは、本発明による方法の工程に於ける半
導体基体の各部を概略的に示す断面図である。
【００１４】図５ａ、図５ｂ、図６ａ及び図６ｂは、相
補型バイポーラトランジスタの半導体装置を製造する本
発明による方法の使用を示すための半導体基体の各部の
工程における概略断面である。
補型バイポーラトランジスタの半導体装置を製造する本
発明による方法の使用を示すための半導体基体の各部の
工程における概略断面である。
【００１５】図７ａ、図７ｂは、本発明による方法を用
いて製造される相補型絶縁ゲート電界効果型トランジス
タ(COMS)を有する半導体装置を示すための半導体基体の
各部の概略断面図である。
いて製造される相補型絶縁ゲート電界効果型トランジス
タ(COMS)を有する半導体装置を示すための半導体基体の
各部の概略断面図である。
【００１６】上記各図は概略的に示すもので実寸により
描いたものではない。特に層又は領域の厚さのようにあ
る大きさは誇張され、他の大きさは縮小して図示されて
いる。図において用いられる同一の参照番号は同一又は
同様の部分を示す。
描いたものではない。特に層又は領域の厚さのようにあ
る大きさは誇張され、他の大きさは縮小して図示されて
いる。図において用いられる同一の参照番号は同一又は
同様の部分を示す。
【００１７】特に図１ａ〜図４ｂを参照し、半導体装置
の製造方法を説明する。この方法では、第一主面２に隣
接する第一導電型の第一領域４を有する半導体基体１を
設け、第一主面２に絶縁層５を設け、マスキング手段
６、７を用いて第一主面２の第一区域20及び第二区域21
上の絶縁層５内に窓８、９、10を形成し、不純物を導入
して第一区域20に隣接する反対導電型の相対的に高くド
ープされた領域11と第二区域21内に反対導電型の相対的
に低くドープされた領域12とを形成し、次いで反対導電
型の相対的に低くドープされた領域12内に第一導電型の
領域13を形成するために第一導電型の不純物を導入す
る。
の製造方法を説明する。この方法では、第一主面２に隣
接する第一導電型の第一領域４を有する半導体基体１を
設け、第一主面２に絶縁層５を設け、マスキング手段
６、７を用いて第一主面２の第一区域20及び第二区域21
上の絶縁層５内に窓８、９、10を形成し、不純物を導入
して第一区域20に隣接する反対導電型の相対的に高くド
ープされた領域11と第二区域21内に反対導電型の相対的
に低くドープされた領域12とを形成し、次いで反対導電
型の相対的に低くドープされた領域12内に第一導電型の
領域13を形成するために第一導電型の不純物を導入す
る。
【００１８】本発明によれば、この方法では、さらに第
一導電型の不純物を導入する前に絶縁層５の表面５ａを
露出させ、そして、相対的に低くドープされた反対導電
型の領域12内に第一導電型の領域13を形成するには十分
な注入量であるが、反対導電型の相対的に高くドープさ
れた領域11内では十分でない注入量で、絶縁層５内の窓
８、10を介して、第一導電型の不純物を導入する。ここ
で、絶縁層５の厚さは、第一導電型の不純物の一部が、
絶縁層５を貫通して絶縁層５の下の第一主面２内の第一
領域４の表面層40のドーピングを増大させるような厚さ
である。
一導電型の不純物を導入する前に絶縁層５の表面５ａを
露出させ、そして、相対的に低くドープされた反対導電
型の領域12内に第一導電型の領域13を形成するには十分
な注入量であるが、反対導電型の相対的に高くドープさ
れた領域11内では十分でない注入量で、絶縁層５内の窓
８、10を介して、第一導電型の不純物を導入する。ここ
で、絶縁層５の厚さは、第一導電型の不純物の一部が、
絶縁層５を貫通して絶縁層５の下の第一主面２内の第一
領域４の表面層40のドーピングを増大させるような厚さ
である。
【００１９】従って、このような方法を用いれば、第一
導電型の領域13を形成する不純物は、絶縁層５内の窓
８、10を介して、第二区域21に隣接する相対的に低くド
ープされた領域12内に領域13を形成するには十分な注入
量であるが、反対導電型の相対的に高くドープされた領
域11をオーバードープするには十分でない注入量で注入
される。したがって、領域13を形成する不純物は、第一
区域20をマスクまたは被覆する必要なく導入することが
出来る。また絶縁層５の厚さは、第一導電型の不純物の
一部が、絶縁層５を浸透して絶縁層５の下に第一領域４
の残りの部分よりもいくらか高いドーパント濃度を有す
る第一領域４の表面層40が形成されるように選択され
る。表面層40のドーピングが増大したことにより、反対
導電型の領域11と12との間の良好な分離が得られるの
で、反対導電型の領域11と12の間のパンチスルーのよう
な問題を、第一領域４の全体のドーピング量を増大させ
る（これは望ましくない容量効果を増大させてしまう）
必要なしに、回避または少なくとも抑制することが出来
る。
導電型の領域13を形成する不純物は、絶縁層５内の窓
８、10を介して、第二区域21に隣接する相対的に低くド
ープされた領域12内に領域13を形成するには十分な注入
量であるが、反対導電型の相対的に高くドープされた領
域11をオーバードープするには十分でない注入量で注入
される。したがって、領域13を形成する不純物は、第一
区域20をマスクまたは被覆する必要なく導入することが
出来る。また絶縁層５の厚さは、第一導電型の不純物の
一部が、絶縁層５を浸透して絶縁層５の下に第一領域４
の残りの部分よりもいくらか高いドーパント濃度を有す
る第一領域４の表面層40が形成されるように選択され
る。表面層40のドーピングが増大したことにより、反対
導電型の領域11と12との間の良好な分離が得られるの
で、反対導電型の領域11と12の間のパンチスルーのよう
な問題を、第一領域４の全体のドーピング量を増大させ
る（これは望ましくない容量効果を増大させてしまう）
必要なしに、回避または少なくとも抑制することが出来
る。
【００２０】本発明による方法の実施例を、図１ａ〜図
４ｂを参照して説明する。図１ａ、図２ａ、図３ａ及び
図４ａは、第一主面２の第一区域20に形成される半導体
基体１の部分Ｂｎを示し、図１ｂ、図２ｂ、図３ｂ及び
図４ｂは、第一主面２の第二区域21に形成される半導体
基体１の部分Ｂｐを示す。
４ｂを参照して説明する。図１ａ、図２ａ、図３ａ及び
図４ａは、第一主面２の第一区域20に形成される半導体
基体１の部分Ｂｎを示し、図１ｂ、図２ｂ、図３ｂ及び
図４ｂは、第一主面２の第二区域21に形成される半導体
基体１の部分Ｂｐを示す。
【００２１】図１ａ〜図４ｂに示される特定の具体例の
場合、半導体基体１は、第一主面２及び第二主面３を有
する単結晶シリコン基体からなる。半導体基体１は、第
一導電型（この具体例では、ｐ導電型）で、この領域の
比抵抗は、典型的には15〜25Ω・cm である。この具体例
の場合、第一領域４は、半導体基体１により形成されて
いる。
場合、半導体基体１は、第一主面２及び第二主面３を有
する単結晶シリコン基体からなる。半導体基体１は、第
一導電型（この具体例では、ｐ導電型）で、この領域の
比抵抗は、典型的には15〜25Ω・cm である。この具体例
の場合、第一領域４は、半導体基体１により形成されて
いる。
【００２２】絶縁層５は、適切な従来技術によって形成
されるシリコン酸化層として、半導体基体１の第一主面
２上に設けられる。この場合、絶縁層５は、熱酸化層ま
たは従来の気相成長法（CVD)を用いて被着したものでも
よい。この具体例の場合、絶縁層５は、約150nmの厚さ
を有する。
されるシリコン酸化層として、半導体基体１の第一主面
２上に設けられる。この場合、絶縁層５は、熱酸化層ま
たは従来の気相成長法（CVD)を用いて被着したものでも
よい。この具体例の場合、絶縁層５は、約150nmの厚さ
を有する。
【００２３】第一マスキング層６（この具体例では、従
来のフォトレジスト層）を絶縁層５の表面５ａに設け
て、従来のフォトリソグラフィー技術を用いてパターニ
ングを行い、第一及び第二マスクの窓６ａ及び６ｂを規
定する。絶縁層５は、次いで、従来のウェットエッチン
グ法により、このマスクの窓６ａ及び６ｂを介してエッ
チングされ、第一主面２の第一区域20を露出させる第一
の窓８（図１ａ参照）と、第一主面２の第二区域21を既
定する環状領域21aを露出させる第二環状窓９（図１ｂ
参照）とが形成される。
来のフォトレジスト層）を絶縁層５の表面５ａに設け
て、従来のフォトリソグラフィー技術を用いてパターニ
ングを行い、第一及び第二マスクの窓６ａ及び６ｂを規
定する。絶縁層５は、次いで、従来のウェットエッチン
グ法により、このマスクの窓６ａ及び６ｂを介してエッ
チングされ、第一主面２の第一区域20を露出させる第一
の窓８（図１ａ参照）と、第一主面２の第二区域21を既
定する環状領域21aを露出させる第二環状窓９（図１ｂ
参照）とが形成される。
【００２４】反対導電型（この具体例の場合、ｎ導電
型）の不純物が、窓８及び９を介して導入される。この
具体例では、ヒ素イオン（As+) が、3 x 1515原子cm-2
の注入量と100keVの注入エネルギーでイオン注入され
る。
型）の不純物が、窓８及び９を介して導入される。この
具体例では、ヒ素イオン（As+) が、3 x 1515原子cm-2
の注入量と100keVの注入エネルギーでイオン注入され
る。
【００２５】図１ａ及び図１ｂに各々示されるように、
イオン注入されたヒ素イオンは、後に相対的に高くドー
プされた領域11と相対的に高くドープされた環状領域14
を形成することになる、先行領域110 及び140 を形成す
る。第一マスキング層６は、次工程の間半導体基体１中
に拡散し得るヒ素イオンが絶縁層５内にイオン注入され
るのを防止する。
イオン注入されたヒ素イオンは、後に相対的に高くドー
プされた領域11と相対的に高くドープされた環状領域14
を形成することになる、先行領域110 及び140 を形成す
る。第一マスキング層６は、次工程の間半導体基体１中
に拡散し得るヒ素イオンが絶縁層５内にイオン注入され
るのを防止する。
【００２６】次いで、第一マスキング層６が、従来技術
により除去され、第二マスキング層７が設けられる。第
二マスキング層７は、従来技術を用いて第二区域21上に
マスク窓７ａを規定する従来のフォトレジスト層でも良
い。第一区域20を第二マスキング層７により被覆したま
まとすることも出来るが、この具体例の場合、マスク窓
７ｂもまた第一区域上で規定される。例えば、露出され
たシリコン表面区域20及び21a上にフォトレジスト材料
が存在することが望ましくない場合には、必要に応じ、
薄い熱酸化層（図示せず）を、ヒ素イオンの注入後かつ
第二マスキング層７の被着前に成長させてもよい。
により除去され、第二マスキング層７が設けられる。第
二マスキング層７は、従来技術を用いて第二区域21上に
マスク窓７ａを規定する従来のフォトレジスト層でも良
い。第一区域20を第二マスキング層７により被覆したま
まとすることも出来るが、この具体例の場合、マスク窓
７ｂもまた第一区域上で規定される。例えば、露出され
たシリコン表面区域20及び21a上にフォトレジスト材料
が存在することが望ましくない場合には、必要に応じ、
薄い熱酸化層（図示せず）を、ヒ素イオンの注入後かつ
第二マスキング層７の被着前に成長させてもよい。
【００２７】第二区域（及び露出された熱酸化膜）上の
絶縁層５の部分は、図２ｂに示されるように、従来技術
のウェットエッチング工程を用いて第二区域21上の窓10
が規定されるように除去される。図２ａに示されるよう
に、第一区域20上の窓８も露出される。
絶縁層５の部分は、図２ｂに示されるように、従来技術
のウェットエッチング工程を用いて第二区域21上の窓10
が規定されるように除去される。図２ａに示されるよう
に、第一区域20上の窓８も露出される。
【００２８】次いで、反対導電型の相対的に低くドープ
された領域12を後に形成することになる先行領域120
（図２ｂ参照）が、第二区域21の窓10の下に規定される
ように、反対導電型の不純物が導入される。この具体例
では、リンイオン（ｐ＋）が、1.5 x 1013 原子cm-2 の
注入量と100keVのエネルギーで先行領域120 を規定する
ようにイオン注入される。この具体例では、窓８も露出
されているので、リンイオンは第一区域20にも注入され
る。
された領域12を後に形成することになる先行領域120
（図２ｂ参照）が、第二区域21の窓10の下に規定される
ように、反対導電型の不純物が導入される。この具体例
では、リンイオン（ｐ＋）が、1.5 x 1013 原子cm-2 の
注入量と100keVのエネルギーで先行領域120 を規定する
ようにイオン注入される。この具体例では、窓８も露出
されているので、リンイオンは第一区域20にも注入され
る。
【００２９】次いで、第二マスク層７が除去され、半導
体基体１のプリアニーリング処理が行われる。このプリ
アニーリングは、例えば、イオン注入損傷をアニールす
るために、窒素雰囲気中で摂氏1000℃で行われる。次の
工程での熱処理からシリコン表面を保護するために、露
出したシリコン区域20及び21上に薄い熱酸化層15（図３
ａ及び図３ｂ参照）が形成されるように、酸化処理が行
われる。典型的には、摂氏1200℃で１時間、イオン注入
された不純物をドライブイン拡散させ、図３ａ及び図３
ｂに示される、相対的に高くドープされた領域11、相対
的に低くドープされた領域12及び環状領域14を形成す
る。第一領域４内でのリンイオンの拡散速度は高いの
で、図３ｂに示されるように、相対的に低くドープされ
た領域12は、相対的に高いヒ素ドープ領域14よりも半導
体基体１の中により深く入り込むことになる。
体基体１のプリアニーリング処理が行われる。このプリ
アニーリングは、例えば、イオン注入損傷をアニールす
るために、窒素雰囲気中で摂氏1000℃で行われる。次の
工程での熱処理からシリコン表面を保護するために、露
出したシリコン区域20及び21上に薄い熱酸化層15（図３
ａ及び図３ｂ参照）が形成されるように、酸化処理が行
われる。典型的には、摂氏1200℃で１時間、イオン注入
された不純物をドライブイン拡散させ、図３ａ及び図３
ｂに示される、相対的に高くドープされた領域11、相対
的に低くドープされた領域12及び環状領域14を形成す
る。第一領域４内でのリンイオンの拡散速度は高いの
で、図３ｂに示されるように、相対的に低くドープされ
た領域12は、相対的に高いヒ素ドープ領域14よりも半導
体基体１の中により深く入り込むことになる。
【００３０】上記ドライブイン熱処理工程の後、第一導
電型の不純物が、絶縁層５のみをマスクとして半導体基
体１中に導入される。この具体例の場合、相対的に低く
ドープされた領域11内に第一導電型（本具体例では、ｐ
導電型）の領域13を規定するように、ホウ素イオン（Ｂ
＋）が、絶縁層５を介して半導体基体１中にイオン注入
される。ホウ素イオン注入の注入量及びエネルギーは、
領域13を規定するために相対的に低くドープされた領域
12をオーバードープするには十分であるが、相対的に高
くドープされた領域11をオーバードープするには十分で
ないので、この相対的に高くドープされた領域11はｎ導
電型のままである。絶縁層５の厚さとホウ素イオン注入
のエネルギー量は、ホウ素イオンの一部が絶縁層５を貫
通して、絶縁層５の下に第一領域４のより高いｐ導電型
表面層40（この層は、図３ａおよび図４ｂにおいて破線
により第一領域の残りの部分から分離されて示されてい
る）が形成されるように選択される。本具体例の場合、
絶縁層５は約150nm の厚さを有し、ホウ素イオン注入に
は3 x 1013 原子cm-2 の注入量と25keV のエネルギーが
使用される。このようにして、ホウ素イオン注入の末端
(tail)、即ち全注入量の約10％のみが、絶縁層５を貫通
する。これは、本具体例の場合、絶縁層５の下の最大濃
度が約1 x 1016 〜 2 x 1016 原子cm-3 になると言う結
果をもたらす。導入された不純物をドライブイン拡散す
ることにより第一導電型の領域13が規定されるように、
半導体基体１は熱処理される。相対的に高いｎ導電型領
域11と14に注入されたホウ素イオンは、高いヒ素イオン
濃度によりそこに保持され、この製造工程の場合には以
後何の役割も果たさない。
電型の不純物が、絶縁層５のみをマスクとして半導体基
体１中に導入される。この具体例の場合、相対的に低く
ドープされた領域11内に第一導電型（本具体例では、ｐ
導電型）の領域13を規定するように、ホウ素イオン（Ｂ
＋）が、絶縁層５を介して半導体基体１中にイオン注入
される。ホウ素イオン注入の注入量及びエネルギーは、
領域13を規定するために相対的に低くドープされた領域
12をオーバードープするには十分であるが、相対的に高
くドープされた領域11をオーバードープするには十分で
ないので、この相対的に高くドープされた領域11はｎ導
電型のままである。絶縁層５の厚さとホウ素イオン注入
のエネルギー量は、ホウ素イオンの一部が絶縁層５を貫
通して、絶縁層５の下に第一領域４のより高いｐ導電型
表面層40（この層は、図３ａおよび図４ｂにおいて破線
により第一領域の残りの部分から分離されて示されてい
る）が形成されるように選択される。本具体例の場合、
絶縁層５は約150nm の厚さを有し、ホウ素イオン注入に
は3 x 1013 原子cm-2 の注入量と25keV のエネルギーが
使用される。このようにして、ホウ素イオン注入の末端
(tail)、即ち全注入量の約10％のみが、絶縁層５を貫通
する。これは、本具体例の場合、絶縁層５の下の最大濃
度が約1 x 1016 〜 2 x 1016 原子cm-3 になると言う結
果をもたらす。導入された不純物をドライブイン拡散す
ることにより第一導電型の領域13が規定されるように、
半導体基体１は熱処理される。相対的に高いｎ導電型領
域11と14に注入されたホウ素イオンは、高いヒ素イオン
濃度によりそこに保持され、この製造工程の場合には以
後何の役割も果たさない。
【００３１】このドライブイン処理の後、絶縁層５及び
他の酸化物が第一主面２から除去され、図４ａ及び図４
ｂに示されるような構造が得られる。図４ａ及び図４ｂ
に示される構造は、他の製造工程にも適切に用いること
が出来る。以下に説明する具体例の場合、上記説明の方
法によって規定される領域11、12、13及び14は、次の工
程で半導体材料の層により埋め込まれ、そして領域11、
12及び14は、半導体基体１内に規定される分離素子のた
めのウェル領域またはバリア領域となる。
他の酸化物が第一主面２から除去され、図４ａ及び図４
ｂに示されるような構造が得られる。図４ａ及び図４ｂ
に示される構造は、他の製造工程にも適切に用いること
が出来る。以下に説明する具体例の場合、上記説明の方
法によって規定される領域11、12、13及び14は、次の工
程で半導体材料の層により埋め込まれ、そして領域11、
12及び14は、半導体基体１内に規定される分離素子のた
めのウェル領域またはバリア領域となる。
【００３２】図５ａ〜図６ｂは、図４ａ及び図４ｂに示
される構造を相補型バイポーラ技術に用いた別の工程を
示す。このように、この具体例の場合、反対導電型（ｎ
導電型）の相対的に高くドープされた領域11は、npnバ
イポーラトランジスタＮのコレクター領域の埋め込み部
分を構成し、領域12及び領域14は、第一導電型13の領域
がコレクター領域の埋め込み部分を規定している、pnp
トランジスタＰのための分離を構成している。
される構造を相補型バイポーラ技術に用いた別の工程を
示す。このように、この具体例の場合、反対導電型（ｎ
導電型）の相対的に高くドープされた領域11は、npnバ
イポーラトランジスタＮのコレクター領域の埋め込み部
分を構成し、領域12及び領域14は、第一導電型13の領域
がコレクター領域の埋め込み部分を規定している、pnp
トランジスタＰのための分離を構成している。
【００３３】絶縁層５の除去の後、この具体例では、図
５ａ及び図５ｂに示されるように、従来のエピタキシャ
ル技術によりｐ導電型シリコンの層30を第一主面２上に
成長させる。
５ａ及び図５ｂに示されるように、従来のエピタキシャ
ル技術によりｐ導電型シリコンの層30を第一主面２上に
成長させる。
【００３４】エピタキシャル層30の表面は、npnバイポ
ーラトランジスタＮが形成される第一区域20上の第一素
子区域200と、pnpバイポーラトランジスタＰが形成され
る第二区域21上の第二素子区域201とを構成している。
ーラトランジスタＮが形成される第一区域20上の第一素
子区域200と、pnpバイポーラトランジスタＰが形成され
る第二区域21上の第二素子区域201とを構成している。
【００３５】各素子区域200、201及び他の素子区域（図
示せず）は、例えば、酸化シリコン−窒化シリコンマス
ク（図示せず）を用いた従来のシリコンの局所酸化技術
を用いてフィールド酸化パターン60を形成することによ
り、互いに分離または規定される。絶縁ゲート型電界効
果トランジスタ(IGFET)の場合、必要であれば様々なし
きい値調整イオン注入(threshold adjustment implanta
tions)を行うこともできる。また図示されていないが、
高濃度にドープされたチャンネルストッパー領域を、フ
ィールド酸化パターン60の形成前にフィールド酸化パタ
ーン60の下にイオン注入により設けてもよい。
示せず）は、例えば、酸化シリコン−窒化シリコンマス
ク（図示せず）を用いた従来のシリコンの局所酸化技術
を用いてフィールド酸化パターン60を形成することによ
り、互いに分離または規定される。絶縁ゲート型電界効
果トランジスタ(IGFET)の場合、必要であれば様々なし
きい値調整イオン注入(threshold adjustment implanta
tions)を行うこともできる。また図示されていないが、
高濃度にドープされたチャンネルストッパー領域を、フ
ィールド酸化パターン60の形成前にフィールド酸化パタ
ーン60の下にイオン注入により設けてもよい。
【００３６】次いで、第一区域20上に相対的に低くドー
プされたｎ導電型ウェル領域31（図５ａ参照）を規定す
るために、不純物がエピタキシャル層30に導入される。
この領域は、埋め込み領域11と共にnpnバイポーラトラ
ンジスタＮのコレクター領域を規定する。同時に相対的
に高くドープされたｎ導電型環状領域41が、相対的に高
くドープされた環状領域14と接触するように、第一主面
２の環状区域21a上に規定される。これにより、相対的
に高くドープされた領域41により囲まれたエピタキシャ
ル層の部分30aと領域13とにより規定されるpnpバイポー
ラトランジスタＰのコレクタ領域を囲む分離が完成す
る。
プされたｎ導電型ウェル領域31（図５ａ参照）を規定す
るために、不純物がエピタキシャル層30に導入される。
この領域は、埋め込み領域11と共にnpnバイポーラトラ
ンジスタＮのコレクター領域を規定する。同時に相対的
に高くドープされたｎ導電型環状領域41が、相対的に高
くドープされた環状領域14と接触するように、第一主面
２の環状区域21a上に規定される。これにより、相対的
に高くドープされた領域41により囲まれたエピタキシャ
ル層の部分30aと領域13とにより規定されるpnpバイポー
ラトランジスタＰのコレクタ領域を囲む分離が完成す
る。
【００３７】図５ａから明らかなように、フィールド酸
化パターンの区域60aは、素子区域200及び201を規定す
るのに加えて、区域200でコレクタコンタクト領域32を
規定する。コレクタコンタクト区域32は、相対的に低く
ドープされるコレクタ領域31の形成のためと、適切なマ
スクを介してコレクタ領域とのオーミックコンタクトを
可能とするために、第一導電型の不純物で二回ドープさ
れる。フィールド酸化パターンの区域60bは、同様に、
区域201でpnpトランジスタＰのコレクタコンタクト区域
42を規定する。
化パターンの区域60aは、素子区域200及び201を規定す
るのに加えて、区域200でコレクタコンタクト領域32を
規定する。コレクタコンタクト区域32は、相対的に低く
ドープされるコレクタ領域31の形成のためと、適切なマ
スクを介してコレクタ領域とのオーミックコンタクトを
可能とするために、第一導電型の不純物で二回ドープさ
れる。フィールド酸化パターンの区域60bは、同様に、
区域201でpnpトランジスタＰのコレクタコンタクト区域
42を規定する。
【００３８】次いで、多結晶シリコンが、従来技術の気
相成長法(CVD) 技術を用いて約500nm の厚さに被着され
る。次に、マスキング層（図示せず）が、区域200をマ
スクするために、被着された多結晶シリコン層上に設け
られ、そして以下の説明から明らかとなるように、pnp
バイポーラトランジスタＰの外因性ベース領域45を形成
する区域201にｎ導電型の多結晶シリコンを設けるため
に、ｎ導電型不純物（本具体例ではリンイオン）が、典
型的には50keV のエネルギーと2 x 1016 原子cm-2 の注
入量で、マスクを介してイオン注入される。マスキング
層は、次いで除去されてｐ導電型不純物（本具体例では
ホウ素イオン）が、30keV のエネルギーと3 x 1015cm
-2 の注入量でイオン注入され、前回ドープされなかっ
た多結晶シリコンはｐ導電型に変わる。これにより、np
nバイポーラトランジスタＢｎの外因性ベース領域を形
成するｐ導電型多結晶シリコンが、区域200に設けられ
る。用いられた注入量は、ｎ導電型多結晶シリコンをオ
ーバードープするには十分ではないので、この多結晶シ
リコンはｎ導電型のまま残る。
相成長法(CVD) 技術を用いて約500nm の厚さに被着され
る。次に、マスキング層（図示せず）が、区域200をマ
スクするために、被着された多結晶シリコン層上に設け
られ、そして以下の説明から明らかとなるように、pnp
バイポーラトランジスタＰの外因性ベース領域45を形成
する区域201にｎ導電型の多結晶シリコンを設けるため
に、ｎ導電型不純物（本具体例ではリンイオン）が、典
型的には50keV のエネルギーと2 x 1016 原子cm-2 の注
入量で、マスクを介してイオン注入される。マスキング
層は、次いで除去されてｐ導電型不純物（本具体例では
ホウ素イオン）が、30keV のエネルギーと3 x 1015cm
-2 の注入量でイオン注入され、前回ドープされなかっ
た多結晶シリコンはｐ導電型に変わる。これにより、np
nバイポーラトランジスタＢｎの外因性ベース領域を形
成するｐ導電型多結晶シリコンが、区域200に設けられ
る。用いられた注入量は、ｎ導電型多結晶シリコンをオ
ーバードープするには十分ではないので、この多結晶シ
リコンはｎ導電型のまま残る。
【００３９】次いで、酸化シリコン層（この具体例では
TEOS(tetraethylorthosilicate)）が、多結晶シリコン
層上に約300nmの厚さに被着され、次いで、図５ａ及び
図５ｂに示されるように、適切なマスクを介しかつ従来
技術を用いて、区域200及び201にドープ多結晶シリコン
領域101及び102の各々と、被覆キャッピング酸化物層30
0とを規定するように酸化シリコン層及びその下にある
多結晶シリコン層がエッチングされる。
TEOS(tetraethylorthosilicate)）が、多結晶シリコン
層上に約300nmの厚さに被着され、次いで、図５ａ及び
図５ｂに示されるように、適切なマスクを介しかつ従来
技術を用いて、区域200及び201にドープ多結晶シリコン
領域101及び102の各々と、被覆キャッピング酸化物層30
0とを規定するように酸化シリコン層及びその下にある
多結晶シリコン層がエッチングされる。
【００４０】次に、区域200 はマスクされ、そして第一
導電型（本具体例ではｎ導電型）の不純物が、ドープ多
結晶シリコン領域102と、pnpバイポーラトランジスタＰ
の真性ベース領域44を規定するマスクとしてキャッピン
グ酸化層300とフィールド酸化物パターン60とを用いて
導入される。このマスクの除去の後、区域201をマスク
しｐ導電型不純物が導入され、npnバイポーラトランジ
スタＮの真性ベース領域34が形成される。次工程のアニ
ール処理の間、不純物は、ドープ多結晶シリコン領域10
1及び102から下方のシリコンへ拡散され、図５ａ及び図
５ｂに示されるようにバイポーラトランジスタＮ及びＰ
の外因性ベース領域35及び45が形成される。
導電型（本具体例ではｎ導電型）の不純物が、ドープ多
結晶シリコン領域102と、pnpバイポーラトランジスタＰ
の真性ベース領域44を規定するマスクとしてキャッピン
グ酸化層300とフィールド酸化物パターン60とを用いて
導入される。このマスクの除去の後、区域201をマスク
しｐ導電型不純物が導入され、npnバイポーラトランジ
スタＮの真性ベース領域34が形成される。次工程のアニ
ール処理の間、不純物は、ドープ多結晶シリコン領域10
1及び102から下方のシリコンへ拡散され、図５ａ及び図
５ｂに示されるようにバイポーラトランジスタＮ及びＰ
の外因性ベース領域35及び45が形成される。
【００４１】別の酸化シリコンの層（この具体例では再
びTEOS層）が、表面構造上に被着され、図６ａ及び図６
ｂに示されるように、ドープ多結晶シリコン領域101及
び102の側壁上に絶縁スペーサ領域400が残るように、従
来技術を用いて異方性エッチングされる。
びTEOS層）が、表面構造上に被着され、図６ａ及び図６
ｂに示されるように、ドープ多結晶シリコン領域101及
び102の側壁上に絶縁スペーサ領域400が残るように、従
来技術を用いて異方性エッチングされる。
【００４２】次いで多結晶シリコンの第二層が、被着さ
れ、そして従来技術のフォトリソグラフィー及びエッチ
ング技術を用いてパターンが形成される。マスキング層
が、区域201を被覆するように設けられ、そして区域200
においてエミッタ窓内及びコレクタコンタクト区域32上
に高濃度のｎ導電型ドープ多結晶シリコン領域203及び2
04を各々形成するするために、ｎ導電型不純物が、マス
キング層（図示せず）と、マスクとしてフィールド酸化
パターン60とキャッピング酸化領域300とを用いて、導
入される。このマスキング層は除去され、そして区域20
1で各々エミッター窓内及びコレクタ区域42上にｐ導電
型ドープ多結晶シリコン205及び206を形成するｐ導電型
不純物を導入する際に区域200をマスクする、他のマス
キング層に置き換えられる。
れ、そして従来技術のフォトリソグラフィー及びエッチ
ング技術を用いてパターンが形成される。マスキング層
が、区域201を被覆するように設けられ、そして区域200
においてエミッタ窓内及びコレクタコンタクト区域32上
に高濃度のｎ導電型ドープ多結晶シリコン領域203及び2
04を各々形成するするために、ｎ導電型不純物が、マス
キング層（図示せず）と、マスクとしてフィールド酸化
パターン60とキャッピング酸化領域300とを用いて、導
入される。このマスキング層は除去され、そして区域20
1で各々エミッター窓内及びコレクタ区域42上にｐ導電
型ドープ多結晶シリコン205及び206を形成するｐ導電型
不純物を導入する際に区域200をマスクする、他のマス
キング層に置き換えられる。
【００４３】このマスキング層を除去した後、例えば、
チタンのようなシリサイドメタルを、例えば、従来のス
パッタ技術を用いて約30nmの厚さに被着し、急速加熱ア
ニール(RTA)を行い、第二ドープ多結晶シリコン領域203
〜205の上にチタニウムシリサイド表面領域500を形成す
る。未反応のチタンは、選択的に酸化物領域から除去さ
れる。
チタンのようなシリサイドメタルを、例えば、従来のス
パッタ技術を用いて約30nmの厚さに被着し、急速加熱ア
ニール(RTA)を行い、第二ドープ多結晶シリコン領域203
〜205の上にチタニウムシリサイド表面領域500を形成す
る。未反応のチタンは、選択的に酸化物領域から除去さ
れる。
【００４４】次いで、絶縁層７が、表面構造上に設けら
れる。この絶縁層７は、ここでもTEOS層としてもよい。
この絶縁層７は、従来の既知の技術、例えば、レジスト
またはガラスのような（例えば、Borophosphosilicate
glass(BPSG)）のような流動性媒体を塗布させ、そしてT
EOS層７とレジストまたはBPSG層とを同じ速度でエッチ
ングするようなエッチャントで絶縁層をエッチングする
ことにより平坦化される。
れる。この絶縁層７は、ここでもTEOS層としてもよい。
この絶縁層７は、従来の既知の技術、例えば、レジスト
またはガラスのような（例えば、Borophosphosilicate
glass(BPSG)）のような流動性媒体を塗布させ、そしてT
EOS層７とレジストまたはBPSG層とを同じ速度でエッチ
ングするようなエッチャントで絶縁層をエッチングする
ことにより平坦化される。
【００４５】エミッタ領域36及び46とバイポーラトラン
ジスタＮ及びＰの高ドープコレクタコンタクト領域32b
及び42aは、ドープ多結晶シリコン領域203, 204, 205
及び206 からの不純物拡散により形成される。もちろん
ドープ多結晶シリコン領域からの不純物の付加的な拡散
が、シリサイド工程及び上述の平坦化工程においても生
じるであろうが、一般に、この拡散はそれ専用の高温度
処理工程により上記シリサイド反応化工程前に行われ
る。
ジスタＮ及びＰの高ドープコレクタコンタクト領域32b
及び42aは、ドープ多結晶シリコン領域203, 204, 205
及び206 からの不純物拡散により形成される。もちろん
ドープ多結晶シリコン領域からの不純物の付加的な拡散
が、シリサイド工程及び上述の平坦化工程においても生
じるであろうが、一般に、この拡散はそれ専用の高温度
処理工程により上記シリサイド反応化工程前に行われ
る。
【００４６】次に、バイポーラトランジスタのエミッタ
Ｅ、ベースＢ及びコレクタＣのコンタクトを形成するた
めの次工程のメタライゼーションによる電気的接続を可
能とするように、コンタクト窓マスク（図示せず）が、
平坦化絶縁層７及びこれらの開口されたコンタクト窓上
に設けられる。このように本発明の方法を用いると、ド
ーパンが異なる３つの異なる埋め込み層または領域を、
２枚のマスクのみで形成することが出来る。本具体例で
は、図５ａ〜図６ｂにおいて説明したように、埋め込み
領域は、相補型バイポーラトランジスタＮ及びＰのコレ
クタ領域の部分11及び13と、バイポーラトランジスタＰ
の一つに対するｐｎ接合分離の部分12を構成する。
Ｅ、ベースＢ及びコレクタＣのコンタクトを形成するた
めの次工程のメタライゼーションによる電気的接続を可
能とするように、コンタクト窓マスク（図示せず）が、
平坦化絶縁層７及びこれらの開口されたコンタクト窓上
に設けられる。このように本発明の方法を用いると、ド
ーパンが異なる３つの異なる埋め込み層または領域を、
２枚のマスクのみで形成することが出来る。本具体例で
は、図５ａ〜図６ｂにおいて説明したように、埋め込み
領域は、相補型バイポーラトランジスタＮ及びＰのコレ
クタ領域の部分11及び13と、バイポーラトランジスタＰ
の一つに対するｐｎ接合分離の部分12を構成する。
【００４７】上記具体例の場合、ｎ導電型領域11及び12
は、ヒ素とリンとを各々イオン注入することにより形成
され、p 導電型領域は、ホウ素イオンをイオン注入する
ことにより形成されている。
は、ヒ素とリンとを各々イオン注入することにより形成
され、p 導電型領域は、ホウ素イオンをイオン注入する
ことにより形成されている。
【００４８】上記の方法を用いると、マスクを用いず
に、かつ、pnpバイポーラトランジスタＢｐのコレクタ
領域の部分13がリンドープ領域12上に設けられ、ヒ素ド
ープ領域11の非常に大きなドーピングがホウ素を所定の
位置に保持するので、何の問題も起こさずにホウ素イオ
ンがヒ素ドープ領域11に進入し、そしてヒ素及びリンで
ドープされた領域11及び12の外側では、硼素イオン注入
の端部（通常全注入量の約10％）のみが絶縁層５を貫通
して、ｎ導電型領域間のホウ素ドーピングをいくらか増
大させ、この結果不純物濃度が増大した表面層40を形成
するような厚さを絶縁層５が有している状況で、ホウ素
イオンを導入することが出来る。この表面層40は、良好
な分離となり（すなわちパンチスルー及び他の不所望な
効果の可能性を減少させる）、半導体基体の第一領域４
により形成される基板の容量を実質上増大させることも
ない。
に、かつ、pnpバイポーラトランジスタＢｐのコレクタ
領域の部分13がリンドープ領域12上に設けられ、ヒ素ド
ープ領域11の非常に大きなドーピングがホウ素を所定の
位置に保持するので、何の問題も起こさずにホウ素イオ
ンがヒ素ドープ領域11に進入し、そしてヒ素及びリンで
ドープされた領域11及び12の外側では、硼素イオン注入
の端部（通常全注入量の約10％）のみが絶縁層５を貫通
して、ｎ導電型領域間のホウ素ドーピングをいくらか増
大させ、この結果不純物濃度が増大した表面層40を形成
するような厚さを絶縁層５が有している状況で、ホウ素
イオンを導入することが出来る。この表面層40は、良好
な分離となり（すなわちパンチスルー及び他の不所望な
効果の可能性を減少させる）、半導体基体の第一領域４
により形成される基板の容量を実質上増大させることも
ない。
【００４９】図５ａ〜図６ｂを参照して説明した方法
は、図４ａ及び図４ｂに示されかつ本発明の方法を用い
て製造される構造が、相補型バイポーラトランジスタを
形成するのに用いることができ、かつ他の適切な方法も
また、各トランジスタウェル領域を形成するために図４
ａ及び図４ｂに示される構造を用いて相補型バイポーラ
トランジスタを設けるのに用いることも出来ることを示
す、一具体例に過ぎない。実際の詳細なコレクタ、ベー
ス及びエミッタの構造はもちろん異なる。このように、
上記具体例は、二重多結晶シリコンバイポーラトランジ
スタを示すが、バイポーラトランジスタの他の型を形成
することも可能である。
は、図４ａ及び図４ｂに示されかつ本発明の方法を用い
て製造される構造が、相補型バイポーラトランジスタを
形成するのに用いることができ、かつ他の適切な方法も
また、各トランジスタウェル領域を形成するために図４
ａ及び図４ｂに示される構造を用いて相補型バイポーラ
トランジスタを設けるのに用いることも出来ることを示
す、一具体例に過ぎない。実際の詳細なコレクタ、ベー
ス及びエミッタの構造はもちろん異なる。このように、
上記具体例は、二重多結晶シリコンバイポーラトランジ
スタを示すが、バイポーラトランジスタの他の型を形成
することも可能である。
【００５０】図４ａ及び図４ｂに示されるように、本発
明による方法を用いて、領域11, 12及び13を他の素子構
造の埋め込み領域とすることも出来ることに注目された
い。図４ａ及び図４ｂに示される構造は、例えば、CMOS
（相補型MOS)半導体装置におけるウェル領域を形成する
のに用いることができる。
明による方法を用いて、領域11, 12及び13を他の素子構
造の埋め込み領域とすることも出来ることに注目された
い。図４ａ及び図４ｂに示される構造は、例えば、CMOS
（相補型MOS)半導体装置におけるウェル領域を形成する
のに用いることができる。
【００５１】これに加えて、本発明は、バイポーラ装置
がCMOS装置と共に形成される、いわゆるBICMOS装置にも
適応させることが出来る。図７ａ及び図７ｂは、本発明
による方法を用いて形成することが出来るｎチャンネル
及びｐチャンネルのMOSFET(IGFET) のIn及びIpを示す。
この方法の場合、図６ａ及び図６ｂに示されるバイポー
ラトランジスタＮ及びＰもまた形成される。
がCMOS装置と共に形成される、いわゆるBICMOS装置にも
適応させることが出来る。図７ａ及び図７ｂは、本発明
による方法を用いて形成することが出来るｎチャンネル
及びｐチャンネルのMOSFET(IGFET) のIn及びIpを示す。
この方法の場合、図６ａ及び図６ｂに示されるバイポー
ラトランジスタＮ及びＰもまた形成される。
【００５２】図７ｂに示されるように、ｐチャンネルIG
FET Ipは、npnバイポーラトランジスタＮ（図６ａ参
照）のコレクタ領域に用いられるのと同様なウェル領域
50内に設けられる。従って、適切なマスクを使用するこ
とによりウェル領域50の相対的に高いドープ埋め込み領
域51を領域11により形成することが出来ると同時に、こ
のウェル領域50のより低くドープされた領域52も又バイ
ポーラトランジスタBnのコレクタの領域31により形成す
ることが出来る。
FET Ipは、npnバイポーラトランジスタＮ（図６ａ参
照）のコレクタ領域に用いられるのと同様なウェル領域
50内に設けられる。従って、適切なマスクを使用するこ
とによりウェル領域50の相対的に高いドープ埋め込み領
域51を領域11により形成することが出来ると同時に、こ
のウェル領域50のより低くドープされた領域52も又バイ
ポーラトランジスタBnのコレクタの領域31により形成す
ることが出来る。
【００５３】MOSFET Ip 及びInの素子区域は、もちろん
フィールド酸化物60の領域60c及び60dにより囲まれてい
る。薄い熱酸化物が、ゲート絶縁領域55を規定するため
に設けられる。絶縁ゲート53及び54の導電領域103及び1
04は、バイポーラトランジスタＮ及びＰ（図６ａ及び図
６ｂ参照）の外因性ベース領域を形成するドープ多結晶
シリコン領域101及び102を形成するのに使用されるのと
同一の多結晶ポリシリコン層から、適切に変更させたマ
スクにより、設けることが出来る。一般に導電ゲート領
域103及び104の双方共ｎ導電型となるであろう。
フィールド酸化物60の領域60c及び60dにより囲まれてい
る。薄い熱酸化物が、ゲート絶縁領域55を規定するため
に設けられる。絶縁ゲート53及び54の導電領域103及び1
04は、バイポーラトランジスタＮ及びＰ（図６ａ及び図
６ｂ参照）の外因性ベース領域を形成するドープ多結晶
シリコン領域101及び102を形成するのに使用されるのと
同一の多結晶ポリシリコン層から、適切に変更させたマ
スクにより、設けることが出来る。一般に導電ゲート領
域103及び104の双方共ｎ導電型となるであろう。
【００５４】IGFET のソース・ドレイン領域56, 57, 58
及び59の相対的に低くドープされた補助領域56a, 57a,
58a 及び59a は、各々、適切な導電型の真性ベース領域
34又は44により形成される。一方、ソース及びドレイン
領域56, 57, 58及び59の相対的に高くドープされた補助
領域56b, 57b, 58b及び59bは、バイポーラトランジスタ
Ｎ及びＰ（図６ａ及び図６ｂを参照）のエミッタ領域36
と46およびコレクタコンタクト領域32aと42aを構成する
多結晶シリコン領域203, 204, 205 及び206が設けられ
た適切なドープ多結晶シリコン領域207及び208からの不
純物拡散によって形成される。
及び59の相対的に低くドープされた補助領域56a, 57a,
58a 及び59a は、各々、適切な導電型の真性ベース領域
34又は44により形成される。一方、ソース及びドレイン
領域56, 57, 58及び59の相対的に高くドープされた補助
領域56b, 57b, 58b及び59bは、バイポーラトランジスタ
Ｎ及びＰ（図６ａ及び図６ｂを参照）のエミッタ領域36
と46およびコレクタコンタクト領域32aと42aを構成する
多結晶シリコン領域203, 204, 205 及び206が設けられ
た適切なドープ多結晶シリコン領域207及び208からの不
純物拡散によって形成される。
【００５５】本発明による方法は、上記導電型とは逆の
導電型にも応用することが出来ることはもちろん、また
シリコン以外の半導体材料、例えば、ガリウムヒ素のよ
うなIII-V化合物のような半導体材料にも応用できるこ
とはもちろんである。
導電型にも応用することが出来ることはもちろん、また
シリコン以外の半導体材料、例えば、ガリウムヒ素のよ
うなIII-V化合物のような半導体材料にも応用できるこ
とはもちろんである。
【００５６】上記記載から他の応用例は当業者にとって
明確である。このような応用例は、半導体技術の分野で
既知の特徴を含むものであってもよく、また上記に既に
述べた特徴に代わるあるいはこの特徴に加えることが出
来るものでも良い。本願では請求項は、特定の特徴の組
合せについて規定されているが、本願の開示の範囲は、
本願特許請求の範囲に記載される発明と同一であるか否
か、または本願発明と同じ技術的問題のいくつかあるい
は全部を解決しているか否かに拘わらず、本願明細書中
に明示あるいは暗示されている如何なる新規な特徴また
は特徴の如何なる新規な組み合わせも含む。本願審査中
または本願より派生する新しい出願にこのような特徴及
び又はこのような特徴の組合せを規定する新たな請求項
を請求する可能性もある。
明確である。このような応用例は、半導体技術の分野で
既知の特徴を含むものであってもよく、また上記に既に
述べた特徴に代わるあるいはこの特徴に加えることが出
来るものでも良い。本願では請求項は、特定の特徴の組
合せについて規定されているが、本願の開示の範囲は、
本願特許請求の範囲に記載される発明と同一であるか否
か、または本願発明と同じ技術的問題のいくつかあるい
は全部を解決しているか否かに拘わらず、本願明細書中
に明示あるいは暗示されている如何なる新規な特徴また
は特徴の如何なる新規な組み合わせも含む。本願審査中
または本願より派生する新しい出願にこのような特徴及
び又はこのような特徴の組合せを規定する新たな請求項
を請求する可能性もある。
【図１】 ａ、ｂは各々、本発明による方法の工程に
於ける半導体基体の各部を概略的に示す断面図。
於ける半導体基体の各部を概略的に示す断面図。
【図２】 ａ、ｂは各々、本発明による方法の工程に
於ける半導体基体の各部を概略的に示す断面図。
於ける半導体基体の各部を概略的に示す断面図。
【図３】 ａ、ｂは各々、本発明による方法の工程に
於ける半導体基体の各部を概略的に示す断面図。
於ける半導体基体の各部を概略的に示す断面図。
【図４】 ａ、ｂは各々、本発明による方法の工程に
於ける半導体基体の各部を概略的に示す断面図。
於ける半導体基体の各部を概略的に示す断面図。
【図５】 ａ、ｂは各々、本発明による方法の使用を
相補型バイポーラトランジスタの半導体装置を製造する
本発明による方法の使用を説明するための半導体基体の
各部の工程における概略断面を示す。
相補型バイポーラトランジスタの半導体装置を製造する
本発明による方法の使用を説明するための半導体基体の
各部の工程における概略断面を示す。
【図６】 ａ、ｂは各々、本発明による方法の使用を
相補型バイポーラトランジスタの半導体装置を製造する
本発明による方法の使用を説明するための半導体基体の
各部の工程における概略断面を示す。
相補型バイポーラトランジスタの半導体装置を製造する
本発明による方法の使用を説明するための半導体基体の
各部の工程における概略断面を示す。
【図７】 ａ、ｂは各々、本発明による方法を用いて
製造される相補型絶縁ゲート電界効果型トランジスタ(C
OMS)を含む半導体装置を説明するための半導体基体の各
部の概略断面図を示す。
製造される相補型絶縁ゲート電界効果型トランジスタ(C
OMS)を含む半導体装置を説明するための半導体基体の各
部の概略断面図を示す。
１…半導体基体、２…第第一主面、３…第二主面、４…
第一領域、 ５…絶縁層、 ６…第一マスキング層、
７…第二マスキング層、 ８、９、10…窓、11…相対的
に高くドープされた領域、12…相対的に低くドープされ
た領域、 13…第一導電型の領域、14…環状領域、
15…熱酸化層、 	20…第一区域、 	21…第二区
域、30…導電型シリコン層、 31…ドープｎ型
導電型ウェル領域、32、42…コレクタコンタクト領域、
35、45…外因性ベース領域、36、46…エミッタ領域、
40…ｐ導電型表面層、 41…ｎ導電型環状領域 53、54…絶縁ゲート、 55…ゲート絶縁領
域、56、57、58、59…ソース・ドレイン領域、60…フィ
ールド酸化パターン、101、102…ドープ多結晶シリコン
領域、103、104…導電領域、200…第一素子区域、
201…第二素子区域、203、204…ｎ導電型
ドープ多結晶シリコン領域、205、206…ｐ導電型ドープ
多結晶シリコン領域、300…被覆キャッピング酸化物
層、 400…スペーサ領域、500…チタニウムシリサ
イド表面領域
第一領域、 ５…絶縁層、 ６…第一マスキング層、
７…第二マスキング層、 ８、９、10…窓、11…相対的
に高くドープされた領域、12…相対的に低くドープされ
た領域、 13…第一導電型の領域、14…環状領域、
15…熱酸化層、 	20…第一区域、 	21…第二区
域、30…導電型シリコン層、 31…ドープｎ型
導電型ウェル領域、32、42…コレクタコンタクト領域、
35、45…外因性ベース領域、36、46…エミッタ領域、
40…ｐ導電型表面層、 41…ｎ導電型環状領域 53、54…絶縁ゲート、 55…ゲート絶縁領
域、56、57、58、59…ソース・ドレイン領域、60…フィ
ールド酸化パターン、101、102…ドープ多結晶シリコン
領域、103、104…導電領域、200…第一素子区域、
201…第二素子区域、203、204…ｎ導電型
ドープ多結晶シリコン領域、205、206…ｐ導電型ドープ
多結晶シリコン領域、300…被覆キャッピング酸化物
層、 400…スペーサ領域、500…チタニウムシリサ
イド表面領域
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ウィルヘルムス・コルネリス・マリア・ ペーターズ オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (72)発明者 アルベルトゥス・テオドルス・マリア・ ファン・デ・ゴール オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 昭52−104076（ＪＰ，Ａ) 特開 平２−71526（ＪＰ，Ａ) 特開 昭56−105662（ＪＰ，Ａ) 特開 昭64−25454（ＪＰ，Ａ) 特開 平２−12926（ＪＰ，Ａ) 特開 昭59−152658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (9)
- 【請求項１】 第一主面に隣接する第一導電型の第一領
域を有する半導体基体を設け、 前記第一主面上に絶縁層を設け、 マスキング手段を用いて前記第一主面の第一及び第二区
域上の前記絶縁層内に窓を形成し、 不純物を導入して、反対導電型の高くドープされた領域
を前記第一区域に、そして前記第一区域における前記高
くドープされた領域よりも低いドープ密度を有する、前
記反対導電型の低くドープされた領域を前記第二区域に
形成し、そして前記反対導電型の前記低くドープされた
領域内に前記第一導電型の領域を形成するために前記第
一導電型の不純物を導入する半導体装置の製造方法にお
いて、 前記第一導電型の前記不純物を導入する前に前記絶縁層
の表面を露出させ、かつ、 前記第二区域の前記低くドープされた領域内に前記第一
導電型の領域を形成するには十分な注入量であるが、前
記第一区域の前記高くドープされた領域をオーバドープ
する程には高くない注入量で、前記第一導電型の前記不
純物を前記絶縁層内の前記窓を介して導入し、 前記絶縁層の厚さと第一導電型の前記不純物の注入エネ
ルギーを、第一導電型の前記不純物の一部が前記絶縁層
を貫通して、前記絶縁層の下に前記第一領域より高濃度
の第一導電型表面層が形成されるように選択することを
特徴とする半導体装置の製造方法。 - 【請求項２】 第一マスキング層を用いて前記第一区域
上に前記窓を形成し、 前記第一区域に前記反対導電型の前記高くドープされた
領域を形成するために前記不純物を導入し、次いで前記
第一マスキング層を除去し、 第二マスキング層を用いて前記第二区域上に前記窓を形
成し、 前記第二区域に前記反対導電型の前記低くドープされた
領域を形成するために前記不純物を導入し、 次いで、前記第一導電型の前記領域を前記第二区域に形
成するために前記不純物を導入する前に前記第二マスキ
ング層を除去する、ことを特徴とする請求項１に記載の
製造方法。 - 【請求項３】 前記第二区域の境界を決める前記反対導
電型の高くドープされた環状領域と、前記反対導電型の
前記高くドープされた第一区域の領域とを同時に形成す
る、ことをさらに特徴とする請求項１に記載の製造方
法。 - 【請求項４】 前記第一区域上の前記窓と前記第二区域
を取り囲む環状窓とを形成するために第一マスキング層
を使用し、 前記第一区域の前記高くドープされた領域と、前記第二
区域との境界を決める高くドープされた環状領域とを形
成するために前記不純物を導入し、次いで前記第一マス
キング層を除去し、 前記第二区域上に前記窓を形成するために第二マスキン
グ層を使用し、 前記第二区域に前記低くドープされた領域を形成するた
めに前記不純物を導入し、次いで、前記第二区域に第一
導電型の前記領域を形成するために前記不純物を導入す
る前に第二マスキング層を除去する、 ことをさらに特徴とする請求項３に記載の製造方法。 - 【請求項５】 前記第一区域を露出させる窓を有する前
記第二マスキング層を設ける、ことをさらに特徴とする
請求項２又は４に記載の製造方法。 - 【請求項６】 前記第一導電型の領域を規定する前記不
純物を導入した後に前記絶縁層を除去し、次いで、前記
第一主面上に前記第一導電型の半導体材料の層を設け
る、ことをさらに特徴とする請求項１〜５の何れかに記
載の製造方法。 - 【請求項７】 不純物を前記半導体材料層に導入し、前
記第一区域で、前記反対導電型の前記高くドープされた
領域と接触する前記反対導電型のウェル領域を規定し、
そして前記第二区域で、前記反対導電型の環状領域を規
定し、かつ前記第一導電型の領域と共に前記第一導電型
のウェル領域を形成する、前記半導体材料層の境界を決
める、ことをさらに特徴とする請求項６に記載の製造方
法。 - 【請求項８】 前記ウェル領域内に相補導電型トランジ
スタを設けることをさらに特徴とする請求項７に記載の
製造方法。 - 【請求項９】 前記ウェル領域の各々に、npnバイポー
ラトランジスタとpnpバイポーラトランジスタとを設け
る、ことをさらに特徴とする請求項８に記載の製造方
法。
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| GB9020484A GB2248142A (en) | 1990-09-19 | 1990-09-19 | A method of manufacturing a semiconductor device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0476757B1 (ja) |
| JP (1) | JP3165715B2 (ja) |
| DE (1) | DE69128326T2 (ja) |
| GB (1) | GB2248142A (ja) |
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|---|---|---|---|---|
| JP3768656B2 (ja) * | 1997-09-18 | 2006-04-19 | 三菱電機株式会社 | 半導体装置 |
| US6137142A (en) * | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
| US6165868A (en) * | 1999-06-04 | 2000-12-26 | Industrial Technology Research Institute | Monolithic device isolation by buried conducting walls |
| SE0103036D0 (sv) * | 2001-05-04 | 2001-09-13 | Ericsson Telefon Ab L M | Semiconductor process and integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357622A (en) * | 1980-01-18 | 1982-11-02 | International Business Machines Corporation | Complementary transistor structure |
| CN1004456B (zh) * | 1985-04-19 | 1989-06-07 | 三洋电机株式会社 | 半导体器件及其制造方法 |
| US4940671A (en) * | 1986-04-18 | 1990-07-10 | National Semiconductor Corporation | High voltage complementary NPN/PNP process |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| JP2543901B2 (ja) * | 1987-08-06 | 1996-10-16 | 三井石油化学工業株式会社 | 不織布製造用エア−ノズル |
| US4892837A (en) * | 1987-12-04 | 1990-01-09 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
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-
1990
- 1990-09-19 GB GB9020484A patent/GB2248142A/en not_active Withdrawn
-
1991
- 1991-09-12 JP JP26104391A patent/JP3165715B2/ja not_active Expired - Lifetime
- 1991-09-12 DE DE69128326T patent/DE69128326T2/de not_active Expired - Lifetime
- 1991-09-12 EP EP91202331A patent/EP0476757B1/en not_active Expired - Lifetime
- 1991-09-17 US US07/761,098 patent/US5151382A/en not_active Expired - Lifetime
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|---|---|
| EP0476757B1 (en) | 1997-12-03 |
| EP0476757A2 (en) | 1992-03-25 |
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| JPH04258134A (ja) | 1992-09-14 |
| GB9020484D0 (en) | 1990-10-31 |
| GB2248142A (en) | 1992-03-25 |
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| EP0476757A3 (en) | 1992-07-29 |
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