JPH064399A - 半導体記憶装置 - Google Patents
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Abstract
シュメモリを用いた半導体ディスク装置において、高速
な書き込みを提供する。 【構成】 標準バス1、複数個のフラッシュメモリ4、
データを一時保持するためのライトバッファメモリ5、
プロセッサ2を有する。プロセッサ2は、データの書き
込みの制御や、コマンドやステータスの授受や解析を行
う。31は物理アドレスを発生するアドレス制御部、6
はフラッシュメモリの書き込み電源であるVpp発生回
路、71はメモリアドレスバスであり、72はデータバ
スである。プロセッサ2は、連続に書き込まれる1ワー
ドのデータを任意のフラッシュメモリに書き込み、その
フラッシュメモリに次の1ワードのデータの書き込みが
可能となるまでの待ち時間の間に、アクセス可能なフラ
ッシュメモリに連続して書き込んでいく。
Description
た半導体記憶装置に関し、特にフラッシュメモリを用い
た半導体ディスク装置などに連続してデータの書き込み
をすることに関する。
ドとして、ワード単位に読み出し書き込み可能で、チッ
プ単位あるいは複数ワード単位に電気的に消去可能なフ
ラッシュEEPROMを複数個搭載し、上記フラッシュ
メモリに連続してデータの書き込みを行なう装置におい
て、1ワードのデータを上記書き込み装置に搭載された
任意の前記フラッシュメモリに書き込み、書き込みが行
なわれた上記フラッシュメモリが次の1ワードのデータ
を書き込み可能となる一定時間の間に、前記装置に搭載
された書き込みが行なわれている前記フラッシュメモリ
とは別のフラッシュメモリに1ワードのデータを書き込
むことを特徴とする。
みや消去を行うフラッシュメモリの、データ書き込みの
タイミング波形を図8に示す。図中Vccはフラッシュ
メモリの電源電圧であり、常時+5Vが印加されてい
る。Vppは書き込み電源であり、フラッシュメモリへ
データの書き込みを行うとき電源電圧Vccより高い電
位を印加する。アドレスはフラッシュメモリのデータの
書き込み領域をバイト単位に指定するものである。OE
はアウトプットイネーブル信号であり、フラッシュメモ
リからデータの読み出しを行う際にLowとし、その他
の時はHighとする。CEはチップイネーブル信号で
あり、フラッシュメモリにコマンドやデータの読み出し
書き込みを行うときLowとする。また、本フラッシュ
メモリのCEはライトイネーブル信号も兼ねており、V
ppが高電位でかつOEがHighの時OEの立上りで
データが書き込まれる。I/O7およびI/O0〜I/
O6はデータ線である。続いて、フラッシュメモリに1
バイトのデータを書き込むときの動作を示す。まず、C
Eの立上りのタイミングでデータ線上のコマンドをフラ
ッシュメモリに書き込む。このコマンドはフラッシュメ
モリに1ワードのデータの書き込みの開始を知らせる、
ライトセットアップコマンドである。このコマンドの書
き込みの後、CEの立上りのタイミングでデータ線上の
データをフラッシュメモリに書き込む。このコマンドと
データの書き込み時のCEのLow期間は最小50ナノ
秒である。しかし、実際にはフラッシュメモリ内部では
メモリチップへの書き込みが始まったところであり、内
部での書き込みが終了するまで次のデータは書き込むこ
とはできない。ここでフラッシュメモリの内部での書き
込みが終了するまで、数十マイクロ秒の時間が必要で有
り、コマンドと1ワードのデータの書き込みの時間に比
較してかなりの時間を要する。そして、この数十マイク
ロ秒の時間を経て、フラッシュメモリチップの内部での
書き込みが終了したことを調べる手段としてステータス
ポーリングが有る。これはCEとOEをLowにしてI
/O7からステータスを読み出してメモリチップ内部で
の書き込みの終了を判定する。
ドのデータを連続して書き込む場合かなりの時間を要す
る。コマンドと1ワードのデータの書き込みは数十ナノ
秒から数百ナノ秒程度である。しかし、1ワードのデー
タを書き込んでからフラッシュメモリチップ内部での書
き込みが終了するまでには、数マイクロ秒から数十マイ
クロ秒の時間が必要であり、この間はフラッシュメモリ
にアクセスできない。そのため、1ワードのデータを書
き込むためのトータルの時間が読みだし時間に比較して
かなり遅い。また、複数ワードのデータを連続で書き込
む場合、書き込むワード数に比例して書き込み時間が増
大する。例えばフラッシュメモリを用いて半導体ディス
ク装置を構築した場合、数キロワードから数十キロワー
ド、あるいはそれ以上のデータが連続で書き込まれる。
そうすると、書き込まれるデータに比例して書き込み時
間が増大するため、システム全体として書き込みの転送
が遅くなる。
短縮した半導体記憶装置を提供することである。
に、フラッシュメモリを複数個搭載し、上記フラッシュ
メモリにデータの記憶を行なう半導体記憶装置におい
て、書き込み指示を上記フラッシュメモリに送り、書き
込み指示が送られた上記フラッシュメモリが次の書き込
み指示を受付可能となるまでの間に、書き込みが行なわ
れている上記フラッシュメモリとは別のフラッシュメモ
リに書き込み指示を送る制御部を有することとしたもの
である。
シュメモリにデータの記憶を行なう半導体記憶装置にお
いて、制御部は、書き込み指示を上記フラッシュメモリ
に送り、書き込み指示が送られた上記フラッシュメモリ
が次の書き込み指示を受付可能となるまでの間に、書き
込みが行なわれている上記フラッシュメモリとは別のフ
ラッシュメモリに書き込み指示を送る。
場合、連続して同一のフラッシュメモリに書き込むので
なく、他のフラッシュメモリに書き込むように制御す
る。
き込んでから次のデータを書き込むまでに数マイクロ秒
から数十マイクロ秒の待ち時間が有る。そのため、連続
して書き込みデータが有る場合、この待ち時間の間に連
続して他のフラッシュメモリへ1ワードのデータを書き
込み続ける。そして、最初に書き込んだフラッシュメモ
リの待ち時間を過ぎると、最初のフラッシュメモリから
ステータスポーリングを行ない、次の1ワードのデータ
を書き込む。この様に、フラッシュメモリの待ち時間の
間に他のフラッシュメモリへの書き込みを行う。
ラッシュメモリを用いた場合、本実施例によればフラッ
シュメモリの低速の書き込みを、装置のトータルで高速
化できる。すなわち、フラッシュメモリを半導体ディス
ク装置に用いた場合、複数の連続したデータが書き込ま
れる。しかし、連続したデータの書き込みの場合、フラ
ッシュメモリへの書き込みが読み出しに比較して遅いた
め、トータルの転送速度が低下する。しかし、本実施例
によればフラッシュメモリの書き込みが低速であって
も、装置全体の書き込みの高速化を実現できる。
細に説明する。図1は、フラッシュメモリを用いた半導
体ディスク装置のブロック図である。図中1は、パーソ
ナルコンピュータなどの標準バスであり、このバスを介
してシステムからのコマンドやデータの授受を行う。前
記バスはこの他にもSCSIインタフェースやシステム
のローカルバスなど、補助記憶装置を必要とするシステ
ムとのプロトコルの取決めが有るものであれば特に限定
はない。4は複数個のフラッシュメモリ。5は標準バス
1から転送されたデータを一時保持するためのライトバ
ッファメモリである。フラッシュメモリは読み出しに比
較して書き込みが遅いため、標準バス1から転送されて
くる書き込みデータを一時保持し、システム側にバス権
を早く開放する。ライトバッファメモリ5は、図中では
スタティックRAMで構成している。しかし、スタティ
ックRAMに限らず、揮発性・不揮発性に関係なくフラ
ッシュメモリ4より高速に書き込みが可能な記憶素子で
あれば良い。また、半導体ディスク装置内に限らずシス
テム側にあるデータ記憶領域の一部を用いても良い。ラ
イトバッファメモリ5は標準的なディスクのセクタ容量
である512バイト単位で、複数セクタの容量を有す
る。2はプロセッサである。このプロセッサ2は、ライ
トバッファメモリ5からフラッシュメモリ4へのデータ
の書き込みの制御や、標準バスからのコマンドやステー
タスの授受や解析を行う。11は、システムが管理する
セクタ番号である論理セクタ番号を、フラッシュメモリ
への書き込む領域のセクタ番号である物理セクタ番号に
変換する変換テーブル(始めてアクセスされる論理セク
タ番号については、プロセッサ2が変換テーブルを作成
する)を記憶しているスタティックラム(SRAM)で
ある。31はフラッシュメモリ4やライトバッファメモ
リ5の実際のアドレスである物理アドレスを発生するア
ドレス制御部であり、プロセッサ2によって制御され
る。6はフラッシュメモリの書き込み電源であるVpp
を発生するVpp発生回路であり、プロセッサ2で電源
発生を制御される。71はフラッシュメモリ4やライト
バッファメモリ5のメモリアドレスバスであり、アドレ
ス制御部31より出力される。72はデータバスであ
る。
て、プロセッサ2が制御する書き込み動作を図2のフロ
ーチャートに示す。標準バス1から書き込みの要求かど
うかを判断し(21)、要求がきたとき、プロセッサ2
はVpp発生回路6に対して書き込み電源Vppの発生
を起動する(22)。そして、プロセッサ2は標準バス
1から渡された、システムが管理するセクタ番号である
論理セクタ番号を、フラッシュメモリへの書き込む領域
のセクタ番号である物理セクタ番号に変換する(2
3)。この際、標準バス1から転送されてくる複数セク
タのデータを、それぞれセクタ単位で書き込むフラッシ
ュメモリが別チップになる様に物理セクタ番号を決定す
る。例えば、最初に転送されてくる1セクタのデータを
フラッシュメモリのチップ0に、次に転送されてくる1
セクタのデータをフラッシュメモリのチップ1に、とい
う具合にセクタ単位で割り当てる。この決定した物理セ
クタ番号を図3の示す書き込み管理テーブルに保持す
る。この書き込み管理テーブルはアドレス制御部31に
存在する。図3では、標準バス1から転送されてくる3
セクタ分のデータをライトバッファメモリ5のブロック
1からブロック3に保持し、それぞれのブロックの1セ
クタのデータをそれぞれフラッシュメモリ4のチップ0
のセクタ3、チップ1のセクタ2、チップ2のセクタ7
へ書き込むことを示している。
了したら、標準バス1から転送されてくる3セクタのデ
ータを、書き込み管理テーブルが指定する通りライトバ
ッファメモリ5のブロック1からブロック3の3領域に
受け取る。それにより、標準バス1のアクセス権を開放
し、フラッシュメモリ4への書き込みを半導体ディスク
装置内だけで処理できるようにする(24)。
ったデータをフラッシュメモリ4に書き込んでいく。ま
ず、プロセッサ2が書き込み管理テーブルのテーブル番
号0を選択することにより、ライトバッファメモリ5や
フラッシュメモリ4の物理アドレスがメモリアドレスバ
ス71に出力される。よって、ライトバッファメモリ5
のブロック1から1ワードのデータを読み出し(2
6)、フラッシュメモリ4のチップ0にライトコマンド
を書き込み(27)、ライトバッファメモリ5から読み
出した1ワードのデータをフラッシュメモリ4のチップ
0に書き込む(28)。これで、フラッシュメモリ4の
チップ0は内部でのデータの書き込みが開始されるが、
内部での書き込みが終了するまでチップ0はデータの読
み書きができない。次のチップに書き込むデータがある
か判断し(29)、あるときは、この間に別のメモリチ
ップへの書き込みを行なう。物理セクタへの変換の時述
べたように、連続セクタの書き込み時、セクタごとに別
のチップに割り当てられている。プロセッサ2が書き込
み管理テーブルのテーブル番号1を指定して(25)、
ライトバッファメモリ5のブロック2から読みだした1
ワードのデータをフラッシュメモリ4のチップ1に書き
込む(26,27,28)。続けて、テーブル番号2を
指定して、ライトバッファメモリ5のブロック3から読
みだした1ワードのデータをフラッシュメモリ4のチッ
プ2に書き込む(26,27,28)。
1、チップ2それぞれに1ワードのデータを書き終えた
ら(29)、最初に書き込んだフラッシュメモリ4のチ
ップ0のステータスポーリングを行ない(33)、フラ
ッシュメモリ4のチップ内部での書き込みが終了したか
確認する。この時も書き込みと同様に、プロセッサ2が
書き込み管理テーブルのテーブル番号0を指定すること
によって、フラッシュメモリ4のチップ0のステータス
を読みだす。ここでフラッシュメモリ4のチップ0の内
部で書き込みが終了していなければステータスポーリン
グを繰り返す。書き込みが終了していたら、書き込み管
理テーブルのテーブル0のカウンタ値をインクリメント
する(34)。同様にして、書き込み管理テーブルに次
のテーブルがあるか判断し(35)、あるときは、テー
ブル番号1を指定し、フラッシュメモリ4のチップ0の
次にデータの書き込みを行なったチップ1のステータス
ポーリングを行なう。そして、フラッシュメモリ4のチ
ップ1の内部での書き込みが終了していたら、その次に
データを書き込んだフラッシュメモリ4のチップ2のス
テータスポーリングを行なう(33)。書き込みを行な
ったフラッシュメモリ4のすべてのチップが、内部での
書き込みを終了していたら、書き込みシーケンスの最初
に戻る。
いるか判断し、達していたら、バッファメモリ5からフ
ラッシュメモリ4への全てのデータの書き込みが終了し
たことになる。カウンタがまだ512バイト以下の場
合、前記の書き込み方式で続けて512バイトの書き込
みが終了するまで繰り返す。そして、ライトバッファメ
モリ5からフラッシュメモリ4への全てのデータの書き
込みが終了したら、プロセッサ2はVpp発生回路6に
対して書き込み電源Vppの発生を停止させる(3
7)。
ータをほぼ1セクタの書き込み時間でフラッシュメモリ
への書き込みが行なえる。本実施例では3セクタの書き
込みの例を示したが、これは、3セクタより多くのセク
タのデータの書き込みも同様であることは明らかであ
る。
フラッシュメモリを別チップに割り当てたが、セクタ内
の512バイトを複数のブロックに分割する方法も有
る。その分割したブロック単位で異なるフラッシュメモ
リに書き込みを割り当てる。例えば512バイトを32
バイト単位として16ブロックに分割する。そして、1
ブロックから16ブロックを、それぞれフラッシュメモ
リの異なるチップに書き込む。これは32バイト単位と
したが、16バイトや64バイトなど任意のバイト単位
で良い。
ードのデータを書き込んでから、次の1ワードのデータ
の書き込みまで一定の待ち時間があるフラッシュメモリ
を示した。しかし、ページ書き込みのできるフラッシュ
メモリ、即ちページライトコマンドを書き込んでから、
複数ワードのデータを連続に書き込むことができ、複数
ワードのデータを書き込んでからフラッシュメモリ内部
でメモリチップへの書き込みが終了するまでに一定の待
ち時間があるフラッシュメモリも、前記実施例と同様に
して、ページ単位でデータを書き込んでからステータス
ポーリングまでの時間に、データを書き込んだフラッシ
ュメモリチップとは別のフラッシュメモリチップへのデ
ータの書き込みを行なう。
き込みだけでなく、消去についても同様のことがいえ
る。フラッシュメモリ4はチップ単位あるいは複数ワー
ドを一単位としたブロック単位で消去する。その消去方
法は、フラッシュメモリ4に消去するブロックを示すア
ドレスの指定と同時に消去コマンドを書き込むことで、
フラッシュメモリ4内部での消去処理を起動する。そし
て、フラッシュメモリ4内部での消去が終了するまで一
定時間の待ち時間となる。その間は消去処理を行なって
いるフラッシュメモリ4へはステータスポーリング以外
のアクセスはできない。そして、一定時間が経った後ス
テータスポーリングにより内部での消去の終了が確認さ
れたら、次のフラッシュメモリの消去に移る。この一定
時間の間に、消去を実行しているフラッシュメモリとは
別のフラッシュメモリに消去コマンドを書き込み、複数
のフラッシュメモリの消去を同時に行なうことにより、
半導体ディスク装置全体での消去の高速化を実現する。
て、プロセッサ2が制御する消去動作を図4のフローチ
ャートに示す。フラッシュメモリ4の消去時にも書き込
み電源Vppを印加する必要が有るため、プロセッサ2
はVpp発生回路6に対して書き込み電源Vppの発生
を起動する(41)。そして、プロセッサ2は消去する
フラッシュメモリ4の物理セクタ番号を図3の書き込み
管理テーブルに設定する(42)。この時、消去する領
域が別のメモリチップになるように設定する。本実施例
ではフラッシュメモリ4の消去単位が1セクタである場
合について述べる。書き込み管理テーブルに消去するセ
クタの設定を行なった後、書き込み管理テーブルの指定
を更新しながら(43)、テーブルの差し示すフラッシ
ュメモリ4のそれぞれのチップに消去コマンドを書き込
む(44)。次消去領域があるか判断し(45)、消去
コマンドの書き込みがすべて終了したら、テーブル指定
を更新し(46)、最初に消去コマンドを書き込んだメ
モリチップからステータスポーリングを行ない(4
7)、フラッシュメモリ4内部での消去処理が終了した
かを確認する。そして次テーブル指定の有無を判断し
(48)、全てのフラッシュメモリの消去処理が終了し
たら、プロセッサ2はVpp発生回路6に対して書き込
み電源Vppの発生を停止させる(49)。
なうフラッシュメモリについて述べた。しかし、フラッ
シュメモリによって、消去単位が違う。よって、フラッ
シュメモリの消去単位の違いにより書き込み管理テーブ
ルの設定方法を違える。フラッシュメモリがチップ単位
での消去の場合、書き込み管理テーブルのフラッシュメ
モリのチップ番号の欄だけの設定で良い。また、複数ワ
ード単位で消去を行なうフラッシュメモリの場合は、書
き込み管理テーブルのフラッシュメモリのチップ番号と
セクタ番号の2つの欄のセットとなる。しかし、複数ワ
ード単位で消去を行なうフラッシュメモリであっても、
1セクタ単位での消去とは限らない。フラッシュメモリ
が複数セクタの容量を1ブロックとして消去する場合、
書き込み管理テーブルのフラッシュメモリのセクタ番号
の欄の設定を行なうことで複数セクタの消去となる。
き込み電源Vppが必要な場合、全てのフラッシュメモ
リ4に書き込み電源Vppを印加している。しかし、書
き込み電源Vppを書き込みを行なうフラッシュメモリ
にのみ印加する方法も有る。その実施例である半導体デ
ィスク装置のブロック図を図5に示す。図中61はVp
p発生回路6からフラッシュメモリ4へ書き込み電源V
ppの印加をオンオフするスイッチ部であり、プロセッ
サ2で制御され、複数の書き込み電源Vppの出力の選
択が可能である。その他は図1と同じ構成である。標準
バス1から書き込みの要求がきたとき、プロセッサ2は
Vpp発生回路6に対して書き込み電源Vppの発生を
起動する。その後、論理セクタ番号を物理セクタ番号に
変換し、物理セクタ番号を図2の書き込み管理テーブル
に保持する。この時、書き込みを行なう複数あるいは一
つのフラッシュメモリ4への書き込み電源Vppを、V
ppスイッチ部61の指定によってそれぞれ印加してや
る。この書き込み電源VppのVppスイッチ部61の
指定による印加は、書き込み時だけでなく、消去などフ
ラッシュメモリ4が書き込み電源Vppを必要とする場
合に行なうのは明らかである。
電源電圧とは異なる電圧値の書き込み電源Vppが必要
であるフラッシュメモリについて述べた。しかし、単一
電源のフラッシュメモリ、要するに書き込み電源Vpp
が必要の無いフラッシュメモリを搭載した半導体ディス
ク装置のブロック図を図6に示す。構成は図1と同じで
あるが、Vpp発生回路6を搭載する必要が無い。ま
た、図2の書き込みフローチャートや、図4の消去のフ
ローチャートで書き込み電源のオンオフ処理が必要無く
なるのは明らかである。
ュメモリのチップの選択をチップイネーブル信号CEで
行なっている。しかし、チップイネーブル信号CEでな
くライトイネーブル信号WEで書き込むフラッシュメモ
リの選択を制御する方法が有る。その時の半導体ディス
ク措置のブロック図を図7に示す。図中32は書き込み
を行なうフラッシュメモリ4へのライトイネーブル信号
WEを選択的にフラッシュメモリ4に与える、WE選択
部である。その他は図1と同じ構成である。WE選択部
32は書き込みが発生したフラッシュメモリに対しての
みライトイネーブル信号を有効にする。プロセッサ2が
行なう書き込みの制御は、図2のフローチャートが示す
動作と同じとなる。
ーブル信号WEが無いものが有る。このフラッシュメモ
リにデータを書き込む場合には、チップイネーブル信号
CEと、書き込み電源Vppの制御により書き込みを制
御する。このようなフラッシュメモリであっても、本発
明を用い、書き込みや消去の高速化が図れる。
よれば、大量の書き込みデータが有る補助記憶装置等
に、読み出しに比較して書き込みが低速なフラッシュメ
モリを用いても、装置全体での書き込みを高速に行なえ
るという効果が有る。特に、連続した大量のデータの書
き込みが有る場合に効果が大きい。また、複数領域同時
の消去に関しても高速に消去できる。
ために、データの書き込み時間を短縮した半導体記憶装
置を提供できる。
ク装置のブロック図。
ル。
ク装置のブロック図。
ク装置のブロック図。
ク装置のブロック図。
ング波形の説明図。
Claims (6)
- 【請求項1】フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、 書き込み指示を上記フラッシュメモリに送り、書き込み
指示が送られた上記フラッシュメモリが次の書き込み指
示を受付可能となるまでの間に、書き込みが行なわれて
いる上記フラッシュメモリとは別のフラッシュメモリに
書き込み指示を送る制御部を有することを特徴とした半
導体記憶装置。 - 【請求項2】フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、 書き込み指示を上記フラッシュメモリに送る制御部を有
し、 書き込み指示が送られた上記フラッシュメモリは、次の
書き込み指示を受付可能となると受付可能の信号を出力
し、 制御部は、上記受付可能の信号を受付けるまでの間に、
書き込みが行なわれている上記フラッシュメモリとは別
のフラッシュメモリに書き込み指示を送ることを特徴と
した半導体記憶装置。 - 【請求項3】フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、 データの消去の指示を上記フラッシュメモリに送り、指
示が送られた上記フラッシュメモリが次の消去の指示を
受付可能となるまでの間に、消去が行なわれている上記
フラッシュメモリとは別のフラッシュメモリに消去の指
示を送る制御部を有することを特徴とした半導体記憶装
置。 - 【請求項4】フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、 データの消去の指示を上記フラッシュメモリに送る制御
部を有し、 消去の指示が送られた上記フラッシュメモリは、次の消
去の指示が受付可能となると受付可能の信号を出力し、 制御部は、上記受付可能の信号を受付けるまでの間に、
消去が行なわれている上記フラッシュメモリとは別のフ
ラッシュメモリに消去の指示を送ることを特徴とした半
導体記憶装置。 - 【請求項5】フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、 データの書き込みの指示もしくはデータの消去の指示を
上記フラッシュメモリに送り、データの書き込みの指示
もしくはデータの消去の指示を送ったフラッシュメモリ
を示す信号を出力する制御部と、 上記フラッシュメモリを示す信号を受けて、上記フラッ
シュメモリがデータを書き込む際もしくはデータを消去
する際に使用する電圧を、上記書き込みもしくは消去が
行われているフラッシュメモリに選択的に供給するスイ
ッチを有することを特徴とした半導体記憶装置。 - 【請求項6】請求項1、2、3、4または5記載の半導
体記憶装置において、 データの書き込みの指示もしくはデータの消去の指示を
受けたフラッシュメモリの論理アドレスと物理アドレス
の対応情報を記憶する記憶手段を有することを特徴とし
た半導体記憶装置。
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