JPH0457295A - 電気的書込消去可能メモリ回路 - Google Patents
電気的書込消去可能メモリ回路Info
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- JPH0457295A JPH0457295A JP2162835A JP16283590A JPH0457295A JP H0457295 A JPH0457295 A JP H0457295A JP 2162835 A JP2162835 A JP 2162835A JP 16283590 A JP16283590 A JP 16283590A JP H0457295 A JPH0457295 A JP H0457295A
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- Japan
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- electrically programmable
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- 230000015654 memory Effects 0.000 title claims abstract description 36
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に係わり、例えばディジタル通信や
データ伝送用の通信機での各種バックアップに用いられ
る電気的書込消去可能メモリ回路に関する。
データ伝送用の通信機での各種バックアップに用いられ
る電気的書込消去可能メモリ回路に関する。
ユーザがプログラム可能なリードオンリメモリ（以下Ｆ
ＲＯＭという。）の１つとして電気的書込消去可能メモ
リ （以下ＥＥＰＲＯＭという。）が多く使用されるに
至っている。このＥＥＰＲＯＭは、従来の消去可能ＦＲ
ＯＭ （ＥＰＲＯＭ）とは異なって消去に紫外線を必要
とせず簡単に消去可能なので、例えばディジタル通信を
行う通信機等における各種情報のバックアップに用いら
れるなど、今後その使用の増加が予想される。最近では
書き込みや消去に必要な制御回路や高電圧発生回路が素
子に内蔵され、５Ｖ単一電源で通常のスタティック・ラ
ンダムアクセスメモリ （ＳＲＡＭ）と同様のタイミン
グでの書き込みや消去が可能となっている。このＥＥＰ
ＲＯＭでは、素子内部での書き込み動作にはかなりの時
間を要するので、現在ではバイト単位での書き込みや消
去動作に加えて、複数バイト数連続したページ単位での
書き込み・消去ができるようにして高速化が図られてい
る。例えば、ある素子では１周期Ｉ Ｑｍｓの間にペー
ジ当たり６４バイトの連続したデータの書き込み・消去
ができ、従来型に比べて数十倍の高速処理が可能となっ
ている。
ＲＯＭという。）の１つとして電気的書込消去可能メモ
リ （以下ＥＥＰＲＯＭという。）が多く使用されるに
至っている。このＥＥＰＲＯＭは、従来の消去可能ＦＲ
ＯＭ （ＥＰＲＯＭ）とは異なって消去に紫外線を必要
とせず簡単に消去可能なので、例えばディジタル通信を
行う通信機等における各種情報のバックアップに用いら
れるなど、今後その使用の増加が予想される。最近では
書き込みや消去に必要な制御回路や高電圧発生回路が素
子に内蔵され、５Ｖ単一電源で通常のスタティック・ラ
ンダムアクセスメモリ （ＳＲＡＭ）と同様のタイミン
グでの書き込みや消去が可能となっている。このＥＥＰ
ＲＯＭでは、素子内部での書き込み動作にはかなりの時
間を要するので、現在ではバイト単位での書き込みや消
去動作に加えて、複数バイト数連続したページ単位での
書き込み・消去ができるようにして高速化が図られてい
る。例えば、ある素子では１周期Ｉ Ｑｍｓの間にペー
ジ当たり６４バイトの連続したデータの書き込み・消去
ができ、従来型に比べて数十倍の高速処理が可能となっ
ている。
このように、最近のＥＥＦＲＯＭではページ単位の高速
処理が可能になってきてはいるが、素子の特性上、書き
込みの１周期の時間が経過するまでは次のページの書き
込みを行うことができなかった。
処理が可能になってきてはいるが、素子の特性上、書き
込みの１周期の時間が経過するまでは次のページの書き
込みを行うことができなかった。
第３図は、従来のＥＥＦＲＯＭへの書込動作を表わした
ものである。例えば、データ書込周期ｔ１が１０ｍ５．
バイトごとの書込周期ｔ２が１００μｓ、ｌページ当た
りのバイト数ｋが６４バイトのＥＥＰＲＯＭでメモリ回
路を構成したとすると、１ページのデータ書込に実際に
要する時ＭＴ、は次の（１）式のようになる。
ものである。例えば、データ書込周期ｔ１が１０ｍ５．
バイトごとの書込周期ｔ２が１００μｓ、ｌページ当た
りのバイト数ｋが６４バイトのＥＥＰＲＯＭでメモリ回
路を構成したとすると、１ページのデータ書込に実際に
要する時ＭＴ、は次の（１）式のようになる。
Ｔｒ ＝ｔｚ ｘｋ
＝１００ （μＳｏｌ Ｘ６４ ［バイト〕＝６
．４ （ｍｓｌ・・・・・・（１）しかしながら、書き
込みの１周期１ Ｑｍｓが経過するまでは次のページの
書き込みをすることができないので、あるページの書き
込みから次のページの書き込みまでには、次の（２）式
のような待ち時間Ｔｗが存在することとなる。
．４ （ｍｓｌ・・・・・・（１）しかしながら、書き
込みの１周期１ Ｑｍｓが経過するまでは次のページの
書き込みをすることができないので、あるページの書き
込みから次のページの書き込みまでには、次の（２）式
のような待ち時間Ｔｗが存在することとなる。
Ｔ、 ＝ｔｌ −Ｔ。
＝３．６ ［ｍｓｌ・・・・・・（２）従って、例えば
２５６バイトのデータを書き込む場合の所要時間は、次
の（３）式に示すようにデータ書込周期ｔ１ に制約さ
れる。
２５６バイトのデータを書き込む場合の所要時間は、次
の（３）式に示すようにデータ書込周期ｔ１ に制約さ
れる。
１０ （ｍｓ） Ｘ （２５６／６４）＝４０［ｍｓ）
・・・・・・（３） この中には本来無駄な時間である待ち時間Ｔｗも含まれ
ることとなる。
・・・・・・（３） この中には本来無駄な時間である待ち時間Ｔｗも含まれ
ることとなる。
このように、従来のＥＥＦＲＯＭを用いたメモリ回路で
は、実際の書込時間の他にかなり長い待ち時間Ｔｗがあ
ったため、書き込みの効率が悪いという欠点があった。
は、実際の書込時間の他にかなり長い待ち時間Ｔｗがあ
ったため、書き込みの効率が悪いという欠点があった。
そこで、本発明の目的は、待ち時間なく効率的なデータ
の書き込みを行うことのできる電気的書込消去可能メモ
リ回路を提供することにある。
の書き込みを行うことのできる電気的書込消去可能メモ
リ回路を提供することにある。
請求項１記載の発明では、（ｉ）それぞれ所定バイト数
連続してデータの書き込みが可能な複数の電気的書込消
去可能メモリと、（ｉｉ ）これら複数の電気的書込消
去可能メモリからデータ書き込みの対象となるものを１
つずつ巡回的に選択する電気的書込消去可能メモリ選択
手段と、（■１）この電気的書込消去可能メモリ選択手
段により選択された電気的書込消去可能メモリに対し、
データを所定バイト数ずつ連続的に書き込むデータ書込
手段とを電気的書込消去可能メモリ回路に具備させる。
連続してデータの書き込みが可能な複数の電気的書込消
去可能メモリと、（ｉｉ ）これら複数の電気的書込消
去可能メモリからデータ書き込みの対象となるものを１
つずつ巡回的に選択する電気的書込消去可能メモリ選択
手段と、（■１）この電気的書込消去可能メモリ選択手
段により選択された電気的書込消去可能メモリに対し、
データを所定バイト数ずつ連続的に書き込むデータ書込
手段とを電気的書込消去可能メモリ回路に具備させる。
そして、請求項１記載の発明では、ページ書き込みが可
能な電気的書込消去可能メモリを複数用意し、これらの
メモリを１つずつ順次巡回的に選択して、所定バイト数
連続したそれぞれのデータブロックがさらに互いに連続
するように書き込みを行うこととする。
能な電気的書込消去可能メモリを複数用意し、これらの
メモリを１つずつ順次巡回的に選択して、所定バイト数
連続したそれぞれのデータブロックがさらに互いに連続
するように書き込みを行うこととする。
請求項２記載の発明では、（ｉ）一定のバイト書込周期
で所定バイト数連続的にデータの書き込みと消去が可能
なページ書込モードをそれぞれ有する複数の電気的書込
消去可能メモリチップと、（ｉｉ）与えられたアドレス
信号の一部をデコードして、前記複数の電気的書込消去
可能メモリチップを１つずつ順次巡回的に選択するため
のチップセレクト信号を作成し出力するアドレスデコー
ダと、（ｉｉｉ ）このアドレスデコーダから出力され
るチップセレクト信号の指定するそれぞれの電気的書込
消去可能メモリチップに対し、所定バイト数のデータを
それぞれ１ブロックとして順次連続的に書き込むデータ
ブロック書込手段とを電気的書込消去可能メモリ回路に
具備させる。
で所定バイト数連続的にデータの書き込みと消去が可能
なページ書込モードをそれぞれ有する複数の電気的書込
消去可能メモリチップと、（ｉｉ）与えられたアドレス
信号の一部をデコードして、前記複数の電気的書込消去
可能メモリチップを１つずつ順次巡回的に選択するため
のチップセレクト信号を作成し出力するアドレスデコー
ダと、（ｉｉｉ ）このアドレスデコーダから出力され
るチップセレクト信号の指定するそれぞれの電気的書込
消去可能メモリチップに対し、所定バイト数のデータを
それぞれ１ブロックとして順次連続的に書き込むデータ
ブロック書込手段とを電気的書込消去可能メモリ回路に
具備させる。
そして、請求項２記載の発明では、アドレスデコーダで
アドレス信号の一部をデコードすることによりチップセ
レクト信号を作成して複数の電気的書込消去可能メモリ
チップを巡回的に選択し、その選択されたそれぞれのメ
モリチップに対し、連続した所定バイト数のデータブロ
ック同士がさらに連続するように書き込みを行うことと
する。
アドレス信号の一部をデコードすることによりチップセ
レクト信号を作成して複数の電気的書込消去可能メモリ
チップを巡回的に選択し、その選択されたそれぞれのメ
モリチップに対し、連続した所定バイト数のデータブロ
ック同士がさらに連続するように書き込みを行うことと
する。
以下実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例における電気的書込消去可能
メモリ回路を表わしたものである。この回路には６４バ
イト単位のページ書込と消去動作が可能な４つのＥＥＰ
ＲＯＭｌ １〜１４が備えられ、それぞれのチップセレ
クト端子Ｃ８には、アドレスデコーダ１５からチップセ
レクト信号１６〜１９が入力されるようになっている。
メモリ回路を表わしたものである。この回路には６４バ
イト単位のページ書込と消去動作が可能な４つのＥＥＰ
ＲＯＭｌ １〜１４が備えられ、それぞれのチップセレ
クト端子Ｃ８には、アドレスデコーダ１５からチップセ
レクト信号１６〜１９が入力されるようになっている。
このアドレスデコーダ１５には、メインシステムの図示
しない中央処理装置（ＣＰＵ）からアドレス線２１．２
２を介してアドレス信号Ａｓ 、Ａｔ が入力され、こ
れを基にチップセレクト信号１６〜１９のうちのいずれ
か１つが作成し出力する。ここでは、チップセレクト信
号が“Ｌ−レベルになることにより、該当するチップが
アクティブになるものとする。
しない中央処理装置（ＣＰＵ）からアドレス線２１．２
２を介してアドレス信号Ａｓ 、Ａｔ が入力され、こ
れを基にチップセレクト信号１６〜１９のうちのいずれ
か１つが作成し出力する。ここでは、チップセレクト信
号が“Ｌ−レベルになることにより、該当するチップが
アクティブになるものとする。
また、ＥＥＰＲＯＭｌ １〜１４には、それぞれ８ビッ
ト分のデータ端子群りと１５ビット分のアドレス端子群
Ａが備えられている。このうち、各ＥＥＰＲＯＭのデー
タ端子群りには、図示しないメインシステムからのデー
タバス２４が４分岐されたうえでパラレルに接続され、
バックアップデータＩ Ｏｏ −ＩＯｌのやりとりが行
われる。一方、各ＥＥＰＲＯＭのアドレス端子群Ａには
、ＣＰＵからのアドレスバス２５が４分岐されたうえで
パラレルに接続され、アドレス信号Ａ０〜Ａ。
ト分のデータ端子群りと１５ビット分のアドレス端子群
Ａが備えられている。このうち、各ＥＥＰＲＯＭのデー
タ端子群りには、図示しないメインシステムからのデー
タバス２４が４分岐されたうえでパラレルに接続され、
バックアップデータＩ Ｏｏ −ＩＯｌのやりとりが行
われる。一方、各ＥＥＰＲＯＭのアドレス端子群Ａには
、ＣＰＵからのアドレスバス２５が４分岐されたうえで
パラレルに接続され、アドレス信号Ａ０〜Ａ。
Ａ６〜ＡＨ，が入力されるようになっている。
なお、本実施例では説明を簡略化するため、書き込み時
に用いられるいわゆるライトイネーブル（書き込み許可
）信号は省略しであるが、この信号によりデータバス２
４の方向性が切り換えられるようになっているのはもち
ろんである。
に用いられるいわゆるライトイネーブル（書き込み許可
）信号は省略しであるが、この信号によりデータバス２
４の方向性が切り換えられるようになっているのはもち
ろんである。
第２図と共に、以上のような構成の電気的書込消去可能
メモリ回路の動作を説明する。ここでは、従来例と同様
、書込周期１（１ｍｓ、バイト書込周期１００μｓのＥ
ＥＰＲＯＭに対し、６４バイト単位でのページ書込を行
うものとして説明する。
メモリ回路の動作を説明する。ここでは、従来例と同様
、書込周期１（１ｍｓ、バイト書込周期１００μｓのＥ
ＥＰＲＯＭに対し、６４バイト単位でのページ書込を行
うものとして説明する。
ＣＰＵからアドレス制御線２１．２２を介してアドレス
信号Ａ＠、Ａｑ が入力されると、アドレスデコーダ１
５はこれをデコードし、ＥＥＰＲＯＭ１１〜１４のうち
の１つを指定するためのチップセレクト信号を作成する
。例えば、アドレス信号へ６、Ａ１ が共に＊ Ｌ ｓ
レベルのとき、アドレスデコーダ１５はチップセレクト
信号１６を“Ｌ″レベル変化させ、他を“Ｈ”レベルに
保持する。
信号Ａ＠、Ａｑ が入力されると、アドレスデコーダ１
５はこれをデコードし、ＥＥＰＲＯＭ１１〜１４のうち
の１つを指定するためのチップセレクト信号を作成する
。例えば、アドレス信号へ６、Ａ１ が共に＊ Ｌ ｓ
レベルのとき、アドレスデコーダ１５はチップセレクト
信号１６を“Ｌ″レベル変化させ、他を“Ｈ”レベルに
保持する。
これにより第１のＥＥＰＲＯＭＩ １が選択され、バイ
ト書込周期１００μｓで６４バイトのデータが連続して
書き込まれる（第２図ａ、期間Ａ）。
ト書込周期１００μｓで６４バイトのデータが連続して
書き込まれる（第２図ａ、期間Ａ）。
これに要する時間Ｔｒは（１）式に示したように６．４
ｍｓである。
ｍｓである。
次に、ＣＰＵがアドレス信号Ａｓ 、Ａ、をそれぞれ“
Ｌ′″、＃Ｈ１１レベルにセットすると、アドレスデコ
ーダ１５はチップセレクト信号１７を“Ｌ”レベルに変
化させ、他を“Ｈ”レベルに保持する。これにより第２
のＥＥＰＲＯＭＩ ２が選択され、前回同様バイト書込
周期１００μＳで６４バイトのデータが連続して書き込
まれる（第２図ｂ１期間Ｂ）。これに要する時間Ｔ、
もまた５、４ｍｓである。
Ｌ′″、＃Ｈ１１レベルにセットすると、アドレスデコ
ーダ１５はチップセレクト信号１７を“Ｌ”レベルに変
化させ、他を“Ｈ”レベルに保持する。これにより第２
のＥＥＰＲＯＭＩ ２が選択され、前回同様バイト書込
周期１００μＳで６４バイトのデータが連続して書き込
まれる（第２図ｂ１期間Ｂ）。これに要する時間Ｔ、
もまた５、４ｍｓである。
さらに、ＣＰＵはアドレス信号Ａｌｌ５八１ を“Ｈ”
、“Ｌ”レベル、サラに”Ｈ”、“Ｈ″レベルと順次変
化させることにより第３、第４のＥＥＰＲＯＭｌ３．１
４を選択し、それぞれに６４バイトずつデータの連続書
き込みを行う（第２図ｃ、ｄ）。
、“Ｌ”レベル、サラに”Ｈ”、“Ｈ″レベルと順次変
化させることにより第３、第４のＥＥＰＲＯＭｌ３．１
４を選択し、それぞれに６４バイトずつデータの連続書
き込みを行う（第２図ｃ、ｄ）。
第４のＥＥＦＲＯＭ１４への書き込みが終了すると、Ｃ
ＰＵは再びアドレス信号Ａ６、Ａ１ を共に“Ｌ”レベ
ルにセットし、以下同様の書き込み動作を繰り返す。
ＰＵは再びアドレス信号Ａ６、Ａ１ を共に“Ｌ”レベ
ルにセットし、以下同様の書き込み動作を繰り返す。
このようにして、４つのＥＥＦＲＯＭのうちの１つが巡
回的に選択され、選択されたＥＥＦＲＯＭに対し、６４
バイトのページ書込動作が待ち時間なく行われることと
なる。
回的に選択され、選択されたＥＥＦＲＯＭに対し、６４
バイトのページ書込動作が待ち時間なく行われることと
なる。
例えば２５６バイトのデータを書き込む場合、これに要
する時間は次の（４）式に示すように２５・６ｍｓとな
る。
する時間は次の（４）式に示すように２５・６ｍｓとな
る。
６、 ４ ［：ｍｓ］ Ｘ （２５６／６４）＝２５．
６ ［：＝５）−−・（４） 従って、本実施例では（３）式に示した従来の所要時間
に比べて約４割短い時間で書き込みが可能となる。
６ ［：＝５）−−・（４） 従って、本実施例では（３）式に示した従来の所要時間
に比べて約４割短い時間で書き込みが可能となる。
なお、本実施例ではバイト書込周期を１００μｓとした
が、この値がさらに小さいメモリチップを使用すれば、
時間短縮の効果が一層顕著となることはもちろんである
。
が、この値がさらに小さいメモリチップを使用すれば、
時間短縮の効果が一層顕著となることはもちろんである
。
また、本実施例では、４個のＥＥＦＲＯＭを用いること
としたが、書込周期１． に比べてバイト書込周期ｔ
２がはるかに短い場合には、より多くのメモリチップを
用いればよい。
としたが、書込周期１． に比べてバイト書込周期ｔ
２がはるかに短い場合には、より多くのメモリチップを
用いればよい。
以上説明したように本発明によれば、ページ書き込みが
可能な電気的書込消去可能メモリを複数用意し、これら
のメモリを順次選択して所定バイト数連続したデータブ
ロックがさらに互いに連続するように書き込むこととし
たので、従来のように書込待ち時間の間待つことな（連
続的にデータを書き込むことができる。従って、効率的
なバックアップが可能となり、それに要する時間を短縮
することができるという効果がある。
可能な電気的書込消去可能メモリを複数用意し、これら
のメモリを順次選択して所定バイト数連続したデータブ
ロックがさらに互いに連続するように書き込むこととし
たので、従来のように書込待ち時間の間待つことな（連
続的にデータを書き込むことができる。従って、効率的
なバックアップが可能となり、それに要する時間を短縮
することができるという効果がある。
第１図、第２図は本発明の一実施例を説明するためのも
ので、このうち第１図は電気的書込消去可能メモリ回路
を示すブロック図、第２図は第１図の電気的書込消去可
能メモリ回路の動作を説明するためのタイミング図、第
３図は従来の電気的書込消去可能メモリ回路の動作を説
明するためのタイミング図である。
ので、このうち第１図は電気的書込消去可能メモリ回路
を示すブロック図、第２図は第１図の電気的書込消去可
能メモリ回路の動作を説明するためのタイミング図、第
３図は従来の電気的書込消去可能メモリ回路の動作を説
明するためのタイミング図である。
Claims (1)
- 【特許請求の範囲】 １）それぞれ所定バイト数連続してデータの書き込みが
可能な複数の電気的書込消去可能メモリと、 これら複数の電気的書込消去可能メモリからデータ書き
込みの対象となるものを１つずつ巡回的に選択する電気
的書込消去可能メモリ選択手段と、この電気的書込消去
可能メモリ選択手段により選択された電気的書込消去可
能メモリに対し、データを所定バイト数ずつ連続的に書
き込むデータ書込手段 とを具備することを特徴とする電気的書込消去可能メモ
リ回路。 ２）一定のバイト書込周期で所定バイト数連続的にデー
タの書き込みと消去が可能なページ書込モードをそれぞ
れ有する複数の電気的書込消去可能メモリチップと、 与えられたアドレス信号の一部をデコードして、前記複
数の電気的書込消去可能メモリチップを１つずつ順次巡
回的に選択するためのチップセレクト信号を作成し出力
するアドレスデコーダと、このアドレスデコーダから出
力されるチップセレクト信号の指定するそれぞれの電気
的書込消去可能メモリチップに対し、所定バイト数のデ
ータをそれぞれ１ブロックとして順次連続的に書き込む
データブロック書込手段 とを具備することを特徴とする電気的書込消去可能メモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162835A JPH0457295A (ja) | 1990-06-22 | 1990-06-22 | 電気的書込消去可能メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162835A JPH0457295A (ja) | 1990-06-22 | 1990-06-22 | 電気的書込消去可能メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457295A true JPH0457295A (ja) | 1992-02-25 |
Family
ID=15762152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162835A Pending JPH0457295A (ja) | 1990-06-22 | 1990-06-22 | 電気的書込消去可能メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457295A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-06-22 JP JP2162835A patent/JPH0457295A/ja active Pending
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