[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3782840B2 - 外部記憶装置およびそのメモリアクセス制御方法 - Google Patents

外部記憶装置およびそのメモリアクセス制御方法

Info

Publication number
JP3782840B2
JP3782840B2 JP17907595A JP17907595A JP3782840B2 JP 3782840 B2 JP3782840 B2 JP 3782840B2 JP 17907595 A JP17907595 A JP 17907595A JP 17907595 A JP17907595 A JP 17907595A JP 3782840 B2 JP3782840 B2 JP 3782840B2
Authority
JP
Japan
Prior art keywords
memory
sector data
data
host computer
error correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP17907595A
Other languages
English (en)
Other versions
JPH0934740A (ja
Inventor
隆之 田村
茂雅 塩田
国弘 片山
理之 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16059657&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3782840(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority to JP17907595A priority Critical patent/JP3782840B2/ja
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to TW085108136A priority patent/TW308658B/zh
Priority to KR1019960028077A priority patent/KR100227419B1/ko
Priority to US08/679,960 priority patent/US5732208A/en
Publication of JPH0934740A publication Critical patent/JPH0934740A/ja
Priority to US09/544,609 priority patent/US6199187B1/en
Priority to US09/750,707 priority patent/US6701471B2/en
Priority to US10/748,156 priority patent/US7234087B2/en
Publication of JP3782840B2 publication Critical patent/JP3782840B2/ja
Application granted granted Critical
Priority to US11/599,388 priority patent/US7721165B2/en
Priority to US13/475,679 priority patent/USRE45857E1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、静的記憶装置を用いた、コンピュータの外部記憶装置に係わり、特に、任意バイト幅を持つセクタデータをセクタ単位に連続アクセスするときに、セクタデータのエラー検出およびエラー訂正を高速に処理するための外部記憶装置に関する。
【0002】
【従来の技術】
従来、メモリ制御における信頼性向上と高速アクセスを同時に実現する技術としては、特公平6−105443号公報に記載されているように、メモリから出力されるxバイト幅のデータを奇数部(x/2バイト幅)と偶数部(x/2バイト幅)に分割して、奇数部と偶数部のそれぞれについて、エラー訂正コードを用いてエラー検出およびエラー訂正を行ない、奇数部と偶数部から出力されるx/2バイト幅のデータをインタリーブ制御によって、x/2バイト幅のシステムバスに連続して出力する方式がある。
【0003】
ところで、mバイト(例えば512バイト)幅を持つセクタデータに対し、エラー検出およびエラー訂正を行なうには、mバイト幅のセクタデータをnバイト(例えば1バイト)単位に、m/n回(mはnの倍数である)にわけて、エラー訂正手段に入力する必要がある。
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来技術でのエラー検出およびエラー訂正は、システムバスのバイト幅と同じバイト幅のデータに対して行うものであり、システムバスのバイト幅より大きなmバイト幅のセクタデータに対するエラー検出およびエラー訂正を行なうものにはそのまま適用できない。しかも、上記従来技術では、奇数部と偶数部の両方に、別個のエラー訂正手段を必要としている。
【0005】
本発明の目的は、システムバスのバイト幅よりも大きなmバイト幅のセクタデータに対してエラー検出およびエラー訂正を行なう場合に、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【0006】
本発明の他の目的は、単一のエラー訂正手段を用いて、エラー検出およびエラー訂正に要する時間を短縮し、高速なメモリアクセスを実現する外部記憶装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本発明は、
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第1のメモリおよび第2のメモリと、
前記ホストコンピュータから前記第1および第2のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第1および第2のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第1および第2のメモリの一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記第1および第2のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。
【0008】
この外部記憶装置において、好ましくは、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第1のメモリのメモリバスを接続するとともに、その他方へ前記第2のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第1および第2のメモリのセクタデータの読み出しを行う。
【0009】
前記ホストコンピュータから前記第1および第2のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第1および第2のメモリへのセクタデータの格納を行うようにしてもよい。
【0010】
前記第1および第2のメモリに代えて、システムバスのバス幅の2倍のバス幅のメモリバスを有しセクタデータを格納するメモリを用いてもよい。この場合には、前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。
【0011】
また、本発明による外部記憶装置のメモリアクセス制御方法は、
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第1のメモリ、および、偶数番目のセクタのセクタデータを格納する第2のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第1のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第2のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ1番目のセクタデータを前記第1のメモリから前記ホストコンピュータへ転送する間に2番目のセクタデータを前記第2のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ2番目のセクタデータを前記第2のメモリから前記ホストコンピュータへ転送する間に3番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだN番目のセクタデータを前記ホストコンピュータへ転送する間にN+1番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。
【0012】
【作用】
本発明によれば、制御手段(例えば、マイクロプロセッサ)は、N番目のセクタデータとN+1番目のセクタデータを同時に読み出すことを可能とするように、ライト対象の複数のセクタデータをメモリに格納できる。これにより、データ切り替え手段によって、N番目のセクタデータをシステムバスに出力すると同時に、N+1番目のセクタデータをエラー訂正手段に対し出力することができる。したがって、N+1番目のセクタデータに対するエラー検出およびエラー訂正に要する時間は、N番目のセクタデータをシステムバスに出力するときに、同時に行なうことが可能となるので、セクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することが可能となる。
【0013】
また、エラー検出・訂正は、常にホストコンピュータに転送しているセクタデータの次のセクタデータについてのみ実行するので、エラー訂正手段は単一個用いればよい。
【0014】
【実施例】
以下、本発明の実施例を図面を用いて説明する。
【0015】
図1は、本発明による外部記憶装置の一実施例のシステム構成を示すブロック図である。
【0016】
1は、ホストコンピュータ2からのコマンドにしたがって、第1のメモリ4および第2のメモリ5に対し、セクタデータをライトまたはリードするメモリ制御装置であり、制御信号22および外部バス32によって、ホストコンピュータ2のコマンドを受け付ける。
【0017】
ホストコンピュータ2は、ホストコンピュータバス31によって、システムバス3に接続され、制御信号22とシステムバス3を使用して、メモリ制御装置1に対し、セクタデータのライトおよびリードの動作を行なう。第1のメモリ4および第2のメモリ5は、それぞれセクタデータを格納する記憶手段であり、本実施例では、フラッシュメモリを用いる。フラッシュメモリは、予め定められたバイト数(例えば512バイト)のセクタ単位にデータの電気的消去・書き換えが可能な不揮発性の半導体メモリとして知られている。但し、本発明は静的記憶装置である他の書き込み可能メモリに対しても適用することが可能である。ローカルバス6は、メモリ制御装置1、ライトバッファ7そしてマイクロプロセッサ8を接続しているバスである。ライトバッファ7は、ホストコンピュータ2が、ライトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス61によってローカルバス6に接続される。マイクロプロセッサ8は、マイクロプロセッサバス62によってローカルバス6に接続され、ホストコンピュータ2がメモリ制御装置1に設定したコマンドを解析し、メモリ制御装置1が行なう動作の設定を行なう。
【0018】
ここで、システムバス3のバス幅がMバイトのとき、ローカルバス6のバス幅はシステムバス3と同一のMバイトであり、第1のメモリバス111および第2のメモリバス112のバス幅もシステムバス3と同一のMバイトである。
【0019】
データ切り替え手段11は、第1のメモリバス111および第2のメモリバス112からのセクタデータをECCバス113および内部データバス114に切り換える。エラー訂正手段12は、内部データバス114からのセクタデータに対するエラー訂正用符号を生成し、また、ECCバス113からのセクタデータに対するエラー検出およびエラー訂正を行なう。システムインタフェース部13は、制御信号22および外部バス32によって、ホストコンピュータ2からのメモリアクセスに対するコマンドを受け付ける。このとき、システムインタフェース部13は、割り込み信号131をマイクロプロセッサ8に対し出力する。また、システムインタフェース部13は、制御信号22によるリード/ライトからセクタデータに対するリード信号132、ライト信号133、転送終了信号134およびタイミング信号135を生成する。
【0020】
ホストコンピュータ2がセクタデータをライトする場合には、ライト信号133が出力され、ホストコンピュータ2からのセクタデータは、タイミング信号135のタイミングで内部データバス114からライトバッファ7に格納される。また、ホストコンピュータ2がセクタデータをリードする場合には、リード信号132が出力され、第1のメモリバス111または第2のメモリバス112のセクタデータをタイミング信号135のタイミングで読み出し、データ切り替え手段11によって内部データバス114に切り替え、システムインタフェース部13からホストコンピュータ2に出力する。さらに、ホストコンピュータ2にセクタデータを出力すると同時に、第1のメモリバス111または第2のメモリバス112のセクタデータをデータ切り替え手段11でECCバス113に切り換え、エラー訂正手段12において、エラー検出およびエラー訂正を行なう。
【0021】
図1において、システムインタフェース部13より下側に示した部分は、図20にその外観を示すようなメモリカード内に内蔵することが可能である。
【0022】
図2は、システムインタフェース部13の構成を示すブロック図である。
【0023】
データバッファ136は、外部バス32からのセクタデータおよび、内部データバス114からのセクタデータをバッファリングする。アクセス設定レジスタ137には、ホストコンピュータ2からのコマンドが設定される。コマンドは、アクセスするセクタデータの先頭アドレス、アクセスの種類(リードまたはライト)およびアクセスするセクタ数を示している。ホストコンピュータ2がアクセス設定レジスタ137にコマンドを設定すると、アクセス設定レジスタ137は割り込み信号131を出力する。また、アクセス設定レジスタ137は、設定されたコマンドにより、リード信号132またはライト信号133を出力する。制御信号デコード部138は、制御信号22から、転送終了信号134およびタイミング信号135を出力する。転送終了信号134は、一つのセクタデータに対するアクセスが終了すると出力される。タイミング信号135は、ホストコンピュータ2がセクタデータをリードまたはライトするときの制御信号22から生成される。ステータスレジスタ139は、メモリ制御装置1の状態を示すデータを格納する。割り込み信号131が出力されたとき、および転送終了信号134が出力されたとき、ステータスレジスタ139はビジー状態に設定される。また、ステータスレジスタ139をレディー状態に設定するのは、マイクロプロセッサ8が行なう。ステータスレジスタ139がビジー状態であるとき、ホストコンピュータ2は、セクタデータのリードおよびライトを行なわない。
【0024】
図3は、データ切り換え手段11の構成を示すブロック図である。
【0025】
データ選択設定レジスタ115は、マイクロプロセッサ8が設定する記憶手段であり、ECCバス113および内部データバス114に出力するデータを第1のメモリバス111または第2のメモリバス112から選択するための情報が設定される。リードデータ選択回路116は、データ選択設定レジスタ115の内容に従って、内部データバス114に出力するデータを第1のメモリバス111または第2のメモリバス112から選択する。エラー訂正手段入力データ選択回路117は、データ選択設定レジスタ115の内容に従って、ECCバス113に出力するデータを第1のメモリバス111または第2のメモリバス112から選択する。
【0026】
図4にリードデータ選択回路116の真理値表を示す。データ選択設定レジスタ115の内容に従って、内部データバス114に出力するデータが、第1のメモリバス111または第2のメモリバス112から選択される。
【0027】
図5にエラー訂正手段入力データ選択回路117の真理値表を示す。データ選択設定レジスタ115の内容に従って、ECCバス113に出力するデータが、第1のメモリバス111または第2のメモリバス112から選択される。
【0028】
以下に、システムバス3のバス幅が1バイトの場合における、ホストコンピュータ2がセクタデータのリードまたはライトを行なう動作についてフローチャートを用いて説明する。
【0029】
図6は、ホストコンピュータ2がセクタデータをリードまたはライトするときのフローチャートである。
【0030】
まず、S001において、システムインタフェース部13内のアクセス設定レジスタ137にコマンドを設定する。このコマンドは、アクセス開始セクタのセクタ番号と、連続アクセスするセクタ数を含む。その後、ステータスレジスタ139を監視する(S002)。ステータスレジスタ139がレディー状態に設定されると、ホストコンピュータ2は、1バイト単位にデータバッファ136に対し、リードまたはライトを行なう(S003)。一つのセクタデータに対し、リードまたはライトが終了するまでS003の動作を繰り返す(S004)。全てのセクタデータに対してリードまたはライトが終了していない場合には(S0005,No)、前記S002からS004までの動作を繰り返し、全てのセクタデータに対してリードまたはライトが終了すると、ホストコンピュータ2のリードまたはライト動作が終了する。
【0031】
図7から図11は、マイクロプロセッサ8の動作を示すフローチャートである。
【0032】
まず、S101において、マイクロプロセッサ8は、ホストコンピュータ2がアクセス設定レジスタ137にコマンドを設定したことを示す割り込み信号131が出力されたことを監視する。割り込み信号131が出力されると、マイクロプロセッサ8は、アクセス設定レジスタ137を読み出し、ホストコンピュータ2が設定したコマンドを解析する(S102)。
【0033】
次いで、S103において、アクセスの種類が「ライト」の場合にはS104を実行し、「リード」の場合には、図9に示すフローチャートの動作を実行する。
【0034】
アクセス設定レジスタ137のコマンドが「ライト」を示している場合、ホストコンピュータ2がライトするセクタデータをライトバッファ7に格納するために、マイクロプロセッサ8はライトバッファ7に対し、アドレス81を出力し(S104)、ステータスレジスタ139にレディー状態を設定する(S105)。
【0035】
その後、一つのセクタデータがホストコンピュータ2からライトバッファ7に格納されると、制御信号デコード部138から転送終了信号134出力される。マイクロプロセッサ8は、S106において、転送終了信号134が出力されたことを検出すると、エラー訂正手段12に格納されているエラー訂正用符号を読み出す(S107)。次いで、マイクロプロセッサ8は、図8に示すフローチャートの動作を実行する。
【0036】
ライトバッファ7に格納されてセクタデータが2N−1番目(すなわち奇数番目)のセクタデータの場合には、第1のメモリ4に対する第1のメモリアドレス82を出力し(S109)、ライトバッファ7から第1のメモリ4にセクタデータを転送し、さらに、エラー訂正用符号を第1のメモリ4に格納する(S110)。また、ライトバッファ7に格納されてセクタデータが2N番目(すなわち偶数番目)のセクタデータの場合には、第2のメモリ5に対する第2のメモリアドレス83を出力し(S111)、ライトバッファ7から第2のメモリ5にセクタデータを転送し、さらに、エラー訂正用符号を第2のメモリ5に格納する(S112)。
【0037】
図17に、第1のメモリ4および第2のメモリ5に格納されたデータの様子を示す。図から分かるように、第1および第2のメモリの各アドレスには、1セクタ(ここでは512バイト)のデータとそれに対して生成されたエラー訂正用符号を格納している。本実施例におけるエラー訂正用符号は、1セクタ全体のデータに対して1つ(ここでは3バイト)の符号が付与されるものである。
【0038】
ホストコンピュータ2から全てのセクタデータのライトが終了した場合には、マイクロプロセッサ8は、S101の動作から繰り返し、終了していない場合には、前記S104からS112までの動作を繰り返す(S113)。
【0039】
アクセス設定レジスタ137のコマンドが「リード」を示している場合、図9に示すフローチャートの動作を実行する。
【0040】
まず、ホストコンピュータ2が1番目にリードするセクタデータに対するエラー検出およびエラー訂正を行なう。2N−1番目のセクタデータは、第1のメモリ4に格納されているので、エラー訂正手段12に1番目のセクタデータを入力するために、マイクロプロセッサ8は、データ選択設定レジスタ115に’1’を設定する(S114)。これにより、メモリ制御装置1では、第1のメモリ4からリードしたセクタデータをデータ切り替え手段11において、ECCバス113に切り換えて出力し、第1のメモリ4からリードしたセクタデータに対するエラー検出およびエラー訂正をエラー訂正手段12で行なう。ここで、第1のメモリ4からはセクタデータに続いて、エラー訂正用符号も出力され、エラー訂正用符号はエラー訂正手段12に入力される。これにより、エラー訂正手段12では、第1のメモリ4からリードしたセクタデータに対する復号が行なわれ、エラー検出ができる。また、メモリ制御装置1では、エラー訂正手段12に対し、第1のメモリ4からリードしたセクタデータの出力が終了すると、転送終了信号134がマイクロプロセッサ8に出力される。マイクロプロセッサ8は、転送終了信号134が出力されたことを検出すると(S115)、エラー訂正手段12に格納されている復号結果を読み出し(S116)、エラーが発生したかどうかを判定する(S117)。エラーが発生していた場合には、マイクロプロセッサ8は、エラー訂正手段12に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第1のメモリ4に格納されているエラーの発生したセクタデータに訂正結果を書き戻す(S118)。エラーが発生していない場合には、図10のS119へ進む。
【0041】
次いで、マイクロプロセッサ8は、図10に示すフローチャートの動作を行なう。S119において、マイクロプロセッサ8は、ホストコンピュータ2に出力するセクタデータが2N−1番目であるかどうかを確認する。S120では、マイクロプロセッサ8は、2N−1番目のセクタデータをホストコンピュータ2に出力すると同時に、2N番目のセクタデータをエラー訂正手段12に入力するために、データ選択設定レジスタ115に’0’を設定する。次のS121では、第1のメモリアドレス82には、ホストコンピュータ2に出力するセクタデータのアドレスを、第2のメモリアドレス83には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを出力する。S122では、マイクロプロセッサ8は、2N番目のセクタデータをホストコンピュータ2に出力すると同時に、2N+1番目のセクタデータをエラー訂正手段12に入力するために、データ選択設定レジスタ115に’1’を設定する。S123では、第1のメモリアドレス82には、エラー検出およびエラー訂正を行なうセクタデータのアドレスを、第2のメモリアドレス83には、ホストコンピュータ2に出力するセクタデータのアドレスを出力する。その後、マイクロプロセッサ8は、ステータスレジスタ139をレディー状態に設定する(S124)。
【0042】
ステータスレジスタ139がレディー状態に設定されたことにより、ホストコンピュータ2はメモリ制御装置1に対しセクタデータのリードを行なう。S125では、転送終了信号134が出力されたかどうかを判定している。一つのセクタデータに対するリードが終了すると、メモリ制御装置1の制御信号デコード部138から転送終了信号134が出力される。転送終了信号134が出力されたことにより、マイクロプロセッサ8はエラー訂正手段12に格納されている復号結果を読み出し(S126)、エラーが発生したかどうかを判定する(図11のS127)。エラーが発生していた場合には、マイクロプロセッサ8は、エラー訂正手段12に対しエラー訂正処理を起動することで、エラー位置および訂正パターンを知り、第1のメモリ4または第2のメモリ5に格納されているエラーの発生したセクタデータに訂正結果を書き戻す(S128)。発生していない場合には、S129へ進む。
【0043】
ホストコンピュータ2が全てのセクタデータのリードを終了した場合には、マイクロプロセッサ8はS101の動作から繰り返し、終了していない場合には、前記S119からS128までの動作を繰り返す(S129)。
【0044】
次に、図16、図18および図19に示したタイミング図により、図1の装置の具体的な処理例を説明する。
【0045】
図16は、ホストコンピュータ2からメモリ4、5へセクタデータを書き込むライト動作を示す。時点t0で、ホストコンピュータ2からアクセス設定レジスタ137にライトコマンドを設定すると、時点t1で割り込み信号131が発生し、マイクロプロセッサ8に割り込みをかける。時点t1で、ステータスレジスタ139はビジー信号を発生する。その後、時点t2で、ステータスレジスタ139がレディー信号を発生し、マイクロプロセッサ8がライトバッファ7に対してアドレス81を発生する。時点t3以降、ライトバッファ7の指定されたアドレス位置に、タイミング信号135にしたがって512バイトのデータ1〜512が1バイトずつ順次書き込まれる。また、タイミング信号135にしたがって、内部データバス114から512バイトのデータ1〜512が、エラー訂正手段12に入力され、エラー訂正手段12では、エラー訂正用符号を生成する。時点t4で最後のデータ512が書き込まれると、時点t5で転送終了信号134が出力される。その後、このようにしてライトバッファ7に格納されたセクタデータは、図8で説明したように、第1または第2のメモリ4、5に書き込まれる。メモリ4、5への格納結果は、図17に示すようになる。
【0046】
図18、図19は、ホストコンピュータ2からメモリ4、5のセクタデータを読み出すリード動作を示す。まず、図18において、時点t6でホストコンピュータ2からアクセス設定レジスタ137にリードコマンドを設定すると、次の時点t7で割り込み信号131が発生し、マイクロプロセッサ8に割り込みをかける。ここでは、アドレス「100」以降の複数のセクタのデータを連続して読み出すものとする。時点t8で、読み出すべき1番目のセクタのアドレス「100」を第1のメモリアドレス82に与え、時点t8以降、第1のメモリバス111から512バイトのデータおよび付随する3バイトのエラー訂正用符号を、タイミング信号135にしたがって順次1バイトずつ読み出す。これらのデータは、そのままECCバス113に出力されエラー訂正手段12に入力される。
【0047】
次に、図19に移り、エラーチェックの終了した1番目のセクタのデータを今度は内部データバス114へ(すなわちホストコンピュータ2側へ)出力するために、データ切り替え手段11の切り替え状態を反転し、時点t9で第1のメモリアドレス82のアドレスは「100」のままとし、第2のメモリアドレス83のアドレスを「101」とする。時点t10以降、再度第1のメモリ4からアドレス「100」のセクタデータを読み出す。このセクタデータは内部データバス114側に出力される。これと並行して、第2のメモリ5のアドレス「101」から2番目のセクタの512バイトのデータおよび付随する3バイトのエラー訂正用符号を順次1バイトずつ読み出し、これをエラー訂正手段12につながるECCバス113に出力する。両セクタデータの読み出しが終了した後、時点t11で今度は、エラーチェックの終了した第2のメモリ5のアドレス「101」を第1のメモリ4のメモリアドレス82に出力するとともに、第2のメモリアドレスはアドレス「101」のままとする。データ切り替え手段11の切り替え状態を反転する。これにより、時点t12以降、アドレス「101」のセクタデータを内部データバス114に出力すると同時に、次のセクタであるアドレス「102」のセクタデータをECCバス113側へ出力する。
【0048】
このようにして、連続したセクタのデータのリード時に、内部データバス114には連続的にセクタデータが得られ、その結果、ホストコンピュータ2からは、エラー訂正手段12によるエラーチェック処理の時間が存在しないようにみえる。
【0049】
以上説明したように、本実施例によれば、マイクロプロセッサ8は、ライトバッファ7に格納された奇数番目のセクタデータを第1のメモリ4に、偶数番目のセクタデータを第2のメモリ5に格納することにより、ホストコンピュータ2がN番目のセクタデータをリードすると同時に、N+1番目のセクタデータをエラー訂正手段12に対し出力することができるので、N+1番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【0050】
図12は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【0051】
メモリ9、メモリバス91、データ切り替え手段92以外は、図1と同一の構成であり、同一の動作を行なう。メモリ9は、図1の第1のメモリ4および第2のメモリ5の持つバス幅の2倍のバス幅を持ち、メモリバス91によって、メモリ制御装置1のデータ切り替え手段92とローカルバス6に接続される。データ切り替え手段92は、メモリバス91からの上位データと下位データを内部データバス114およびECCバス113に切り換える。
【0052】
図13は、データ切り替え手段92の構成を示すブロック図である。
【0053】
データ選択設定レジスタ115、リードデータ選択回路116、エラー訂正手段入力データ選択回路117は、図3のブロック図に示すものと同一の動作を行なう。メモリバス91からのデータは、上位データ911と下位データ912として、リードデータ選択レジスタ116およびエラー訂正手段入力データ選択回路117に入力される。リードデータ選択レジスタ116では、データ選択設定レジスタ115の内容に従って、内部データバス114に上位データ911または下位データ912を出力する。同様に、エラー訂正手段入力データ選択回路117においても、ECCバス113に上位データ911または下位データ912を出力する。
【0054】
つまり、システムバス3の2倍のバス幅を持つメモリ9に対しても、マイクロプロセッサ8は、ライトバッファ7に格納されている2N−1番目のセクタデータを同一メモリバス上の上位に、2N番目のセクタデータを下位に格納することで、ホストコンピュータ2がN番目のセクタデータをリードすると同時に、N+1番目のセクタデータをエラー訂正手段12に対し出力することができるので、N+1番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【0055】
図14は、本発明による外部記憶装置のシステム構成を示すブロック図の他の実施例である。
【0056】
図14では、図1のブロック図に示されているライトバッファ7を使用しない構成である。つまり、ホストコンピュータ2がライトするセクタデータは、ライトバッファに一時的に格納されるのではく、直接第1のメモリ4または第2のメモリ5に書き込まれる。そこで、データ切り替え手段93では、ホストコンピュータ2がセクタデータをライトする場合に、内部データバス114からデータを第1のメモリバス111または第2のメモリバス112に切り換えて出力する。
【0057】
図15は、データ切り替え手段93の構成を示すブロック図である。
【0058】
データ選択設定レジスタ115、リードデータ選択回路116、エラー訂正手段入力データ選択回路117は、図3のブロック図に示すものと同一の動作を行なう。ライトデータ選択回路118は、データ選択設定レジスタ115の内容に従って、内部データバス114のセクタデータを第1のメモリバス111または第2のメモリバス112に切り換えて出力する。データ選択設定レジスタ115が’0’のとき、内部データバス114のセクタデータを第1のメモリバス111に出力し、データ選択設定レジスタ115が’1’のとき、内部データバス114のセクタデータを第2のメモリバス112に出力する。
【0059】
つまり、データ切り替え手段11のライトデータ選択回路118は、2N−1番目のセクタデータを第1のメモリバス111に、2N番目のセクタデータを第2のメモリバス112に出力することで、第1のメモリ4には2N−1番目のセクタデータ、第2のメモリ5には2N番目のセクタデータが格納される。これにより、ホストコンピュータ2がN番目のセクタデータをリードすると同時に、N+1番目のセクタデータをエラー訂正手段12に対し出力することができるので、N+1番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮することができる。
【0060】
【発明の効果】
以上説明したように、本発明によれば、ホストコンピュータが任意のバイト幅を持つセクタデータをライトするときには、複数(1以上)のメモリから構成される第1のメモリには2N−1番目のセクタデータを、第2のメモリには2N番目のセクタデータを格納できる。これにより、ホストコンピュータがセクタデータをリードするときには、第1のメモリから読み出した2N+1番目のセクタデータをホストコンピュータに出力すると同時に、第2のメモリから読み出した2N番目のセクタデータ(次にホストコンピュータがリードするセクタデータ)をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。また、第2のメモリから読み出した2N番目のセクタデータをホストコンピュータに出力すると同時に、第1のメモリから読み出した2N−1番目のセクタデータ(次にホストコンピュータがリードするセクタデータ)をエラー訂正手段においてエラー検出およびエラー訂正を行なうことが可能となる。したがって、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【0061】
さらに、システムバスの2倍のバス幅を持つメモリバスに接続されるメモリに対しても、メモリバスの上位側に2N−1番目のセクタデータを、下位側に2N番目のセクタデータを格納する。これにより、メモリバスの上位側に格納されている2N−1番目のセクタデータと2N番目のセクタデータを同時に読み出すことが可能となり、ホストコンピュータがセクタデータのリードを行なうと同時に、次にホストコンピュータがリードするセクタデータに対するエラー検出およびエラー訂正を行なうことで、エラー検出およびエラー訂正に要する時間を見かけ上短縮するが可能となり、メモリアクセスの高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の外部記憶装置のシステム構成を示すブロック図。
【図2】システムインタフェース部13の構成を示すブロック図。
【図3】データ切り換え手段11の構成を示すブロック図。
【図4】リードデータ選択回路116の真理値表を示す図表。
【図5】エラー訂正手段入力データ選択回路117の真理値表。
【図6】ホストコンピュータ2の動作を示すフローチャート。
【図7】マイクロプロセッサ8の動作を示すフローチャート。
【図8】マイクロプロセッサ8の動作を示すフローチャート。
【図9】マイクロプロセッサ8の動作を示すフローチャート。
【図10】マイクロプロセッサ8の動作を示すフローチャート。
【図11】マイクロプロセッサ8の動作を示すフローチャート。
【図12】本発明の外部記憶装置の他の実施例のシステム構成を示すブロック図。
【図13】データ切り換え手段92の構成を示すブロック図。
【図14】本発明の外部記憶装置のさらに他の実施例のシステム構成を示すブロック図。
【図15】データ切り換え手段93の構成を示すブロック図。
【図16】実施例におけるライト処理の動作例を示すタイミング図。
【図17】第1のメモリ4および第2のメモリ5の説明図。
【図18】実施例におけるリード処理の動作例を示すタイミング図。
【図19】図18のタイミング図に続くタイミング図。
【図20】本発明の外部記憶装置を内蔵したメモリカードの外観図。
【符号の説明】
1…メモリ制御装置、2…ホストコンピュータ、3…システムバス、4…第1のメモリ、5…第2のメモリ、6…ローカルバス、7…ライトバッファ、8…マイクロプロセッサ、9…メモリ、11…データ切り替え手段、12…エラー訂正手段、13…システムインタフェース部、22…制御信号、31…ホストコンピュータバス、32…外部バス、61…ライトバッファバス、62…マイクロプロセッサバス、81…ライトバッファアドレス、82…第1のメモリアドレス、83…第2のメモリアドレス、84…メモリアドレス、91…メモリバス、92…データ切り替え手段、93…データ切り替え手段、111…第1のメモリバス、112…第2のメモリバス、113…ECCバス、114…内部データバス、115…データ選択設定レジスタ、116…リードデータ選択回路、117…エラー訂正手段入力データ選択回路、131…割り込み信号、132…リード信号、133…ライト信号、134…転送終了信号、135…タイミング信号、136…データバッファ、137…アクセス設定レジスタ、138…制御信号デコード部、139…ステータスレジスタ、911…メモリバス91の上位データ、912…メモリバス91の下位データ。

Claims (8)

  1. ホストコンピュータとのインタフェースを司るシステムインタフェース部と、
    該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
    それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第1のメモリおよび第2のメモリと、
    前記ホストコンピュータから前記第1および第2のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
    前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第1および第2のメモリに格納し、
    前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第1および第2のメモリの一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記第1および第2のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置。
  2. 請求項1に記載の外部記憶装置において、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記第1のメモリのメモリバスを接続するとともに、その他方へ前記第2のメモリのメモリバスを接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記第1および第2のメモリのセクタデータの読み出しを行うことを特徴とする外部記憶装置。
  3. 請求項1または2に記載の外部記憶装置において、
    前記ホストコンピュータから前記第1および第2のメモリへのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記第1および第2のメモリへのセクタデータの格納を行うことを特徴とする外部記憶装置。
  4. ホストコンピュータとのインタフェースを司るシステムインタフェース部と、
    該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
    前記システムバスのバス幅の2倍のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としてのメモリと、
    前記ホストコンピュータから前記メモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
    前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライトコマンドに付随する複数のセクタデータのうち奇数番目のセクタデータを上記メモリバスの上位側のメモリに格納するとともに、偶数番目のセクタデータを上記メモリバスの下位側のメモリに格納し、
    前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記メモリの上位側から読み出して前記エラー訂正手段に供給し、その後、前記メモリの上位側および下位側の一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置。
  5. 請求項4に記載の外部記憶装置において、選択的に、前記システムインタフェース部および前記エラー訂正手段の一方へ前記メモリバスの上位側を接続するとともに、その他方へ前記メモリバスの下位側を接続するデータ切り換え手段を備え、前記制御手段は、前記ホストコンピュータからのリードアクセス時に当該データ切り換え手段の切り換えを行いながら前記メモリの上位側および下位側のセクタデータの読み出しを行うことを特徴とする外部記憶装置。
  6. 請求項4または5に記載の外部記憶装置において、
    前記ホストコンピュータから前記メモリ上位側および下位側へのセクタデータのライトアクセスにおいて一時的にセクタデータを格納するライトバッファを備え、該ライトバッファを介して前記メモリの上位側および下位側へのセクタデータの格納を行うことを特徴とする外部記憶装置。
  7. セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第1のメモリ、および、偶数番目のセクタのセクタデータを格納する第2のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、ホストコンピュータから前記第1および第2のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備えるものにおいて、
    前記外部記憶装置の制御手段は、
    前記ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第1のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第2のメモリに格納し、
    前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ1番目のセクタデータを前記第1のメモリから前記ホストコンピュータへ転送する間に2番目のセクタデータを前記第2のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ2番目のセクタデータを前記第2のメモリから前記ホストコンピュータへ転送する間に3番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだN番目のセクタデータを前記ホストコンピュータへ転送する間にN+1番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うこと
    を特徴とする外部記憶装置のメモリアクセス制御方法。
  8. セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する上位側記憶領域および偶数番目のセクタのセクタデータを格納する下位側記憶領域を有するメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、ホストコンピュータから前記メモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備えるものにおいて、
    前記外部記憶装置の制御手段は、
    前記ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記メモリの上位側記憶領域に格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記メモリの下位側記憶領域に格納し、
    前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、1番目のセクタデータを前記メモリの上位側記憶領域から読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ1番目のセクタデータを前記メモリの上位側記憶領域から前記ホストコンピュータへ転送する間に2番目のセクタデータを前記メモリの下位側記憶領域から読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ2番目のセクタデータを前記メモリの下位側記憶領域から前記ホストコンピュータへ転送する間に3番目のセクタデータを前記メモリの上位側記憶領域から読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだN番目のセクタデータを前記ホストコンピュータへ転送する間にN+1番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うこと
    を特徴とする外部記憶装置のメモリアクセス制御方法。
JP17907595A 1995-07-14 1995-07-14 外部記憶装置およびそのメモリアクセス制御方法 Expired - Lifetime JP3782840B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP17907595A JP3782840B2 (ja) 1995-07-14 1995-07-14 外部記憶装置およびそのメモリアクセス制御方法
TW085108136A TW308658B (ja) 1995-07-14 1996-07-05
KR1019960028077A KR100227419B1 (ko) 1995-07-14 1996-07-12 외부기억장치 및 그의 메모리 액세스 제어방법
US08/679,960 US5732208A (en) 1995-07-14 1996-07-15 External storage device and memory access control method thereof
US09/544,609 US6199187B1 (en) 1995-07-14 2000-04-06 External storage device and memory access control method thereof
US09/750,707 US6701471B2 (en) 1995-07-14 2001-01-02 External storage device and memory access control method thereof
US10/748,156 US7234087B2 (en) 1995-07-14 2003-12-31 External storage device and memory access control method thereof
US11/599,388 US7721165B2 (en) 1995-07-14 2006-11-15 External storage device and memory access control method thereof
US13/475,679 USRE45857E1 (en) 1995-07-14 2012-05-18 External storage device and memory access control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17907595A JP3782840B2 (ja) 1995-07-14 1995-07-14 外部記憶装置およびそのメモリアクセス制御方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006028186A Division JP3983788B2 (ja) 2006-02-06 2006-02-06 外部記憶装置およびそのメモリアクセス制御方法

Publications (2)

Publication Number Publication Date
JPH0934740A JPH0934740A (ja) 1997-02-07
JP3782840B2 true JP3782840B2 (ja) 2006-06-07

Family

ID=16059657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17907595A Expired - Lifetime JP3782840B2 (ja) 1995-07-14 1995-07-14 外部記憶装置およびそのメモリアクセス制御方法

Country Status (4)

Country Link
US (6) US5732208A (ja)
JP (1) JP3782840B2 (ja)
KR (1) KR100227419B1 (ja)
TW (1) TW308658B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3782840B2 (ja) * 1995-07-14 2006-06-07 株式会社ルネサステクノロジ 外部記憶装置およびそのメモリアクセス制御方法
US6081878A (en) * 1997-03-31 2000-06-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
JP3614173B2 (ja) 1996-02-29 2005-01-26 株式会社ルネサステクノロジ 部分不良メモリを搭載した半導体記憶装置
US5923682A (en) * 1997-01-29 1999-07-13 Micron Technology, Inc. Error correction chip for memory applications
US6275876B1 (en) * 1999-05-21 2001-08-14 International Business Machines Corporation Specifying wrap register for storing memory address to store completion status of instruction to external device
US6473872B1 (en) * 2000-03-08 2002-10-29 Infineon Technologies Ag Address decoding system and method for failure toleration in a memory bank
US6738942B1 (en) * 2000-06-02 2004-05-18 Vitesse Semiconductor Corporation Product code based forward error correction system
US7103821B2 (en) * 2002-07-03 2006-09-05 Intel Corporation Method and apparatus for improving network router line rate performance by an improved system for error checking
JP4368587B2 (ja) * 2003-01-14 2009-11-18 富士通株式会社 バスブリッジ回路、バス接続システム、及びバスブリッジ回路のデータエラー通知方法
US7254747B2 (en) * 2003-03-28 2007-08-07 General Electric Company Complex system diagnostic service model selection method and apparatus
US20040193763A1 (en) * 2003-03-28 2004-09-30 Fujitsu Limited Inter-bus communication interface device and data security device
US6906961B2 (en) 2003-06-24 2005-06-14 Micron Technology, Inc. Erase block data splitting
EP1538525A1 (en) * 2003-12-04 2005-06-08 Texas Instruments Incorporated ECC computation simultaneously performed while reading or programming a flash memory
JP4357304B2 (ja) * 2004-01-09 2009-11-04 株式会社バッファロー 外部記憶装置
KR100626391B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템
US8364881B2 (en) * 2006-10-04 2013-01-29 Marvell World Trade Ltd. Flash memory controller and methods of programming and reading flash memory devices using the controller
US7797594B1 (en) * 2007-07-05 2010-09-14 Oracle America, Inc. Built-in self-test of 3-dimensional semiconductor memory arrays
KR101433620B1 (ko) * 2007-08-17 2014-08-25 삼성전자주식회사 처리량을 높이기 위하여 더블 버퍼링 구조와 파이프라이닝기법을 이용하는 디코더 및 그 디코딩 방법
KR101466694B1 (ko) * 2007-08-28 2014-11-28 삼성전자주식회사 Ecc 회로, ecc 회로를 구비하는 메모리 시스템 및그의 오류 정정 방법
KR101437517B1 (ko) * 2007-10-23 2014-09-05 삼성전자주식회사 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법
JP5218228B2 (ja) * 2008-04-23 2013-06-26 新東工業株式会社 搬送装置及びブラスト加工装置
KR101510452B1 (ko) * 2008-06-11 2015-04-10 삼성전자주식회사 그래픽 메모리의 데이터 라이트 제어 방법 및 그 장치
JP5472808B2 (ja) * 2010-03-01 2014-04-16 ソリッド ステート ストレージ ソリューションズ インク 外部記憶装置およびそのメモリアクセス制御方法
US8799747B2 (en) * 2010-06-03 2014-08-05 Seagate Technology Llc Data hardening to compensate for loss of data retention characteristics in a non-volatile memory
US8713377B2 (en) 2011-12-15 2014-04-29 General Electric Company System and method to assess serviceability of device
KR102002925B1 (ko) 2012-11-01 2019-07-23 삼성전자주식회사 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
US8959420B1 (en) * 2012-12-19 2015-02-17 Datadirect Networks, Inc. Data storage system and method for data migration between high-performance computing architectures and data storage devices using memory controller with embedded XOR capability
JP2015049633A (ja) * 2013-08-30 2015-03-16 富士通株式会社 情報処理装置、データ修復プログラム、及びデータ修復方法
US9495242B2 (en) 2014-07-30 2016-11-15 International Business Machines Corporation Adaptive error correction in a memory system
EP3133065A1 (en) 2015-08-21 2017-02-22 Merck Patent GmbH Compounds for optically active devices
US9772894B2 (en) * 2016-01-29 2017-09-26 Netapp, Inc. Systems, methods, and machine-readable media to perform state data collection
JP2018156716A (ja) 2017-03-21 2018-10-04 株式会社東芝 磁気ディスク装置、コントローラ及び方法
US11953988B2 (en) * 2019-05-23 2024-04-09 Micron Technology, Inc. Error correction memory device with fast data access
US11416334B2 (en) * 2019-05-24 2022-08-16 Texas Instmments Incorporated Handling non-correctable errors
CN116597886B (zh) * 2023-07-18 2023-10-24 深圳中安辰鸿技术有限公司 对npu中的lsu进行验证的方法及相关设备

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064558A (en) 1976-10-22 1977-12-20 General Electric Company Method and apparatus for randomizing memory site usage
US4389715A (en) 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
US4498146A (en) 1982-07-30 1985-02-05 At&T Bell Laboratories Management of defects in storage media
JPS59126990U (ja) 1983-02-15 1984-08-27 株式会社神戸製鋼所 薄板ド−ムの屋根構造
JPS6084522U (ja) 1983-11-17 1985-06-11 タケヤ化学工業株式会社 収納容器
JPS618798A (ja) 1984-06-21 1986-01-16 Nec Corp 不揮発性記憶装置
JPS62239252A (ja) 1986-04-09 1987-10-20 Nec Corp 記憶装置
JPH0620483Y2 (ja) 1986-08-26 1994-06-01 フクダ電子株式会社 小児,未熟児用生体誘導電極
US4953122A (en) 1986-10-31 1990-08-28 Laserdrive Ltd. Pseudo-erasable and rewritable write-once optical disk memory system
JPH0533252Y2 (ja) 1986-11-14 1993-08-24
JPS62240423A (ja) 1986-12-25 1987-10-21 Suzuki Motor Co Ltd 2サイクルエンジンの排気制御装置
JPS63219045A (ja) 1987-03-09 1988-09-12 Hitachi Ltd Icカ−ド
US5257367A (en) * 1987-06-02 1993-10-26 Cab-Tek, Inc. Data storage system with asynchronous host operating system communication link
US4905242A (en) 1987-06-09 1990-02-27 The United States Of America As Represented By The Secretary Of The Air Force Pipelined error detection and correction apparatus with programmable address trap
JPS63200398U (ja) 1987-06-11 1988-12-23
DE3728521A1 (de) 1987-08-26 1989-03-09 Siemens Ag Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins
US4970692A (en) 1987-09-01 1990-11-13 Waferscale Integration, Inc. Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin
JPH0756816B2 (ja) 1987-09-30 1995-06-14 積水化学工業株式会社 管継手
US5053990A (en) 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
US5485474A (en) * 1988-02-25 1996-01-16 The President And Fellows Of Harvard College Scheme for information dispersal and reconstruction
US4949309A (en) 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US4888773A (en) 1988-06-15 1989-12-19 International Business Machines Corporation Smart memory card architecture and interface
JP2776835B2 (ja) 1988-07-08 1998-07-16 株式会社日立製作所 欠陥救済用の冗長回路を有する半導体メモリ
JP2750704B2 (ja) 1988-08-29 1998-05-13 日立マクセル株式会社 Icカードの情報書込み方式及びicカード
JPH0283892A (ja) 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
US5067111A (en) 1988-10-28 1991-11-19 Kabushiki Kaisha Toshiba Semiconductor memory device having a majority logic for determining data to be read out
JPH02123442A (ja) 1988-11-02 1990-05-10 Hitachi Ltd 高速化メモリ
EP0935255A2 (en) * 1989-04-13 1999-08-11 SanDisk Corporation Flash EEPROM system
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5058116A (en) 1989-09-19 1991-10-15 International Business Machines Corporation Pipelined error checking and correction for cache memories
US5200959A (en) 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
JPH03131951A (ja) 1989-10-18 1991-06-05 Fujitsu Ltd データ転送方式
JPH0744669Y2 (ja) 1989-11-27 1995-10-11 株式会社淀川製鋼所 断熱壁パネルの連結構造
US5142540A (en) * 1990-03-13 1992-08-25 Glasser Lance A Multipart memory apparatus with error detection
US5267241A (en) * 1990-04-04 1993-11-30 Avasem Corporation Error correction code dynamic range control system
US5956524A (en) * 1990-04-06 1999-09-21 Micro Technology Inc. System and method for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5335234A (en) 1990-06-19 1994-08-02 Dell Usa, L.P. Error correction code pipeline for interleaved memory system
EP0784272B1 (en) * 1990-09-20 2000-05-24 Fujitsu Limited Input/output controller
GB2251324B (en) 1990-12-31 1995-05-10 Intel Corp File structure for a non-volatile semiconductor memory
GB2251323B (en) 1990-12-31 1994-10-12 Intel Corp Disk emulation for a non-volatile semiconductor memory
US5293236A (en) 1991-01-11 1994-03-08 Fuji Photo Film Co., Ltd. Electronic still camera including an EEPROM memory card and having a continuous shoot mode
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5295255A (en) 1991-02-22 1994-03-15 Electronic Professional Services, Inc. Method and apparatus for programming a solid state processor with overleaved array memory modules
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5504760A (en) * 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
JPH04308971A (ja) 1991-04-06 1992-10-30 Nippon Steel Corp バイナリサーチメモリ
US5612964A (en) * 1991-04-08 1997-03-18 Haraszti; Tegze P. High performance, fault tolerant orthogonal shuffle memory and method
JPH04311236A (ja) 1991-04-09 1992-11-04 Nec Corp メモリエラー処理回路
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
JPH04354218A (ja) 1991-05-30 1992-12-08 Oki Electric Ind Co Ltd データ伝送方式
US5291584A (en) 1991-07-23 1994-03-01 Nexcom Technology, Inc. Methods and apparatus for hard disk emulation
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
EP0528280B1 (en) 1991-08-09 1997-11-12 Kabushiki Kaisha Toshiba Memory card apparatus
DE69230134T2 (de) * 1991-08-16 2000-06-29 Cypress Semiconductor Corp., San Jose Dynamisches hochleistungsspeichersystem
JPH0567005A (ja) 1991-09-09 1993-03-19 Nec Corp 記録媒体アクセス方式
US5438573A (en) * 1991-09-13 1995-08-01 Sundisk Corporation Flash EEPROM array data and header file structure
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR950003347B1 (ko) 1991-09-24 1995-04-10 가부시키가이샤 도시바 불휘발성 반도체 기억장치
US5499337A (en) * 1991-09-27 1996-03-12 Emc Corporation Storage device array architecture with solid-state redundancy unit
US5778418A (en) * 1991-09-27 1998-07-07 Sandisk Corporation Mass computer storage system having both solid state and rotating disk types of memory
US6026505A (en) * 1991-10-16 2000-02-15 International Business Machines Corporation Method and apparatus for real time two dimensional redundancy allocation
KR930008838A (ko) 1991-10-31 1993-05-22 김광호 어드레스 입력 버퍼
US6347051B2 (en) * 1991-11-26 2002-02-12 Hitachi, Ltd. Storage device employing a flash memory
TW261687B (ja) * 1991-11-26 1995-11-01 Hitachi Seisakusyo Kk
JP3407317B2 (ja) 1991-11-28 2003-05-19 株式会社日立製作所 フラッシュメモリを使用した記憶装置
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5341487A (en) 1991-12-20 1994-08-23 International Business Machines Corp. Personal computer having memory system with write-through cache and pipelined snoop cycles
JP2602570Y2 (ja) 1992-02-15 2000-01-17 日本電気株式会社 半導体装置用リードフレーム
JPH05274219A (ja) 1992-03-27 1993-10-22 Alps Electric Co Ltd 記憶装置
JP3299564B2 (ja) 1992-05-11 2002-07-08 松下電器産業株式会社 メモリ装置
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
JP3328321B2 (ja) 1992-06-22 2002-09-24 株式会社日立製作所 半導体記憶装置
JPH0620483A (ja) 1992-06-30 1994-01-28 Advanced Saakitsuto Technol:Kk フラッシュeeprom制御回路、およびフラッシュメモリカード
US5592415A (en) * 1992-07-06 1997-01-07 Hitachi, Ltd. Non-volatile semiconductor memory
JPH0644144A (ja) 1992-07-23 1994-02-18 Mitsubishi Electric Corp 半導体ディスク装置
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP2647312B2 (ja) 1992-09-11 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性半導体記憶装置
JPH06105443A (ja) 1992-09-17 1994-04-15 Fujitsu Ltd 流体搬送装置
US5428621A (en) * 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
JPH06110793A (ja) 1992-09-30 1994-04-22 Toshiba Corp 不揮発性半導体記憶装置
JP3105092B2 (ja) * 1992-10-06 2000-10-30 株式会社東芝 半導体メモリ装置
CA2080159C (en) 1992-10-08 1998-09-15 Paul Alan Gresham Digital signal processor interface
US5473753A (en) 1992-10-30 1995-12-05 Intel Corporation Method of managing defects in flash disk memories
US5459850A (en) 1993-02-19 1995-10-17 Conner Peripherals, Inc. Flash solid state drive that emulates a disk drive and stores variable length and fixed lenth data blocks
JP3078946B2 (ja) 1993-03-11 2000-08-21 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 一括消去型不揮発性メモリの管理方法及び半導体ディスク装置
US5519843A (en) * 1993-03-15 1996-05-21 M-Systems Flash memory system providing both BIOS and user storage capability
KR970008188B1 (ko) 1993-04-08 1997-05-21 가부시끼가이샤 히다찌세이사꾸쇼 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치
GB9312199D0 (en) * 1993-06-14 1993-07-28 Raychem Gmbh Heat shrinkable article
US5509134A (en) 1993-06-30 1996-04-16 Intel Corporation Method and apparatus for execution of operations in a flash memory array
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5909541A (en) 1993-07-14 1999-06-01 Honeywell Inc. Error detection and correction for data stored across multiple byte-wide memory devices
JP2556655B2 (ja) 1993-08-03 1996-11-20 東芝イーエムアイ株式会社 データ記録再生装置
JPH0756816A (ja) 1993-08-20 1995-03-03 Yokogawa Electric Corp メモリの制御装置
US5629949A (en) * 1993-09-21 1997-05-13 Cirrus Logic, Inc. Error correction verification method and apparatus using CRC check remainders
JP3215237B2 (ja) 1993-10-01 2001-10-02 富士通株式会社 記憶装置および記憶装置の書き込み/消去方法
US20030088611A1 (en) * 1994-01-19 2003-05-08 Mti Technology Corporation Systems and methods for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5603001A (en) 1994-05-09 1997-02-11 Kabushiki Kaisha Toshiba Semiconductor disk system having a plurality of flash memories
US5689727A (en) 1994-09-08 1997-11-18 Western Digital Corporation Disk drive with pipelined embedded ECC/EDC controller which provides parallel operand fetching and instruction execution
US5761220A (en) * 1994-09-19 1998-06-02 Cirrus Logic, Inc. Minimum latency asynchronous data path controller in a digital recording system
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
US6125469A (en) * 1994-10-18 2000-09-26 Cirrus Logic, Inc. Error correction method and apparatus
US5640506A (en) * 1995-02-15 1997-06-17 Mti Technology Corporation Integrity protection for parity calculation for raid parity cache
JP3782840B2 (ja) * 1995-07-14 2006-06-07 株式会社ルネサステクノロジ 外部記憶装置およびそのメモリアクセス制御方法
US5907856A (en) 1995-07-31 1999-05-25 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US5845313A (en) 1995-07-31 1998-12-01 Lexar Direct logical block addressing flash memory mass storage architecture
JPH09212429A (ja) 1996-01-30 1997-08-15 Oki Electric Ind Co Ltd 不揮発性半導体ディスク装置
JP3614173B2 (ja) * 1996-02-29 2005-01-26 株式会社ルネサステクノロジ 部分不良メモリを搭載した半導体記憶装置
US5642316A (en) 1996-05-21 1997-06-24 Information Storage Devices, Inc. Method and apparatus of redundancy for non-volatile memory integrated circuits
ATE225961T1 (de) 1996-08-16 2002-10-15 Tokyo Electron Device Ltd Halbleiterspeicheranordnung mit fehlerdetektion und -korrektur
US5841712A (en) 1996-09-30 1998-11-24 Advanced Micro Devices, Inc. Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device
US5831914A (en) 1997-03-31 1998-11-03 International Business Machines Corporation Variable size redundancy replacement architecture to make a memory fault-tolerant
CN1501248B (zh) * 1997-04-02 2010-05-26 松下电器产业株式会社 数据输入存贮器并对存储器内存入的数据进行运算输出并能高速操作的数据输入输出装置
JP3565687B2 (ja) 1997-08-06 2004-09-15 沖電気工業株式会社 半導体記憶装置およびその制御方法
US5878059A (en) * 1997-09-24 1999-03-02 Emc Corporation Method and apparatus for pipelining an error detection algorithm on an n-bit word stored in memory
US5920515A (en) * 1997-09-26 1999-07-06 Advanced Micro Devices, Inc. Register-based redundancy circuit and method for built-in self-repair in a semiconductor memory device
US5889711A (en) 1997-10-27 1999-03-30 Macronix International Co., Ltd. Memory redundancy for high density memory
US5896327A (en) 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US5933370A (en) 1998-01-09 1999-08-03 Information Storage Devices, Inc. Trimbit circuit for flash memory
US6002620A (en) 1998-01-09 1999-12-14 Information Storage Devices, Inc. Method and apparatus of column redundancy for non-volatile analog and multilevel memory
JP4290270B2 (ja) 1999-04-13 2009-07-01 株式会社ルネサステクノロジ 不良解析システム、致命不良抽出方法及び記録媒体
JP4308971B2 (ja) 1999-05-18 2009-08-05 株式会社ブリヂストン カーブ部を有するパイプコンベヤのねじれ防止方法
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
KR100655279B1 (ko) 2000-12-14 2006-12-08 삼성전자주식회사 불휘발성 반도체 메모리 장치
US6373758B1 (en) 2001-02-23 2002-04-16 Hewlett-Packard Company System and method of operating a programmable column fail counter for redundancy allocation
US6445626B1 (en) 2001-03-29 2002-09-03 Ibm Corporation Column redundancy architecture system for an embedded DRAM
KR100434315B1 (ko) 2001-06-11 2004-06-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법
JP2004046530A (ja) * 2002-07-11 2004-02-12 Hitachi Ltd 電子申請システムの動作属性指定装置、プログラムの動作属性指定装置及び動作属性指定方法並びにコンピュータシステム
JP4354218B2 (ja) 2003-06-16 2009-10-28 王子キノクロス株式会社 壁紙の製造方法
US20070082104A1 (en) * 2004-08-12 2007-04-12 Sophie De Baets Functional sugar replacement
US7289363B2 (en) 2005-05-19 2007-10-30 Micron Technology, Inc. Memory cell repair using fuse programming method in a flash memory device

Also Published As

Publication number Publication date
US7721165B2 (en) 2010-05-18
US5732208A (en) 1998-03-24
US7234087B2 (en) 2007-06-19
USRE45857E1 (en) 2016-01-19
US20010001327A1 (en) 2001-05-17
KR970007653A (ko) 1997-02-21
TW308658B (ja) 1997-06-21
JPH0934740A (ja) 1997-02-07
KR100227419B1 (ko) 1999-11-01
US20040172581A1 (en) 2004-09-02
US6199187B1 (en) 2001-03-06
US20070168782A1 (en) 2007-07-19
US6701471B2 (en) 2004-03-02

Similar Documents

Publication Publication Date Title
JP3782840B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
US5465338A (en) Disk drive system interface architecture employing state machines
US5459850A (en) Flash solid state drive that emulates a disk drive and stores variable length and fixed lenth data blocks
US8917565B2 (en) Solid state disk controller apparatus
JP3944496B2 (ja) 複数のデバイスへ同時書き込み操作を行うことにより高まるフラッシュメモリデバイスにおけるメモリ性能
JP4711531B2 (ja) 半導体記憶装置
US7823044B2 (en) Method for streamlining error connection code computation while reading or programming a NAND flash memory
EP0088982B1 (en) Microcomputer system with buffer in peripheral storage control
EP0825534B1 (en) Method and apparatus for parity block generation
JP4511618B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP4739296B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP3983788B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP4813454B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP5472808B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP5642764B2 (ja) 外部記憶装置およびそのメモリアクセス制御方法
JP2007179560A (ja) 外部記憶装置およびそのメモリアクセス制御方法
KR100298904B1 (ko) 플래쉬메모리의 인터페이스 방법
JPS6349809B2 (ja)
JPH0588989A (ja) メモリ装置
JPH0831076B2 (ja) 入出力処理装置
JPH0561777A (ja) 記憶制御回路
JPS6158033A (ja) デイスク制御装置
JP2000057063A (ja) Pcカード型記憶装置
WO1994019807A1 (en) Flash solid state drive
JPH07122082A (ja) フラッシュメモリ制御装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051206

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060313

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090317

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090317

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100317

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110317

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120317

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130317

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130317

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140317

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term