JP5908418B2 - 半導体装置の検査回路、検査方法及び検査装置 - Google Patents

Description

本発明の実施形態は、半導体装置の検査回路、検査方法及び検査装置に関する。

半導体チップに形成されたトランジスタや記憶素子等からなる半導体回路は、半導体チップ表面の接続端子を用いて半導体装置外部の電気回路等と接続されている。接続端子としては例えば半田バンプが挙げられる。一般的には、半田バンプは、半導体チップ上に設けられたバンプパッド上にめっき法を用いて半田層を堆積させて形成する。この際、バンプパッドと半田バンプとを電気的に良好に接続する必要があり、半導体装置の製造プロセスを管理することにより、これらの間の電気的接続を確保している。さらに、複数の半田バンプを持つ半導体チップや、複数の半導体チップを相互に接続したマルチチップモジュールに使用する半導体装置においても、複数のバンプパッドと半田バンプとの間の電気的接続のうち一箇所でも接続不良があると全体が不良となってしまうため、全てのバンプパッドと半田バンプとの間の電気的接続を保証する必要がある。

ところが、厳密に製造プロセスを管理した場合であっても、製品を量産する過程においては、一定確率で生じてしまう接続不良の発生を避けることは難しい。

そのため、半導体チップの外観検査を行うことにより、バンプパッドと半田バンプとの電気的接続を確認することが考えられる。しかしながら、外観において、正しくバンプパッド上に半田層が形成されている場合であっても、電気的には断線している場合もあり、外観検査にて電気的接続を保証することは難しい。また、半田バンプの数が例えば数百個といったように数が多い場合には、検査コストの増大を招くことから、実質的に全ての半田バンプに対して外観検査を行うことは難しい。

また、半田バンプに金属プローブを押し付けて電気的接続をとり、半田チップ上に形成された半導体回路を動作させて、その動作状態を検査することにより、バンプパッドと半田バンプとの間の電気的接続を確認することも考えられる。しかしながら、全ての半田バンプにプローブを押し付けて電気的検査を行うことは、半田バンプの数が多い場合や、マルチチップモジュール化したものについては、検査コストの増大を招き、実質的にはその実施が難しい。また、半田バンプにはプローブ痕がつくこととなり、新たな不良原因ともなりうる。

特開２０１１−７１２６８号公報 特開２００７−１５５４４９号公報 特開２００５−３４７７７３号公報

本発明は、半導体装置の有する配線構造中に電気的接続が確保されているか否かの検査を、非破壊で行うことができる半導体装置の検査回路、検査方法及び検査装置を提供するものである。

本発明の実施形態によれば、半導体基板を有する積層体は、前記積層体の表面に露出する第１の電極と前記積層体中に位置する第１の端子とを電気的に接続するための第１の配線構造と、前記積層体の表面に露出する第２の電極と前記積層体中に位置する第２の端子とを電気的に接続するための第２の配線構造と、前記第２の端子と電気的に接続されている機能回路ブロックと、前記第１及び第２の配線構造中の電気的接続状態を検査する半導体装置の検査回路とを有する。この検査回路は、前記第１の端子と電気的に接続された入力端子と、前記第２の端子と電気的に接続された駆動端子と、放電機構と電気的に接続された出力端子と、を有する開閉回路を備え、前記第１の電極から前記第１の端子までが前記第１の配線構造中で電気的に接続され、且つ、前記第２の電極から前記第２の端子までが前記第２の配線構造中で電気的に接続されている状態において、前記第１及び第２の電極に電荷を与えた際には、前記第２の電極に与えられた前記電荷が前記第２の配線構造を介して前記駆動端子に流れることにより前記開閉回路の前記入力端子と前記出力端子との間が導通状態となり、前記第１の電極に与えられた前記電荷が前記第１の配線構造及び前記開閉回路を介して前記放電機構へと流れるように構成されている。

図１は、第１の実施形態にかかる半導体装置の検査回路を説明するための図である。 図２は、第１の実施形態にかかる半導体装置の検査方法を説明するためのフローチャートである。 図３は、第１の実施形態にかかる半導体装置の検査装置を概略的に示す図である。 図４は、第２の実施形態にかかる半導体装置の断面図である。 図５は、第３の実施形態にかかる半導体装置の断面図である。 図６は、第４の実施形態にかかる半導体装置の断面図である。 図７Ａは、第５の実施形態にかかる半導体装置の断面図である。 図７Ｂは、図７Ａに示される半導体装置の回路図である。 図８Ａは、第６の実施形態にかかる半導体装置の断面図である。 図８Ｂは、図８Ａに示される半導体装置の回路図である。

以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。なお、図１、図４から図６、図７Ａ及び図８Ａ中の黒い太線は、配線を示す。

（第１の実施形態）
本実施形態にかかる半導体装置の検査回路２が設けられた半導体装置１を模式的に示す図１を用いて本実施形態の検査回路を説明する。本実施形態にかかる検査回路は、半導体装置１に設けられた第１及び第２の配線構造中の電気的接続が確保されているかを検査するものである。

図１に示すように、半導体基板、配線層等を含んで構成される積層体３には、積層体３の表面に露出するように、もしくは、外部から観察できるような状態で、第１及び第２の電極１０、２０が設けられている。さらに、第１の配線構造１１は、第１の電極１０の下であって、積層体３の内部又は表面に設けられている。しかしながら、第１の電極１０の下に形成されていることから、第１の配線構造１１は外部から観察することができない。さらに、第１の配線構造１１は、第１の電極１０の反対側に位置する第１の端子１２を有しており、すなわち、第１の配線構造１１は、第１の電極１０と第１の端子１２とを電気的に接続するために設けられた配線構造である。また、第１の配線構造１１と同様に、第２の配線構造２１は、第２の電極２０の下であって、積層体３の内部又は表面に設けられている。よって、第２の配線構造２１も、外部から観察することができない。さらに、第２の配線構造２１は、第２の電極２０の反対側に位置する第２の端子２２を有しており、すなわち、第２の配線構造２１は、第２の電極２０と第２の端子２２とを電気的に接続するために設けられた配線構造である。

また、第２の端子２２は、積層体３中に設けられた機能回路ブロック６と配線を介して電気的に接続している。この機能回路ブロック６とは、半導体装置の製品としての回路が集まったブロックのことであり、後で説明する検査回路２とは異なるものである。また、必要に応じて、第１の端子２１を機能回路ブロック６に接続しても良い。

さらに、積層体３中に検査回路２が設けられており、検査回路２は、第１の端子１２と配線を介して電気的に接続された入力端子４１と、第２の端子２２と配線を介して電気的に接続された駆動端子４３と、積層体３に設けられた放電機構５と配線を介して電気的に接続された出力端子４２とを有する開閉回路４を含む。この開閉回路４は、駆動端子４３に負電荷が印加されると、入力端子４１と出力端子４２との間が導通状態となるような回路である。

このような検査回路２を用いて、第１及び第２の配線構造１１、２１中の電気的接続が確保されているかを、すなわち、第１の電極１０と第１の端子１２とが第１の配線構造１１により電気的に接続しているのか、さらに、第２の電極２０と第２の端子２２とが第２の配線構造２１により電気的に接続しているのかを、検査することができる。

積層体３の表面に露出した第１及び第２の電極１０、２０を、検査装置としての走査型電子顕微鏡（ＳＥＭ）を用いて観察する。この時、２つの電極１０、２０を同一視野にて観察することにより、第１及び第２の電極１０、２０に接触することなく、ＳＥＭの電子プローブから第１及び第２の電極１０、２０の両方に同時に負電荷が与えられる。なお、本実施形態においては、積層体３の表面に露出した第１及び第２の電極１０、２０に負電荷が与えられ、且つ、積層体３の絶縁体表面が過度に帯電しないような低電圧の条件下で、電子プローブを用いることが好ましい。

このような状態において、第１及び第２の配線構造１１、２１中の電気的接続が確保されている場合には、第２の電極２０に与えられた負電荷が、第２の配線構造２１を介して第２の端子２２にまで流れ、さらに第２の端子２２から開閉回路４の駆動端子４３に流れるため、開閉回路４の入力端子４１と出力端子４２との間が導通状態となる。そして、第１の電極１０に与えられた負電荷は、第１の配線構造１１を介して第１の端子１２へ流れ、さらに導通状態にある開閉回路４の入力端子４１から出力端子４２へと流れ、最終的には放電機構５へ流れる。従って、上記の検査回路２によって第１の電極１０から負電荷が移動することにより、第１の電極１０の帯電量は減少する。

ところで、ＳＥＭによる観察においては、帯電している個所は２次電子の放出量が増すためにハレーションを起こして白く光って見え、一方、帯電していない個所はそれに比べて暗く見える。従って、本実施形態においては、先の説明からわかるように検査回路２により第１の電極１０の帯電量が減少するため、ＳＥＭによる観察においては第１の電極１０は暗く見えることとなる。従って、第１の電極１０が暗く見える場合には、第１及び第２の配線構造１１、２１中の電気的接続が確保されていると判定することができる。

一方、第２の配線構造１２中の電気的接続が確保されていない場合には、第２の電極２０に電荷が与えられても、開閉回路４の駆動端子に電荷が流れないため、開閉回路４の入力端子４１と出力端子４２との間は導通状態にはならない。よって、第１の電極１０に与えられた負電荷は移動することができないため、第１の電極１０の帯電量は減少することなく、ＳＥＭによる観察においては第１の電極１０は白く光って見えることとなる。従って、ＳＥＭによる第１の電極１０の観察によって、第１の電極１０が白く光って見える場合には、第１及び第２の配線構造１１、２１中の電気的接続のうちの少なくとも１つが確保されていないと判定することができる。

また、第１の配線構造１１中の電気的接続が確保されていない場合には、第１の電極１０に電荷が与えられても第１の入力端子１２に流れることとはないため、第１の電極１０の帯電量は減少することなく、第１の電極１０は白く光って見えることとなる。従って、第１の電極１０が白く光って見える場合には、第１及び第２の配線構造１１、２１中の電気的接続のうちの少なくとも１つが確保されていないと判定することができる。

本実施形態の検査方法においては、積層体３の表面に露出した第１及び第２の電極１０、２０を、外観検査装置としてのＳＥＭを用いて観察することにより、２つの電極１０、２０に負電荷を印加する（ステップ１）。次に、ＳＥＭを用いて２次電子像における第１の電極１０のコントラスト画像を取得する（ステップ２）。そして、得られた画像により、第１及び第２の配線構造１１、２１中の電気的接続が確保されているか否かを、第１及び第２の電極１０、２０に接触することなく、検査・判定する（ステップ３）。本実施形態の検査方法のフローチャートを図２に示す。

さらに、本実施形態の検査装置３００を図３に示す。検査装置３００は、ＳＥＭ１００を有する。このＳＥＭ１００は、検査回路２を有する半導体装置１を格納するチャンバー１０２と、チャンバー１０２内に設けられた半導体装置１を設置するステージ１０３と、第１及び第２の電極１０、２０に電荷を与えるための電子プローブ１０１と、検査回路２の動作状態に応じた第１及び第２の電極１０、２０の帯電状態をそのコントラストにより観察する画像取得部１０４とを有する。さらに、ＳＥＭ１００の電子プローブ１０１、画像取得部１０４、ステージ１０３等は、コンピュータ１０６と接続することもでき、コンピュータ１０６により電子プローブ１０１等を制御することにより、本実施形態にかかる検査方法を自動的に行うことができる。

また、本実施形態にかかる検査方法の少なくとも一部は、ソフトウェアで構成することが可能であり、ソフトウェアで構成する場合には、これらの検査方法の少なくとも一部を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、検査装置３００が有する、もしくは、検査装置３００と接続されたコンピュータ１０６に読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。さらに、これらの検査方法の少なくとも一部を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

本実施形態によれば、第１及び第２の配線構造１１、２１中の電気的接続が確保されているか否かの検査を、積層体３に露出する第１及び第２の電極１０、２０に接触することなく行うことができる。従って、半導体装置１を機械的に破壊又は汚染することを避けることができる。さらに、配線構造を多く有する半導体装置１であっても、ＳＥＭで電極を観察することにより行うことができることから、容易に、且つ、低コストで、検査を行うことができる。

なお、第２の配線構造２１中の電気的接続が確保されている状態にあり、第２の電極２０に負電荷が印加された場合に、機能回路ブロック６が予期せぬ動作を行うことを避けるために、ダイオードや回路等で構成された保護回路（不図示）を、第２の電極２０又は第２の端子２２に電気的に接続するように設けても良い。

（第２の実施形態）
本実施形態は、配線構造として半田バンプ構造を用いたものであり、半導体装置１に設けられた半田バンプ構造中の電気的接続が確保されているかを検査する。本実施形態を半導体装置１の断面を模式的に示す図４を用いて説明する。しかしながら、本発明はこの配線構造に限定されるものではない。また、ここでは、第１の実施形態と同じ構成及び機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。

図４に示されるように、第１の実施形態の積層体３は、本実施形態においてはｐ型シリコン基板２０３と絶縁膜中に配線やビア等の導電体部が設けられた配線層２０７との積層に対応し、第１の実施形態の第１及び第２の電極１０、２０は、配線層２０７の表面に露出する第１及び第２の半田バンプ２１０、２２０に対応し、第１の実施形態の第１及び第２の端子１２、２２は、配線層２０７に形成された第１及び第２のバンプパッド２１２、２２２に対応する。さらに、第１の実施形態の第１及び第２の配線構造１１、２１は、本実施形態においては、第１の半田バンプ２１０と第１のバンプパッド２１２との間を電気的に接続するための第１の半田バンプ構造２１１と、第２の半田バンプ２２０と第２のバンプパッド２２２との間を電気的に接続するための第２の半田バンプ構造２２１とに対応する。また、図４においては、バンプパッド２２２は、例えば機能回路ブロック（不図示）といった回路と配線により電気的に接続されている。

そして、第１の実施形態の開閉回路４は、本実施形態においては、ｐ型シリコン基板２０３に形成されたｐＭＯＳ２０４で構成されている。詳細には、ｐＭＯＳ２０４は、ｐ型シリコン基板２０３中に形成されたｎ型層と、ｎ型層に形成された一対のｐ型層とを有し、一対のＳＴＩ（Sallow Trench Isolation）２０８に挟まれている。

さらに詳細には、第１の実施形態の駆動端子４３は、ｐＭＯＳ２０４が有するゲート２４３に対応し、第２のバンプパッド２２２と配線層２０７に形成された配線を介して電気的に接続されている。第１の実施形態の入力端子４１は、ｐＭＯＳ２０４が有する一方のｐ型層からなるドレイン２４１に対応し、第１のバンプパッド２１２と配線層２０７に形成された配線を介して電気的に接続されている。第１の実施形態の出力端子４２は、ｐＭＯＳ２０４が有する他方のｐ型層からなるソース２４２に対応している。

また、第１の実施形態の放電機構５は、本実施形態においてはｐ型シリコン基板２０３であり、配線層２０７に形成された配線とｐ型シリコン基板２０３に設けられたｐ型層からなる基板接続部２０９とにより、ソース２４２と電気的に接続されている。従って、放電機構５としてのｐ型シリコン基板２０３に到達した負電荷は、ｐ型シリコン基板２０３の露出した面から徐々に放電されることとなる。

そして、第１の実施形態と同様に、第１及び第２の半田バンプ構造２１１、２２１中の電気的接続が確保されている場合に、配線層２０７の表面に露出する第１及び第２の半田バンプ２１０、２２０に、電子プローブを用いて負電荷を与えた際には、第２の半田バンプ２２０から第２のバンプパッド２２２を介してｐＭＯＳ２０４のゲート２４３に負電荷が印加される。よって、ゲート２４３に負電圧が加わることから、ｐＭＯＳ回路２０４がオン状態、すなわち、ソース２４２とドレイン２４１との間が導通状態となる。さらに、第１の半田バンプ２１０に印加された負電荷は、第１のバンプパッド２１２から、ｐＭＯＳ２０４のドレイン２４１を通って、ソース２４２へと流れ、最終的にｐ型シリコン基板２０３へと流れることとなる。

上記の説明からわかるように、第１の実施形態と同様に、本実施形態においても半田バンプ構造２１１、２２１中の電気的接続が確保されているかの検査を行うことができる。第１の実施形態と同じであるため、ここでは詳細な説明を省略する。

本実施形態によれば、半田バンプ構造２１１、２２１中の電気的接続が確保されているかの検査を、第１の半田バンプ２１０を観察することにより行うことができる。よって、配線層２０７に露出する第１及び第２の半田バンプ２１０、２２０に接触することなく検査を行うことができるため、半導体装置１を機械的に破壊又は汚染することを避けることができる。さらに、半田バンプ構造を多く有する半導体装置１であっても、容易に、且つ、低コストで、検査を行うことができる。

（第３の実施形態）
本実施形態は、配線構造としてシリコン貫通ビア構造を用いた点が第２の実施形態と異なる。すなわち、本実施形態は、第１及び第２のシリコン貫通ビア構造中の電気的接続が確保されているかを検査するものである。本実施形態を半導体装置１の断面を模式的に示す図５を用いて説明する。しかしながら、本発明はこの配線構造に限定されるものではない。また、ここでは、第１及び第２の実施形態と同じ構成及び機能を有する部分は、第１及び第２の実施形態と同じ符号を付し、その説明は省略するものとする。

図５に示されるように、本実施形態の半導体装置１は、ｐ型シリコン基板２０３と配線層２０７との積層とを有する。第２の実施形態の第１及び第２の半田バンプ２１０、２２０は、本実施形態においては、ｐ型シリコン基板２０３の裏面に露出する第１及び第２のシリコン貫通ビアの表面３１０、３２０に対応し、第２の実施形態の第１及び第２のバンプパッド２１２、２２２は、配線層２０７に形成された第１及び第２のビアパッド３１２、３２２に対応し、第２の実施形態の第１及び第２の半田バンプ構造２１１、２２１は、ｐ型シリコン基板２０３に形成された第１及び第２のシリコン貫通ビア構造３１１、３２１に対応する。

さらに詳細には、第１及び第２のシリコン貫通ビア構造３１１、３２１は、ｐ型シリコン基板２０３をその裏面から表面まで貫通する開口部を有する。開口部においては、その内側の側壁は絶縁層３０８により覆われ、さらに金属膜３０９が埋め込まれている。この金属膜３０９は、ｐ型シリコン基板２０３の裏面に露出する第１及び第２のシリコン貫通ビアの表面３１０、３２０と、第１及び第２のビアパッド３１２、３２２とを電気的に接続するものである。また、ｐ型シリコン基板２０３の裏面は、第１及び第２のシリコン貫通ビアの表面３１０、３２０以外は、絶縁層３０８により覆われている。

本実施形態においても、第１及び第２の実施形態と同様に、第１及び第２のシリコン貫通ビア構造３１１、３２１中の電気的接続が確保されているかの検査を行うことができるが、第１及び第２の実施形態と同様であるため、ここでは詳細な説明を省略する。

本実施形態によれば、第１及び第２のシリコン貫通ビア構造３１１、３２１中の電気的接続が確保されているかの検査を、第１のシリコン貫通ビアの表面３１０を観察することにより行うことができる。よって、ｐ型シリコン基板２０３に露出する第１及び第２のシリコン貫通ビアの表面３１０、３２０に接触することなく検査を行うことができるため、半導体装置１を機械的に破壊又は汚染することを避けることができる。さらに、シリコン貫通ビア構造を多く有する半導体装置１であっても、容易に、且つ、低コストで、検査を行うことができる。

（第４の実施形態）
本実施形態は、第２のバンプパッド２２２とｐ型シリコン基板２０３との間に抵抗成分とダイオードとを設けた点が、第２の実施形態と異なる。本実施形態を半導体装置１の断面を模式的に示す図６を用いて説明する。しかしながら、本発明はこの配線構造に限定されるものではない。また、ここでは、第１から第３の実施形態と同じ構成及び機能を有する部分は、第１から第３の実施形態と同じ符号を付し、その説明は省略するものとする。

図６に示されるように、本実施形態においては、第２のバンプパッド２２２とｐ型シリコン基板２０３との間に、抵抗成分４０１と、ダイオード４０２とが設けられている。詳細には、抵抗成分４０１は、例えば高抵抗配線を用いることができる。しかしながら、これに限定するものではなく、抵抗素子等を用いても良い。また、以下の説明においては、図６に示すように、第２のバンプパッド２２２からゲート２４３と抵抗成分４０１へと配線が２つに分岐する位置を配線分岐点Ａと呼ぶ。

また、ダイオード４０２としては、ｐ型シリコン基板２０３に設けられたｎ型層４０３とｐ型シリコン基板２０３との間のダイオード接続を用いることができる。このダイオード４０２は、第２の半田バンプ２２０に外部から正電荷が与えられた際に、正電荷がｐ型シリコン基板２０３に流れ、ｐ型シリコン基板２０３上に設けられた素子（不図示）や機能回路ブロック等（不図示）が予期せぬ動作をしたり不具合を起こしたりすることを避けるために設けられる。また、ダイオード４０２と基板接続部２０９とは、ｐ型シリコン基板２０３に設けられたＳＴＩ２０８により素子分離されている。

本実施形態においては、第２の半田バンプ２２０に電子プローブにより負電荷を与えた場合、負電荷がこの抵抗成分４０１を介してｐ型シリコン基板２０３にも流れる。この際、ｐＭＯＳ２０４のゲート２４３に印加される電圧は、第２の半田バンプ２２０から抵抗成分４０１を介してｐ型シリコン基板２０３へと流れる電流の値と、第２の半田バンプ２２０から配線分岐点Ａまでの抵抗値と、配線分岐点Ａから抵抗成分４０１を介してｐ型シリコン基板２０３までの抵抗値とで決定される。

そこで、本実施形態においては、第２の半田バンプ構造２２１中の電気的接続が良好に確保されている状態においてのみｐＭＯＳ２０４がオン状態となるように、抵抗成分４０１の値を設定しておく。このようにすることにより、第２の半田バンプ２２０と第２のバンプパッド２２２との間の電気的接続が良好に確保されていない場合には、第２の半田バンプ２２０と第２のバンプパッド２２２との間の抵抗値が上昇するため、ゲート２４３に印加される負電圧の絶対値が小さくなり、ｐＭＯＳ２０４がオン状態とはならなくなる。従って、本実施形態においては、第２の半田バンプ構造２２１中の電気的接続が断線状態といえるほどではないが、接触不良といった高抵抗な接続状態にあるような接続不良であっても検出することができる。

すなわち、これまで説明してきた第１から第３の実施形態においては、例えば半田バンプ構造２２１中が断線状態である場合のみを電気的接続が確保されていない状態であるとして検査を行っていたが、本実施形態においては、第２の半田バンプ構造２２１が断線状態にある場合だけでなく、高抵抗な接続状態といった接続不良である場合をも、第２の半田バンプ構造２２１中の電気的接続が確保されていない状態として検査することができる。また、本実施形態によれば、半田バンプ構造２１１、２２１中の電気的接続が確保されているかの検査を、第１の半田バンプ２１０を観察することにより行うことができる。従って、配線層２０７に露出する第１及び第２の半田バンプ２１０、２２０に接触することなく検査を行うことができることから、半導体装置１を機械的に破壊又は汚染することを避けることができる。さらに、半田バンプ構造を多く有する半導体装置１であっても、容易に、且つ、低コストで、検査を行うことができる。

（第５の実施形態）
本実施形態は、半導体装置１が第２の半田バンプ構造２２１を複数有する点が第２の実施形態と異なる。本実施形態を図７Ａ及び図７Ｂを用いて説明する。しかしながら、本発明はこれに限定されるものではない。また、ここでは、第１から第４の実施形態と同じ構成及び機能を有する部分は、第１から第４の実施形態と同じ符号を付し、その説明は省略するものとする。

図７Ａは本実施形態の半導体装置１の断面図であり、図７Ｂは本実施形態の検査回路２の回路図である。

図７Ａに示されるように、本実施形態においては、第１の半田バンプ２１０と第１のバンプパッド２１２とを有する第１の半田バンプ構造２１１が１つ形成されており、さらに、第２の半田バンプ２２０と第２のバンプパッド２２２とを有する第２の半田バンプ構造２２１が複数形成されている。そして、ｐ型シリコン基板２０３には、複数のｐＭＯＳ２０４が形成されており、それらは、互いのソース２４２とドレイン２４１とを電気的接続することにより直列に接続された複数のｐＭＯＳ２０４からなるトランジスタアレイ５０４を形成している。本実施形態においては、このトランジスタアレイ５０４が図１における検査回路２に相当する。

詳細には、このトランジスタアレイ５０４の各ｐＭＯＳ２０４のゲート２４３は、各第２のバンプパッド２２２に接続されており、トランジスタアレイ５０４の一方の端のｐＭＯＳ２０４のドレイン２４１は、第１のバンプパッド２１２に接続され、トランジスタアレイ５０４の他方の端のｐＭＯＳ２０４のソース２４２は、放電機構５としてのｐ型シリコン基板２０３に基板接続部２０９を介して電気的に接続されている。すなわち、第１及び第２の半田バンプ構造２１１、２２１とトランジスタアレイ５０４とは、図７Ｂの回路図のように接続されている。

従って、図７Ｂの回路図を見れば明らかなように、本実施形態においては、第１及び第２の半田バンプ構造２１１、２２１中の電気的接続が確保されているような状態において、配線層２０７の表面に露出する第１及び第２の半田バンプ２１０、２２０に負電荷を与えた場合には、各第２の半田バンプ２２０に与えられた負電荷は、トランジスタアレイ５０４の各ｐＭＯＳ２０４のゲート２４３に流れ、各ｐＭＯＳ回路２０４をオン状態とする。さらに、第１の半田バンプ２１０に与えられた負電荷は、トランジスタアレイ５０４の一方の端のｐＭＯＳ２０４のドレイン２４１に流れ、トランジスタアレイ５０４のオン状態にある各ｐＭＯＳ回路２０４を介して、トランジスタアレイ５０４の他方の端のｐＭＯＳ２０４のソース２４２に流れ、最終的には、放電機構５としてのｐ型シリコン基板２０３にまで流れることとなる。よって、本実施形態においては、全ての第２の半田バンプ構造２２１と第１の半田バンプ構造２１１とのうち、１つでもその中の電気的接続が確保できていない場合には、第１の半田バンプ２１０に与えられた電荷は、ｐ型シリコン基板２０３まで流れることがないため、第１の半田バンプ２１０の帯電量は減少することがなく、ＳＥＭによる観察においては第１の半田バンプ２１０は白く光って見えることとなる。

上記の説明からわかるように、本実施形態においても半田バンプ構造中の電気的接続が確保されているかの検査を行うことができる。詳細については、第１の実施形態と同じであるため、ここでは説明を省略する。

本実施形態によれば、複数の半田バンプ構造を有する半導体装置１であっても、半田バンプ構造中の電気的接続が確保されているかの検査を、第１の半田バンプ２１０を観察することにより行うことができる。従って、配線層２０７に露出する半田バンプに接触することなく、さらに、容易に、且つ、低コストで検査を行うことができる。

（第６の実施形態）
本実施形態は、シリコン貫通ビア構造を有する複数の半導体装置１を半導体装置１の厚み方向に積層させたマルチチップモジュール６０１に適用した点が、これまで説明してきた実施形態と異なる。すなわち、本実施形態は、各半導体装置１のシリコン貫通ビア構造と、各半導体装置１を互いに電気的に接続するための半田バンプ構造との中の電気的接続が確保されているかを検査するものである。本実施形態を図８Ａ及び図８Ｂを用いて説明する。しかしながら、本発明はこれに限定されるものではない。また、ここでは、第１から第５の実施形態と同じ構成及び機能を有する部分は、第１から第５の実施形態と同じ符号を付し、その説明は省略するものとする。

図８Ａは本実施形態のマルチチップモジュール６０１の断面図であり、図８Ｂは本実施形態の検査回路２の回路図である。

図８Ａに示されるように、本実施形態のマルチチップモジュール６０１は、第３の実施形態のシリコン貫通ビア構造を有する半導体装置１と同様の半導体装置１を複数有する。詳細には、本実施形態の半導体装置１は、第３及び第４のシリコン貫通ビア構造６１１、６２１を有する。第３及び第４のシリコン貫通ビア構造６１１、６２１は、配線層２０７に形成された第３及び第４のビアパッド６１２、６２２と電気的に接続されている。さらに、第４のビアパッド６２２は、配線層２０７に形成された配線６０２を介して、配線層２０７の表面に形成された第４のバンプパッド７２２に電気的に接続されており、ｐＭＯＳ２０４のドレイン２４１は、配線層２０７に形成された配線を介して、配線層２０７の表面に形成された第３のバンプパッド７１２に電気的に接続されており、ｐＭＯＳ２０４のソース２４２は、配線層２０７に形成された配線を介して、第３のビアパッド６１２に電気的に接続されている。さらに、ｐ型シリコン基板２０３の裏面に露出する第３及び第４のシリコン貫通ビア構造６１１、６２１の表面には、第５及び第６のバンプパッド８１２、８２２が形成されている。

そして、積層され互いに隣り合う半導体装置１において、第５のバンプパッド８１２と第３のバンプパッド７１２とが第３の半田バンプ６１０を介して電気的に接続され、第６のバンプパッド８２２と第４のバンプパッド７２２とが第４の半田バンプ６２０を介して電気的に接続されている。さらに、積層された複数の半導体装置１のうちの最上層の半導体装置１における第３及び第４のバンプパッド７１２、７２２とは、マルチチップモジュール６０１の外部から観察できるようになっている。また、最下層の半導体装置１においては、第３及び第４のシリコン貫通ビア構造６１１、６２１の表面に、第５及び第６のバンプパッド８１２、８２２と第３及び第４の半田バンプ６１０、６２０とが形成されている。さらに、第３の半田バンプ６１０は、例えば接地されているといった、放電機構５と接続され、第４の半田バンプ６２０は、第６のバンプパッド８２２以外とは接続されていない。すなわち、図８Ｂの回路図のように接続されている。なお、以下の説明において、第３の半田バンプ構造７１１は、第５のバンプパッド８１２と第３のバンプパッド７１２と電気的に接続する第３の半田バンプ６１０で構成されており、第４の半田バンプ構造７２１は、第６のバンプパッド８２２と第４のバンプパッド７２２と電気的に接続する第４の半田バンプ６２０で構成されているものとする。

さらに詳細に説明すると、図８Ｂの回路図を見ればわかるように、各半導体装置１の有するｐＭＯＳ２０４は、第３のシリコン貫通ビア構造６１１と第３の半田バンプ構造７１１とを介して、互いのソース２４２とドレイン２４１とが電気的に直列に接続され、トランジスタアレイ５０４を形成している。本実施形態においては、このトランジスタアレイ５０４が検査回路２として機能する。さらに、各半導体装置１の有するｐＭＯＳ２０４のゲート２４３は、第４のシリコン貫通ビア構造６２１と第４の半田バンプ構造７２１とを介して、互いに接続されている。

従って、図８Ｂの回路図を見れば明らかなように、本実施形態においては、第３及び第４のシリコン貫通ビア構造６１１、６２１と、第３及び第４の半田バンプ構造７１１、７２１との中の電気的接続が確保されている場合に、積層された複数の半導体装置１のうちの最上層の半導体装置１における第３及び第４のバンプパッド７１２、７２２に負電荷を与えた際には、第４のバンプパッド７２２に与えられた負電荷は、トランジスタアレイ５０４の各ｐＭＯＳ２０４のゲート２４３に流れ、各ｐＭＯＳ回路２０４をオン状態とする。さらに、第３のバンプパッド７１２に与えられた負電荷は、トランジスタアレイ５０４の一方の端のｐＭＯＳ２０４のドレイン２４１に流れ、トランジスタアレイ５０４のオン状態にある各ｐＭＯＳ回路２０４を介して、トランジスタアレイ５０４の他方の端のｐＭＯＳ２０４のソース２４２に流れ、最終的には、放電機構５にまで流れることとなる。よって、本実施形態においては、全ての第３及び第４のシリコン貫通ビア構造６１１、６２１と、第３及び第４の半田バンプ構造７１１、７２１とのうち、１つでも電気的接続が確保できていない場合には、最上層の第３のバンプパッド７１２に与えられた負電荷は、放電機構５にまで流れることがないため、最上層の第３のバンプパッド７１２の帯電量は減少することがなく、ＳＥＭによる観察においては最上層の第３のバンプパッド７１２は白く光って見えることとなる。

上記の説明からわかるように、最上層の第３のバンプパッド７１２を観察することにより、本実施形態においてもマルチチップモジュール６０１におけるシリコン貫通ビア構造及び半田バンプ構造中の電気的接続が確保されているかの検査を行うことができる。第１の実施形態と同じであるため、ここでは詳細な説明を省略する。

本実施形態によれば、複数の半導体装置１が積層されたマルチチップモジュール６０１であっても、シリコン貫通ビア構造及び半田バンプ構造中の電気的接続が確保されているかの検査を、最上層の半導体装置１に露出するバンプパッドに接触することなく、容易に、且つ、低コストで行うことができる。特に、このようなマルチチップモジュール６０１では、その構造から電気的接続が確保されているかを検査することは難しく、これまでは、例えば、マルチチップモジュール６０１の組立後に、一定数のマルチチップモジュール６０１を製造ラインから抜き取り、マルチチップモジュール６０１の露出するバンプパッドにプローブを接触させることにより検査を行っていた。しかしながら、本実施形態においては、最上層の半導体装置１に露出するバンプパッドに接触することなく検査を行うことができるため、マルチチップモジュール６０１を機械的に破壊又は汚染することを避けることができる。

なお、第１から第６の実施形態においては、開閉回路はｐＭＯＳ２０４に限定されるものではなく、同様の効果を得られるように積層体３に含まれるシリコン基板等の導電型を反転させてｎＭＯＳを用いることもでき、さらに、バイポーラトランジスタ等の他のトランジスタや回路を用いることもできる。さらに、これらの実施形態においても、第１の実施形態で説明した検査方法及び検査装置を用いることができる。また、第１から第６の実施形態は、互いに組み合わせることもでき、例えば、第５の実施形態のように複数の配線構造を有する半導体装置１を第６の実施形態のように積層させてマルチチップモジュール６０１を形成しても良い。さらに、このようなマルチチップモジュール６０１に、第４の実施形態のように抵抗成分を組み合わせても良い。そして、これらの実施形態は、シリコン貫通ビア構造及び半田バンプ構造中の電気的接続が確保されているかを検査するために用いることに限定されるものではなく、外部から検査することが難しい電気的接続、例えば積層体中の配線等における電気的接続が確保されているかを検査するために用いることもできる。

また、本実施形態の検査方法を行う検査装置としては、一般の低電圧ＳＥＭ装置を使用することができる。ただし、第５の実施形態のように、第２の半田バンプ２２０の数が多い場合には、第１の半田バンプ２１０の観察を行いつつ、全ての第２の半田バンプ２２０と第１の半田バンプ２１０に電荷を供給する必要があるため、電子プローブ１０１の照射範囲は全ての半田バンプが含まれるように設定しつつ、第１の半田バンプのみの画像を得ることができるような構成、すなわち、電子プローブ１０１の照射範囲を、第１の半田バンプ２１０の画像の範囲とは別に独立して設定できるような構成を持つ検査装置であることが望ましい。

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置
２ 検査回路
３ 積層体
４ 開閉回路
５ 放電機構
６ 機能回路ブロック
１０、２０、６０３、６０４ 電極
１１、２１ 配線構造
１２、２２ 端子
４１ 入力端子
４２ 出力端子
４３ 駆動端子
１００ 走査型電子顕微鏡
１０１ 電子プローブ
１０２ チャンバー
１０３ ステージ
１０４ 画像取得部
１０６ コンピュータ
２０３ ｐ型シリコン基板
２０４ ｐＭＯＳ
２０７ 配線層
２０８ ＳＴＩ
２０９ 基板接続部
２１０、２２０、６１０、６２０ 半田バンプ
２１１、２２１、７１１、７２１ 半田バンプ構造
２１２、２２２、７１２、７２２、８１２、８２２ バンプパッド
２４１ ドレイン
２４２ ソース
２４３ ゲート
３００ 検査装置
３０８ 絶縁層
３０９ 金属膜
３１０、３２０、６１０、６２０ シリコン貫通ビアの表面
３１１、３２１、６１１、６２１ シリコン貫通ビア構造
３１２、３２２、６１２、６２２ ビアパッド
４０１ 抵抗成分
４０２ ダイオード
４０３ ｎ型層
５０４ トランジスタアレイ
６０１ マルチチップモジュール
６０２ 配線

Claims (8)

1. 半導体基板を有する積層体は、前記積層体の表面に露出する第１の電極と前記積層体中に位置する第１の端子とを電気的に接続するための第１の配線構造と、前記積層体の表面に露出する第２の電極と前記積層体中に位置する第２の端子とを電気的に接続するための第２の配線構造と、前記第２の端子と電気的に接続されている機能回路ブロックと、前記第１及び第２の配線構造中の電気的接続状態を検査する半導体装置の検査回路と、を備え、前記第２の配線構造の前記第２の端子は抵抗成分を介して前記半導体基板と電気的に接続されており、
   前記検査回路は、前記第１の端子と電気的に接続された入力端子と、前記第２の端子と電気的に接続された駆動端子と、放電機構と電気的に接続された出力端子と、を有する開閉回路を備え、
   前記第１の電極から前記第１の端子までが前記第１の配線構造中で電気的に接続され、且つ、前記第２の電極から前記第２の端子までが前記第２の配線構造中で電気的に接続されている状態において、前記第１及び第２の電極に電荷を与えた際には、前記第２の電極に与えられた前記電荷が前記第２の配線構造を介して前記駆動端子に流れることにより前記開閉回路の前記入力端子と前記出力端子との間が導通状態となり、前記第１の電極に与えられた前記電荷が前記第１の配線構造及び前記開閉回路を介して前記放電機構へと流れるように構成されている、
   ことを特徴とする半導体装置の検査回路。
2. 半導体基板を有する積層体は、前記積層体の表面に露出する第１の電極と前記積層体中に位置する第１の端子とを電気的に接続するための第１の配線構造と、前記積層体の表面に露出するＮ個（Ｎは２以上の整数）の第２の電極と前記積層体中に位置するＮ個の第２の端子とを対応する前記第２の電極と前記第２の端子との間で電気的に接続するためのＮ個の第２の配線構造と、前記Ｎ個の第２の端子と電気的に接続されている機能回路ブロックと、前記第１及びＮ個の第２の配線構造中の電気的接続状態を検査する半導体装置の検査回路と、を備え、
   前記検査回路は、Ｎ個の開閉回路を備え、前記Ｎ個の開閉回路の各々は、前記第１の端子又は他の開閉回路の出力端子と電気的に接続された入力端子と、対応する前記第２の端子と電気的に接続された駆動端子と、放電機構又は他の開閉回路の入力端子と電気的に接続された出力端子と、を有し、前記Ｎ個の開閉回路は、前記入力端子および前記出力端子に関し、互いに直列に接続されており、
   前記第１の電極から前記第１の端子までが前記第１の配線構造中で電気的に接続され、且つ、前記Ｎ個の第２の電極から前記Ｎ個の第２の端子までが前記Ｎ個の第２の配線構造中で電気的に接続されている状態において、前記第１及びＮ個の第２の電極に電荷を与えた際には、前記Ｎ個の第２の電極に与えられた前記電荷が前記Ｎ個の第２の配線構造を介して前記Ｎ個の開閉回路の前記駆動端子に流れることにより前記Ｎ個の開閉回路の前記入力端子と前記出力端子との間が導通状態となり、前記第１の電極に与えられた前記電荷が前記第１の配線構造及び前記Ｎ個の開閉回路を介して前記放電機構へと流れるように構成されている、
   ことを特徴とする半導体装置の検査回路。
3. 前記第２の配線構造の前記第２の端子は抵抗成分を介して前記半導体基板と電気的に接続されている、ことを特徴とする請求項２に記載の半導体装置の検査回路。
4. 前記第１及び第２の配線構造は、半田バンプとバンプパッドとを電気的に接続するための半田バンプ構造、又は、貫通ビアとビアパッドとを電気的に接続するための貫通ビア構造である、ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の検査回路。
5. 前記開閉回路は、半導体トランジスタ回路であることを特徴とする請求項１から４のいずれか１項に記載の半導体装置の検査回路。
6. 前記半導体トランジスタ回路はＭＯＳ回路であり、前記駆動端子は前記ＭＯＳ回路のゲートであり、前記入力端子又は前記出力端子は、前記ＭＯＳ回路のソース又はドレインである、ことを特徴とする請求項５の半導体装置の検査回路。
7. 半導体基板を有する積層体であって、前記積層体の表面に露出する第１の電極と前記積層体中に位置する第１の端子とを電気的に接続するための第１の配線構造と、前記積層体の表面に露出する第２の電極と前記積層体中に位置する第２の端子とを電気的に接続するための第２の配線構造と、前記第２の端子と電気的に接続されている機能回路ブロックと、を備え、前記第２の配線構造の前記第２の端子は抵抗成分を介して前記半導体基板と電気的に接続されている積層体において、前記第１及び第２の配線構造中の電気的接続状態を検査する半導体装置の検査方法であって、
   前記第１の端子と電気的に接続された入力端子と、前記第２の端子と電気的に接続された駆動端子と、放電機構と電気的に接続された出力端子と、を有する開閉回路を備え、前記第１の電極から前記第１の端子までが前記第１の配線構造中で電気的に接続され、且つ、前記第２の電極から前記第２の端子までが前記第２の配線構造中で電気的に接続されている状態において、前記第１及び第２の電極に電荷を与えた際には、前記第２の電極に与えられた前記電荷が前記第２の配線構造を介して前記駆動端子に流れることにより前記開閉回路の前記入力端子と前記出力端子との間が導通状態となり、前記第１の電極に与えられた前記電荷が前記第１の配線構造及び前記開閉回路を介して前記放電機構へと流れるように構成されている検査回路を前記積層体に形成し、
   走査型電子顕微鏡の電子プローブを用いて、前記第１及び第２の電極に前記電荷を与えて、前記第１及び第２の配線構造中の電気的接続の状態に応じて前記検査回路を動作させ、
   前記走査型電子顕微鏡を用いて、前記第１の電極の帯電状態を観察する、
   ことを備える半導体装置の検査方法。
8. 半導体基板を有する積層体であって、前記積層体の表面に露出する第１の電極と前記積層体中に位置する第１の端子とを電気的に接続するための第１の配線構造と、前記積層体の表面に露出するＮ個（Ｎは２以上の整数）の第２の電極と前記積層体中に位置するＮ個の第２の端子とを対応する前記第２の電極と前記第２の端子との間で電気的に接続するためのＮ個の第２の配線構造と、前記Ｎ個の第２の端子と電気的に接続されている機能回路ブロックと、を備える積層体において、前記第１及びＮ個の第２の配線構造中の電気的接続状態を検査する半導体装置の検査方法であって、
   Ｎ個の開閉回路を備え、前記Ｎ個の開閉回路の各々は、前記第１の端子又は他の開閉回路の出力端子と電気的に接続された入力端子と、対応する前記第２の端子と電気的に接続された駆動端子と、放電機構又は他の開閉回路の入力端子と電気的に接続された出力端子と、を有し、前記Ｎ個の開閉回路は、前記入力端子および前記出力端子に関し、互いに直列に接続されており、前記第１の電極から前記第１の端子までが前記第１の配線構造中で電気的に接続され、且つ、前記Ｎ個の第２の電極から前記Ｎ個の第２の端子までが前記Ｎ個の第２の配線構造中で電気的に接続されている状態において、前記第１及びＮ個の第２の電極に電荷を与えた際には、前記Ｎ個の第２の電極に与えられた前記電荷が前記Ｎ個の第２の配線構造を介して前記Ｎ個の開閉回路の前記駆動端子に流れることにより前記Ｎ個の開閉回路の前記入力端子と前記出力端子との間が導通状態となり、前記第１の電極に与えられた前記電荷が前記第１の配線構造及び前記Ｎ個の開閉回路を介して前記放電機構へと流れるように構成されている検査回路を前記積層体に形成し、
   走査型電子顕微鏡の電子プローブを用いて、前記第１及びＮ個の第２の電極に前記電荷を与えて、前記第１及びＮ個の第２の配線構造中の電気的接続の状態に応じて前記検査回路を動作させ、
   前記走査型電子顕微鏡を用いて、前記第１の電極の帯電状態を観察する、
   ことを備える半導体装置の検査方法。

Images