CN102194795B - 金属层下介电层测试结构 - Google Patents

Abstract

本发明提供一种金属层下介电层测试结构，包括：衬底，位于所述衬底之上的栅极结构，位于所述衬底和所述栅极结构之上的多级金属连线层，位于所述多级金属连线层间的互连通孔和层间介电层，以及位于顶层金属层之上的压焊点，所述多级金属连线层间的互连通孔未实现各金属互连线层间的电性互连。本发明提供的金属层下介电层测试结构中，各层金属连线层间的互连通孔未实现各层金属互连线层间的电性互连，因此可避免在进行测试时，当在测试结构的压焊点上施加测试电压后，以斜坡电压法测试所述顶层金属层下的介电层的性能时不会造成测试结构中有源区至第一金属层间的部分烧坏的问题。

Description

金属层下介电层测试结构

技术领域

本发明涉及半导体制造中的可靠性分析领域，特别涉及一种金属层下介电层测试结构。

背景技术

在半导体器件结构中，内层电介质(ILD，Inter Layer Dielectric)是指金属间的绝缘层，一般由SiO₂等非导电性材料组成，其作用是使不同的电路结构之间相互隔离。内层电介质的性质对于半导体器件的性能是至关重要的，通常要求其具有良好的抗击穿性能。

斜坡电压法(Vramp methodology)可用于测试内层电介质的性能，这种方法主要的手段是对内层电介质两端施加以恒定步骤升高的电压，当电压升高到一定程度，内层电介质被击穿，然后根据此过程中记录的相应数据，对受测试的内层电介质性能进行评估。这种检测结果通常可以反映出材料中的缺陷，可用于侦测集成电路中电介电层中的缺陷，制程异常情况(如金属、光阻残余物等物质残留在金属线之间等)，以及铜扩散制程中用于监测铜扩散的状况。

对半导体器件的金属层下的介电层进行性能测试时，由于单纯的介电层较软，不便于测试，因此现有技术中通常制造如图1和图2所示的测试结构对其金属层下的介电层进行测试，以对顶层金属层下的介电层进行测试为例，现有技术的测试结构中除包括顶层金属层和顶层金属层下的介电层和衬底外还包括由栅极结构和多级金属连线层、多级金属连线层间的互连通孔及层间介电层组成的虚设结构。设置该虚设机构的目的是克服对顶层金属层下介电层进行化学机械平坦化处理时容易发生圆弧形的下沉甚至塌陷的缺陷，从而造成在对顶层金属层进行化学机械平坦化处理后仍存在金属残留，导致测试结构失效的问题。请参看图1和图2，图1为现有技术的测试结构的截面结构示意图；图2为现有技术的测试结构中顶层金属层下的介电层及其以下结构的立体结构示意图。如图1和图2所示，现有技术的测试结构包括：具有有源区的衬底110、栅极结构120和多级金属连线层130(如图中所示的M1-M5金属连线层及顶层金属连线层131)、多级金属连线层间的互连通孔140、层间介电层150(图中的透明部分)及位于顶层金属层之上的压焊点160，所述多级金属互连线层130间通过所述互连通孔140实现电性连接。测试时，在所述压焊点160上施加测试电压，以上述斜坡电压法测试所述顶层金属层131下的介电层151的性能。

对于45nm及以下的半导体器件采用现有技术的测试结构进行测试时，测试时很容易发生测试器件烧坏的情况。经过研究发现，由于45nm及以下的半导体器件相较于65nm及以上的半导体器件，其有源区至第一金属层间的厚度非常薄，当所述压焊点上施加测试电压后，电流通过测试器件内的互连通路传导至第一层金属层，随着测试电压的逐渐增大，大电压很容易将有源区至第一金属层间的部分烧坏。测试中一旦出现电路结构先被烧毁的情况，测试就不能再继续进行，甚至得到错误的测试结果，因为上述测试过程没有记录到内层电介质被击穿的数据。

发明内容

本发明要解决的技术问题是提供一种金属层下介电层测试结构，以解决现有技术的测试结构在用于对45nm及以下的半导体器件的金属层下介电层进行性能测试时，容易造成测试器件烧坏的问题。

为解决上述技术问题，本发明提供一种金属层下介电层测试结构，包括：衬底，位于所述衬底之上的栅极结构，位于所述衬底和所述栅极结构之上的多级金属连线层，位于所述多级金属连线层间的互连通孔和层间介电层，以及位于顶层金属层之上的压焊点，所述多级金属连线层间的互连通孔未实现各金属互连线层间的电性互连。

可选的，所述衬底内具有有源区。

采用本发明提供的金属层下介电层测试结构中，各层金属连线层间的互连通孔未实现各层金属互连线层间的电性互连，因此可避免在进行测试时，当在测试结构的压焊点上施加测试电压后，以斜坡电压法测试所述金属层下的介电层的性能时不会造成测试结构中有源区至第一金属层间的部分烧坏的问题。

附图说明

图1为现有技术的测试结构的截面结构示意图；

图2为现有技术的测试结构中顶层金属层下的介电层及其以下结构的立体结构示意图；

图3为本发明的测试结构的截面结构示意图；

图4为本发明的测试结构中顶层金属层下的介电层及其以下结构的立体结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明所述的金属层下介电层测试结构可利用多种替换方式实现，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，示意图不依一般比例局部放大，不应以此作为对本发明的限定。

请结合参看图3和图4，图3为本发明的测试结构的截面结构示意图；图4为本发明的测试结构中顶层金属层下的介电层及其以下结构的立体结构示意图。

如图3和图4所示，本发明的测试结构包括：具有有源区的衬底210，位于所述衬底210之上的栅极结构220和位于所述衬底210和所述栅极结构220之上的多级金属连线层230(所述多级金属连线层230包括如图3和图4中所示的M1-M5金属连线层及顶层金属连线层231)、所述多级金属连线层230间的互连通孔240和层间介电层250(图中的透明部分)以及位于所述顶层金属层231之上的压焊点260，所述多级金属连线层230间的互连通孔240未实现所述多级金属互连线层230间的电性互连。

通常，在半导体器件中，多级金属互连线层间通过互连通孔实现电性连接。现有技术的金属层下介电层测试结构中即通过互连通孔实现了多级金属互连线层间的电性连接。但该种测试结构易出现如背景技术中所述的在测试时有源区至第一金属层间的部分烧坏的情况，影响测试的准确进行。为克服此缺陷，本发明的测试结构中，使其各层金属连线层230间的互连通孔240未实现各层金属互连线层230间的电性互连，这样各层金属互连线层230之间不能实现电连接。这样，在进行测试时，当在所述压焊点260上施加测试电压后，以斜坡电压法测试所述多级金属层互连线层下的介电层的性能时，电流无法到达有源区之上的第一金属层，则不会造成有源区至第一金属层间的部分烧坏的问题。

对于45nm以及以下的半导体器件测试，只要在除介电层之外的区域存在易损坏的薄弱区域，均可采用本发明的测试结构。同时，即使没有薄弱区域转移问题的半导体器件测试也可以使用本测试结构。本发明的测试结构还可用于电性合格测试(Wafer Acceptance Test，WAT)领域，以此来快速测试半导体器件的内部是否有异常情况。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (2)

1.一种金属层下介电层测试结构，包括：衬底，位于所述衬底之上的栅极结构，位于所述衬底和所述栅极结构之上的多级金属连线层，位于所述多级金属连线层间的互连通孔和层间介电层，以及位于顶层金属层之上的压焊点，其特征在于，所述多级金属连线层间的互连通孔未实现各金属连线层间的电性互连。

2.如权利要求1所述的金属层下介电层测试结构，其特征在于，所述衬底内具有有源区。

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