JP5582209B1 - 半導体デバイスの製造方法及び検査方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title abstract description 12
- 238000007689 inspection Methods 0.000 title abstract description 6
- 238000012360 testing method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 238000010998 test method Methods 0.000 claims 1
- 241000724291 Tobacco streak virus Species 0.000 abstract description 22
- 230000007547 defect Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
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- Automation & Control Theory (AREA)
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Abstract
【課題】半導体チップを積層する前の個々の基板の製造過程において、製造不良の検出が可能な半導体デバイスの製造方法及び検査方法を提供する。
【解決手段】半導体チップ１のシリコン基板１５において、シリコン基板１５との境界面が絶縁膜１１ａ，１１ｂで覆われ、底面側がシリコン基板１５から貫通しないよう形成された２つのＴＳＶ（Though-Silicon-Via）１０ａ、１０ｂを形成し、シリコン基板１５内であってＴＳＶ１０ａ、１０ｂの底面側の周辺領域に形成された高濃度不純物領域１３と、を設け、ＴＳＶ１０ａ、１０ｂにテスト回路を接続して、一方のＴＳＶ１０ａからテスト信号を入力し、高濃度不純物領域１３及び他方のＴＳＶ１０ｂを介して出力されたテスト信号を検出することにより、半導体チップ１の良否を判断して、半導体チップの底面を薄化処理して高濃度不純物領域１３を除去する。
【選択図】図１
【解決手段】半導体チップ１のシリコン基板１５において、シリコン基板１５との境界面が絶縁膜１１ａ，１１ｂで覆われ、底面側がシリコン基板１５から貫通しないよう形成された２つのＴＳＶ（Though-Silicon-Via）１０ａ、１０ｂを形成し、シリコン基板１５内であってＴＳＶ１０ａ、１０ｂの底面側の周辺領域に形成された高濃度不純物領域１３と、を設け、ＴＳＶ１０ａ、１０ｂにテスト回路を接続して、一方のＴＳＶ１０ａからテスト信号を入力し、高濃度不純物領域１３及び他方のＴＳＶ１０ｂを介して出力されたテスト信号を検出することにより、半導体チップ１の良否を判断して、半導体チップの底面を薄化処理して高濃度不純物領域１３を除去する。
【選択図】図１
Description
本発明は半導体デバイスの製造方法及びその検査方法に関する。
半導体デバイスにおいて、回路基板に貫通電極を設けておき、この回路基板を積層するＴＳＶ（Though-Silicon-Via）技術が知られている。
ＴＳＶでは、μ単位のオーダー間隔で接続用貫通電極を配列できる。また従来のワイヤ・ボンディングと比べて接続距離が短くなるため、ノイズを受けにくくなること、寄生容量や抵抗が小さくてすむため遅延や減衰、波形の劣化が少なくなること、増幅や静電破壊保護のための余分な回路が不要になること、これらによって、回路の高速動作と低消費電力化が実現されることなどの利点が得られる。
例えば、特許文献１には、２枚以上の基板に延在する連続導体で形成される貫通電極を有する半導体デバイスが記載されている。
図６、図７は、半導体チップ１００の製造工程を示す図である。
図６（ａ）は、半導体チップ１００に、トランジスタ１０２とＴＳＶ１１０ａ、１１０ｂが形成された状態を示す図である。ＴＳＶ１１０ａ、１１０ｂは、トランジスタ１０２が形成される際に形成される。
図６（ａ）は、半導体チップ１００に、トランジスタ１０２とＴＳＶ１１０ａ、１１０ｂが形成された状態を示す図である。ＴＳＶ１１０ａ、１１０ｂは、トランジスタ１０２が形成される際に形成される。
次に、図６（ｂ）に示すように、半導体チップ１００上に配線層１０３とウェハテスト用パッド１０４とが形成される。そして、ウェハテスト用パッド１０４を用いてトランジスタ１０２のテストが実行される。ここで、ＴＳＶ１１０ａ、１１０ｂについては、シリコン基板に埋没して設けられ、閉回路に接続されていないため、導通をテストすることができない。
図７（ａ）は薄化された半導体チップ１００を示す図である。半導体チップ１００は薄化され、ＴＳＶ１１０ａ、１１０ｂの下面にマイクロバンプ１０５が接続される。
図７（ｂ）は積層された半導体チップ１００を示す図である。半導体チップ１００は、他の半導体チップ１０７と接続するためのマイクロバンプ１０５を用いて半導体チップ１
０７の上に積層され、最終的に３次元ＬＳＩが完成する。
図７（ｂ）は積層された半導体チップ１００を示す図である。半導体チップ１００は、他の半導体チップ１０７と接続するためのマイクロバンプ１０５を用いて半導体チップ１
０７の上に積層され、最終的に３次元ＬＳＩが完成する。
図６に示すような、ＴＳＶが貫通していない（以下ビアミドル方式という。）半導体チップでは、ＴＳＶの下部がシリコン基板１１５内に埋もれているため、ウェハテスト用パッド１０４を用いて不良を検出することができない。
また、積層工程における薄化処理後はＴＳＶが貫通した状態になるが、マイクロバンプのピッチは非常に狭く、さらにウェハは非常に薄いために、ウェハテストは非常に困難である。
そのため、一般に、ビアミドル方式のＴＳＶを有する半導体チップ１００のテストを行う場合には、半導体チップ１００が積層された後に、被積層である半導体チップ１０７のテスト回路等を用いてテストをする必要があった。
しかしながら、積層後にテストを行うと、積層されたチップのうち１つでもＴＳＶに不良があった場合、積層されている他の半導体チップを含め積層型半導体装置全体が不良となり、結果として製造コストが増大するといった問題があった。
本発明はこのような問題点を解決するためになされたものであり、積層する前に半導体チップの不良を検出する半導体デバイスの製造方法および検査方法を提供することを目的とする。
本発明にかかる半導体デバイスの製造方法は、半導体チップのシリコン基板において、シリコン基板との境界面が絶縁膜で覆われ、底面側がシリコン基板から貫通しないよう形成された２つのＴＳＶ（Though-Silicon-Via）と、シリコン基板内であってＴＳＶの底面側の周辺領域に形成された高濃度不純物領域を設け、ＴＳＶにテスト回路を接続して、一方のＴＳＶからテスト信号を入力し、高濃度不純物領域及び他方のＴＳＶを介して出力されたテスト信号を検出することにより、半導体チップの良否を判断して、半導体チップの底面を薄化処理して高濃度不純物領域を除去し、薄化した半導体チップを複数積層するものである。
本発明にかかる半導体デバイスの検査方法は、半導体チップのシリコン基板において、シリコン基板との境界面が絶縁膜で覆われ、底面側がシリコン基板から貫通しないよう設けられた２つのＴＳＶ（Though-Silicon-Via）と、シリコン基板内であってＴＳＶの底面側の周辺領域に形成された高濃度不純物領域を設け、ＴＳＶにテスト回路を接続して、一方のＴＳＶからテスト信号を入力し、高濃度不純物領域及び他方のＴＳＶを介して出力されたテスト信号を検出することにより、半導体チップの良否を判断するものである。
本発明によれば半導体チップを積層する前の半導体チップの製造過程において、製造不良の検出が可能な半導体デバイスを提供することができる。
実施の形態
半導体デバイスの製造過程では、ＴＳＶが形成された複数の半導体チップを集積して半導体デバイスを形成するものである。本実施の形態においては、半導体チップの状態でＴＳＶの導通を検査することを可能するものである。
半導体デバイスの製造過程では、ＴＳＶが形成された複数の半導体チップを集積して半導体デバイスを形成するものである。本実施の形態においては、半導体チップの状態でＴＳＶの導通を検査することを可能するものである。
以下、図面を参照して本発明の実施の形態について説明する。
図１は、製造途中の半導体チップ１を示す図である。図１（ａ）は、半導体チップ１のｚ軸方向に沿った断面を示す。なお、以下の説明において、断面を示す場合に、シリコン基板断面部分のハッチングは省略する。
図１は、製造途中の半導体チップ１を示す図である。図１（ａ）は、半導体チップ１のｚ軸方向に沿った断面を示す。なお、以下の説明において、断面を示す場合に、シリコン基板断面部分のハッチングは省略する。
半導体チップ１は、シリコン基板１５に、絶縁膜１１ａで覆われたＴＳＶ１０ａと、絶縁膜１１ｂで覆われたＴＳＶ１０ｂと、高濃度不純物領域１３と、が形成されている。
図１（ｂ）は、図１（ａ）に示す半導体チップ１のＡ−Ａ線に沿ったｘｙ平面方向の断面を示す図である。図１（ｃ）は、図１（ａ）に示す半導体チップのＢ−Ｂ線に沿ったｘｙ平面方向の断面を示す図である。
ＴＳＶ１０ａ、１０ｂは、半導体チップ１のシリコン基板１５に埋没して形成される。絶縁膜１１ａ、１１ｂはそれぞれ、ＴＳＶ１０ａ、１０ｂとシリコン基板１５の境界面に設けられ、ＴＳＶ１０ａ、１０ｂの側面及び底面を覆っている。なお、絶縁膜１１ａ、１１ｂは、一般のＴＳＶの絶縁膜より薄くすることが望ましい。これにより、後述するコンデンサＣ１、Ｃ２を形成することができる。
高濃度不純物領域１３は、シリコン基板１５内であって、ＴＳＶ１０ａ、１０ｂ付近かつシリコン基板１５の底面側（ｙ軸方向下側）に形成される。高濃度不純物領域１３は、具体的には、不純物がドープされたガラス層を堆積してエッチバックし、その後高温アニール処理を行い、外方拡散させる等の方法で形成される。
なお、カップリング領域１４は、半導体チップ１の積層工程において、薄化処理の際に研削されるため、通常の動作への影響はない。
図２は、半導体チップ１のｙｚ平面に沿って形成される電気回路の等価回路を示す図である。
等価回路２０は、ＴＳＶ１０ａの抵抗を抵抗Ｒ１とし、ＴＳＶ１０ｂの抵抗を抵抗Ｒ２とし、ＴＳＶ１０ａとＴＳＶ１０ｂとの間の高濃度不純物領域１３の抵抗を抵抗Ｒ３として説明する。
また、ＴＳＶ１０ａの側面と絶縁膜１１ａを介して対面する高濃度不純物領域１３の側面とが構成されるコンデンサをコンデンサＣ１とし、ＴＳＶ１０ｂの側面と絶縁膜１１ｂを介して対面する高濃度不純物領域１３の側面とで構成されるコンデンサをコンデンサＣ２として説明する。
また、ＴＳＶ１０ａの側面と絶縁膜１１ａを介して対面する高濃度不純物領域１３の側面とが構成されるコンデンサをコンデンサＣ１とし、ＴＳＶ１０ｂの側面と絶縁膜１１ｂを介して対面する高濃度不純物領域１３の側面とで構成されるコンデンサをコンデンサＣ２として説明する。
すなわち、等価回路２０は、ノードＮ１に一端が接続された抵抗Ｒ１と、抵抗Ｒ１の他端に一端が接続されたコンデンサＣ１と、コンデンサＣ１の他端に一端が接続された抵抗Ｒ３と、抵抗Ｒ３の他端に一端が接続されたコンデンサＣ２と、コンデンサＣ２の他端に一端が接続され他端がノードＮ２に接続された抵抗Ｒ２と、を有する。
本実施の形態にかかる半導体チップ１は、高濃度不純物領域１３を設けることにより、ＴＳＶ１０ａの一端であるノードＮ１からＴＳＶ１０ｂの他端であるノードＮ２までが接続された等価回路２０を形成することができ、等価回路２０は、高濃度不純物領域１３による低抵抗部分により、ＴＳＶ１０ａ、１０ｂ間の電気的カップリングを実現することができる。
次に、等価回路２０をテストする場合について説明する。
図３は、等価回路２０にテスト回路３０が接続された状態を示す図である。
テスト回路３０は、バッファ３１、３２と、初期化回路３３と、エラー検出ＦＦ（Flip Flop）３４と、を有する。
図３は、等価回路２０にテスト回路３０が接続された状態を示す図である。
テスト回路３０は、バッファ３１、３２と、初期化回路３３と、エラー検出ＦＦ（Flip Flop）３４と、を有する。
バッファ３１は、テスト信号を入力するためのテスト信号入力端子Ｎ４に入力側が接続され、出力側が等価回路２０のノードＮ１に接続される。
バッファ３２は、等価回路２０のノードＮ２に入力側が接続され、出力側がエラー検出ＦＦ３４のＳＥＴ端子に接続される。
バッファ３２は、等価回路２０のノードＮ２に入力側が接続され、出力側がエラー検出ＦＦ３４のＳＥＴ端子に接続される。
初期化回路３３は、等価回路２０のノードＮ２に一端が接続され、他端はＲＥＳＥＴ信号入力端子とエラー検出ＦＦ３４のＲＥＳＥＴ端子に接続される。
エラー検出ＦＦ３４は、バッファ３２の出力側にＳＥＴ端子が接続され、ＲＥＳＥＴ信号入力端子Ｎ３にエラー検出ＦＦ３４の端子ＲＥＳＥＴが接続されている。
エラー検出ＦＦ３４は、バッファ３２の出力側にＳＥＴ端子が接続され、ＲＥＳＥＴ信号入力端子Ｎ３にエラー検出ＦＦ３４の端子ＲＥＳＥＴが接続されている。
ＴＳＶ１０ａ、１０ｂが正常である場合について説明する。まず、ＲＥＳＥＴ信号入力端子Ｎ３を介してＲＥＳＥＴ信号が入力され、エラー検出ＦＦ３４の出力ＴＥＳＴ＿ＯＵＴ及びノードＮ２はＬレベルに初期設定される。
次に、ＴＥＳＴ信号入力端子Ｎ４にＬ→Ｈのテスト信号が印加されると、テスト信号はノードＮ２にパルス信号として伝播される。ノードＮ２のパルス信号は、エラー検出ＦＦ３４のＳＥＴ端子に入力され、エラー検出ＦＦ３４にはＨが設定され、テスト出力端子Ｎ５はＬ→Ｈに遷移する。
つまり、ＴＳＶ１０ａ、１０ｂが正常である場合、テスト端子にＬ→Ｈのテスト信号が印加されると、テスト出力端子Ｎ５はＬ→Ｈに遷移する。
つまり、ＴＳＶ１０ａ、１０ｂが正常である場合、テスト端子にＬ→Ｈのテスト信号が印加されると、テスト出力端子Ｎ５はＬ→Ｈに遷移する。
次に、ＴＳＶ１０ａ、１０ｂに不良がある場合について説明する。図４は、ＴＳＶ１０ａに不良があることを示す図である。まず、ＲＥＳＥＴ信号入力端子Ｎ３からＲＥＳＥＴ信号が入力され、エラー検出ＦＦ３４の出力ＴＥＳＴ＿ＯＵＴ及びノードＮ２がＬレベルに初期設定される。次に、テスト信号入力端子Ｎ４にＬ→Ｈのテスト信号が印加される。
ここで、ＴＳＶ１０ａにオープン不良があるため、テスト信号はノードＮ２に伝播されず、エラー検出ＦＦ３４は初期状態のまま保持され、結果として、テスト出力端子Ｎ５は、初期化状態のまま、Ｌレベルが保持される。
本実施の形態においては、ＴＳＶ１０ａ、１０ｂにテスト回路３０を接続して、テスト信号を入力して、その出力を調べることにより、積層前の半導体チップの段階でＴＳＶ１０ａ、１０ｂの不良検出が可能になり、製造コストを抑制することが可能である。
また、テスト回路３０を複数接続してテストチェーン３５として使用するようにしてもよい。図５は、テストチェーン３５を示す図であり、図５（ａ）はＴＳＶが正常である場合を示し、図５（ｂ）はＴＳＶに異常がある場合を示す図である。
テスト回路３０を複数接続してテストチェーン３５とする場合には、テスト回路３０をそれぞれ等価回路２０に接続する。そして、前段のテスト回路３０のエラー検出ＦＦ３４のテスト出力端子Ｎ５を、後段のテスト回路３０のテスト信号入力端子Ｎ４に接続する。それぞれ接続された等価回路２０が正常である場合には、テスト回路３０からはテスト入力信号と同じ波形の信号が出力されるので、テスト回路３０を多段に接続してテストすることが可能であり、等価回路２０のＴＳＶに異常がある場合には、図５（ｂ）に示すように、出力信号が正常に出力されないため、異常を検出可能である。
本実施の形態にかかる半導体デバイスの検査方法によれば、テストチェーンを使用することにより、積層前の半導体チップに形成された複数のペアＴＳＶについてまとめてテストすることができ、検査コストをより抑えることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１ 半導体チップ
１０ａ、１０ｂ ＴＳＶ
１１ａ、１１ｂ 絶縁膜
１３ 高濃度不純物領域
１４ カップリング領域
１５ シリコン基板
２０ 等価回路
３０ テスト回路
３１、３２ バッファ
３３ 初期化回路
３５ テストチェーン
１０１ 半導体チップ
１０２ トランジスタ
１０３ 配線層
１０４ ウェハテスト用パッド
１０５ マイクロバンプ
１０７ 半導体チップ
１１５ シリコン基板
Ｃ１、Ｃ２ コンデンサ
エラー検出ＦＦ ３４
Ｎ１、Ｎ２ ノード
Ｎ３ ＲＥＳＥＴ信号入力端子
Ｎ４ テスト信号入力端子
Ｎ５ テスト出力端子
Ｒ１、Ｒ２、Ｒ３ 抵抗
１０ａ、１０ｂ ＴＳＶ
１１ａ、１１ｂ 絶縁膜
１３ 高濃度不純物領域
１４ カップリング領域
１５ シリコン基板
２０ 等価回路
３０ テスト回路
３１、３２ バッファ
３３ 初期化回路
３５ テストチェーン
１０１ 半導体チップ
１０２ トランジスタ
１０３ 配線層
１０４ ウェハテスト用パッド
１０５ マイクロバンプ
１０７ 半導体チップ
１１５ シリコン基板
Ｃ１、Ｃ２ コンデンサ
エラー検出ＦＦ ３４
Ｎ１、Ｎ２ ノード
Ｎ３ ＲＥＳＥＴ信号入力端子
Ｎ４ テスト信号入力端子
Ｎ５ テスト出力端子
Ｒ１、Ｒ２、Ｒ３ 抵抗
Claims (2)
- 半導体チップのシリコン基板において、
前記シリコン基板との境界面が絶縁膜で覆われ、底面側が前記シリコン基板から貫通しないよう形成した２つのＴＳＶ（Though-Silicon-Via）と、
前記シリコン基板内であって前記ＴＳＶの底面側の周辺領域に形成した高濃度不純物領域と、を設け、
前記ＴＳＶにテスト回路を接続して、
一方の前記ＴＳＶからテスト信号を入力し、前記高濃度不純物領域及び他方の前記ＴＳＶを介して出力されたテスト信号を検出することにより、前記半導体チップの良否を判断して、
前記半導体チップの底面を薄化処理して前記高濃度不純物領域を除去し、
前記薄化した半導体チップを複数積層する、半導体デバイスの製造方法。 - 半導体チップのシリコン基板において、
前記シリコン基板との境界面が絶縁膜で覆われ、底面側が前記シリコン基板から貫通しないよう形成された２つのＴＳＶ（Though-Silicon-Via）と、
前記シリコン基板内であって、前記ＴＳＶの底面側の周辺領域に形成された高濃度不純物領域と、を設け、
前記ＴＳＶにテスト回路を接続して、
一方の前記ＴＳＶからテスト信号を入力し、前記高濃度不純物領域及び他方の前記ＴＳＶを介して出力されたテスト信号を検出することにより、前記半導体チップの良否を判断する、半導体デバイスの検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013040958A JP5582209B1 (ja) | 2013-03-01 | 2013-03-01 | 半導体デバイスの製造方法及び検査方法 |
| US14/196,045 US9064761B2 (en) | 2013-03-01 | 2014-03-04 | Method of manufacturing semiconductor device and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013040958A JP5582209B1 (ja) | 2013-03-01 | 2013-03-01 | 半導体デバイスの製造方法及び検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5582209B1 true JP5582209B1 (ja) | 2014-09-03 |
| JP2014170803A JP2014170803A (ja) | 2014-09-18 |
Family
ID=51421120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013040958A Active JP5582209B1 (ja) | 2013-03-01 | 2013-03-01 | 半導体デバイスの製造方法及び検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9064761B2 (ja) |
| JP (1) | JP5582209B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1398204B1 (it) | 2010-02-16 | 2013-02-14 | St Microelectronics Srl | Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias). |
| US9869713B2 (en) * | 2015-03-05 | 2018-01-16 | Qualcomm Incorporated | Through-silicon via (TSV) crack sensors for detecting TSV cracks in three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods and systems |
| US9966318B1 (en) * | 2017-01-31 | 2018-05-08 | Stmicroelectronics S.R.L. | System for electrical testing of through silicon vias (TSVs) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284560A (ja) * | 1997-04-08 | 1998-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の検査方法 |
| JP4795677B2 (ja) * | 2004-12-02 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
| IT1398204B1 (it) * | 2010-02-16 | 2013-02-14 | St Microelectronics Srl | Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias). |
| TWI401780B (zh) * | 2010-07-20 | 2013-07-11 | Ind Tech Res Inst | 可測試直通矽晶穿孔的結構及方法 |
| JP2012114319A (ja) * | 2010-11-26 | 2012-06-14 | Seiko Epson Corp | マザー基板、電子部品の検査方法、電子部品、及び電子部品の製造方法、並びに電子機器 |
| US9142665B2 (en) * | 2010-12-10 | 2015-09-22 | Infineon Technologies Austria Ag | Semiconductor component with a semiconductor via |
| JP2012174826A (ja) | 2011-02-21 | 2012-09-10 | Napura:Kk | 電子デバイス及びその製造方法 |
| KR101949503B1 (ko) * | 2012-04-18 | 2019-02-18 | 에스케이하이닉스 주식회사 | 적층형 반도체 장치, 그 제조 방법 및 테스트 방법 |
-
2013
- 2013-03-01 JP JP2013040958A patent/JP5582209B1/ja active Active
-
2014
- 2014-03-04 US US14/196,045 patent/US9064761B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20140248721A1 (en) | 2014-09-04 |
| US9064761B2 (en) | 2015-06-23 |
| JP2014170803A (ja) | 2014-09-18 |
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