JP5564918B2 - 撮像素子およびカメラシステム - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサ等の撮像素子およびカメラシステムに関するものである。

近年生体が発する微小な発光や蛍光の計測や撮像が、医療やバイオテクノロジの分野で活発化している。
このような撮像は通常のイメージャーより遥かに高感度、低ノイズであることが求められており、たとえばアナログ電荷の増倍機能を持ったＥＭ−ＣＣＤが使用されている。

一方、特許文献１には、時分割によるフォトンカウントを用いた撮像素子が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。

すなわち、この撮像素子は、一定期間ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とはポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合も一律に補正が可能である。
このような撮像素子は読み出しノイズをゼロにできるので、微小光の撮像には特に適している。

このようなフォトンカウントも、一般には電荷増倍を持って実現される。
たとえば、特許文献１では、電荷増倍にアバランシェダイオードが想定されている。アバランシェダイオードは受光面に入射した光子を光電子に変換し、さらに光電子を高電圧で加速し、衝突による二次電子発生を繰り返すことによって信号電荷を増倍する。
これによって１光子の入射に対して、それを検知するのに十分な大きさの信号を得ることができる。

フォトンカウントを用いた撮像素子はデバイス間の感度ばらつきも殆ど生じないので、それらを複数並べて大きな撮像面を形成することも可能である。
このような撮像素子には、たとえばシンチレータと組み合わせて超低被爆のＸ線透過撮像を行う等、さまざまな応用が期待される。

特開１９９５−６７０４３号公報

ところで、電荷増倍は、通常電子加速により行われるので、非常に高い電圧を必要とし、半導体製造においては特殊な工程を必要とする。
さらに、アバランシェダイオード等により画素ごとに電荷増倍を行う場合、高電圧の使用は隣接画素との電気的分離が困難となって、画素の微細化に不利である。
一方、アナログ信号を転送時に増倍する場合、増倍自体が新たなノイズを発生させる。デバイス間のばらつきも非常に大きいものとなる。

このような課題に対し、電子を増倍するのではなく、画素ごとにアンプを設け、アンプの入力容量を極限まで小さくすることで光電子１個から大きな信号を得ることも想定される。

図１は、アンプを有する画素の回路構成例を示す図である。

１単位の画素回路ＰＸ１は、フォトダイオード１、転送トランジスタ２、リセットトランジスタ３、アンプトランジスタ４、蓄積ノード５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード６を有する。
転送トランジスタ２のゲート電極が転送線７に接続され、リセットトランジスタ３のゲート電極がリセット線８に接続されている。アンプトランジスタ４のゲート電極がＦＤノード６に接続されている。

画素回路ＰＸ１においては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１によって、蓄積ノード５に蓄積される。
それらは所定のタイミングで転送トランジスタ２をオンさせることでＦＤノード６に転送され、アンプトランジスタ４のゲートを駆動する。
これにより、信号電荷はアンプトランジスタ４のソースである画素出力９への信号となって読み出される。画素出力９は、図示しない定電流回路や抵抗素子を介して接地することでソースフォロアとして動作する。
リセットトランジスタ３は、転送トランジスタ２と同時並列的にオンさせることでフォトダイオード１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。

なお、ＦＤノード６は、その容量を縮小するために、レイアウトや製造工程の工夫により、転送トランジスタ２の拡散層容量を低減したり、転送トランジスタの拡散層からアンプトランジスタ４のゲートへの接続配線の容量を低減したりすることが行われていた。

しかし、このような容量低減策のみでは劇的な効果を得ることはできず、１光電子検出には不十分であった。

ＦＤノードの容量には、前述のような配線容量や拡散層容量が含まれる。
しかし、これらをレイアウトの工夫や半導体微細加工技術の進展により削減したとしても、最終的に残るのは、アンプトランジスタ４そのもののゲート容量であり、それがＦＤノードにおける寄生容量の大半を占めるようになる。
アンプトランジスタのサイズを小さくすると、それに伴って出力のランダムノイズが増加するので、この部分の微細化には限界がある。

本発明は、アンプトランジスタの実効的なゲート容量を、そのゲート面積を変えることなく抜本的に削減することが可能で、総合的な寄生容量を大幅に削減することが可能な撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の撮像素子は、光電変換機能を有し、光子入射に応じて光子を検出して電気信号を出力する画素が複数アレイ状に配列された画素アレイ部と、上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路と、を有し、上記画素は、半導体基板に形成された埋め込み型フォトダイオードと、ゲートを入力とし、ソースを出力とするソースフォロワ回路を形成するアンプトランジスタと、上記フォトダイオードで光電変換された電荷を上記アンプトランジスタのゲートに転送する転送トランジスタと、上記アンプトランジスタのゲートに接続されたリセットトランジスタと、を含み、上記アンプトランジスタは、少なくとも上記埋め込み型フォトダイオードおよび転送トランジスタが形成されている第１の半導体基板から電気的に分離された第２の半導体基板内に形成され、当該アンプトランジスタの基板は、当該アンプトランジスタのソースに接続されている、あるいは絶縁膜により上記第１の半導体基板と分離されて浮遊状態となっており、上記センス回路は、上記ソースフォロワ回路の出力が入力され、上記画素の電荷蓄積と読み出しは、上記転送トランジスタおよび上記リセットトランジスタをオンにして、上記フォトダイオードを光子入力が無い状態にリセットし、かつ上記アンプトランジスタをオフ状態にして画素を非選択状態とし、リセット後、上記転送トランジスタおよび上記リセットトランジスタのうち少なくとも上記転送トランジスタをオフにして電荷蓄積を開始し、上記リセットトランジスタをオフにして上記アンプトランジスタのゲート電位を浮遊状態となる電位に遷移させて当該アンプトランジスタをオン状態とする読み出し可能状態とし、上記転送トランジスタをオン状態として蓄積電荷を上記アンプトランジスタのゲートに転送させて上記転送トランジスタをオフ状態として、光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる。

本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換機能を有し、光子入射に応じて光子を検出して電気信号を出力する画素が複数アレイ状に配列された画素アレイ部と、上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路と、を有し、上記画素は、半導体基板に形成された埋め込み型フォトダイオードと、ゲートを入力とし、ソースを出力とするソースフォロワ回路を形成するアンプトランジスタと、上記フォトダイオードで光電変換された電荷を上記アンプトランジスタのゲートに転送する転送トランジスタと、上記アンプトランジスタのゲートに接続されたリセットトランジスタと、を含み、上記アンプトランジスタは、少なくとも上記埋め込み型フォトダイオードおよび転送トランジスタが形成されている第１の半導体基板から電気的に分離された第２の半導体基板内に形成され、当該アンプトランジスタの基板は、当該アンプトランジスタのソースに接続されている、あるいは絶縁膜により上記第１の半導体基板と分離されて浮遊状態となっており、上記センス回路は、上記ソースフォロワ回路の出力が入力され、上記画素の電荷蓄積と読み出しは、上記転送トランジスタおよび上記リセットトランジスタをオンにして、上記フォトダイオードを光子入力が無い状態にリセットし、かつ上記アンプトランジスタをオフ状態にして画素を非選択状態とし、リセット後、上記転送トランジスタおよび上記リセットトランジスタのうち少なくとも上記転送トランジスタをオフにして電荷蓄積を開始し、上記リセットトランジスタをオフにして上記アンプトランジスタのゲート電位を浮遊状態となる電位に遷移させて当該アンプトランジスタをオン状態とする読み出し可能状態とし、上記転送トランジスタをオン状態として蓄積電荷を上記アンプトランジスタのゲートに転送させて上記転送トランジスタをオフ状態として、光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる。

本発明によればアンプトランジスタのゲート容量を、そのゲート面積を変えることなく抜本的に削減することができ、総合的な寄生容量を大幅に削減することができる。

アンプを有する画素の回路構成例を示す図である。 本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 第１の実施形態に係る画素の回路構成の一例を示す図である。 図３の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。 第１の実施形態に係る画素回路の断面構造の一例を示す図である。 図３および図４に示す第１の実施形態に係る画素回路を有する画素部のレイアウト例を示す図である。 第１の実施形態に係る画素回路の製造方法について説明するための第１図である。 第１の実施形態に係る画素回路の製造方法について説明するための第２図である。 第１の実施形態に係る画素回路の製造方法について説明するための第３図である。 自己参照機能を有するセンス回路の一例を示す回路図である。 図３の画素を例に、図１０の自己参照機能を有するセンス回路を用いた読み出し動作例を説明するためのタイミングチャートである。 第２の実施形態に係る画素の回路構成の一例を示す図である。 第２の実施形態に係る画素回路の断面構造の一例を示す図である。 第３の実施形態に係る画素の回路構成の一例を示す図である。 第４の実施形態に係る画素の回路構成の一例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．本実施形態の撮像素子の特徴の概要
２．第１の実施形態（撮像素子の第１の構成例）
３．第２の実施形態（撮像素子の第２の構成例）
４．第３の実施形態（撮像素子の第３の構成例）
５．第４の実施形態（撮像素子の第４の構成例）
６．第５の実施形態（カメラシステム）

＜１．本実施形態の撮像素子の特徴の概要＞
本実施形態においては、高速並列読み出しを視野において、フォトン(光子)カウントを用いたフルデジタルイメージセンサとしての撮像素子（ＣＭＯＳイメージセンサ）の最適な構成を実現している。
まず、各画素は特定期間内における光子の入射の有無を電気信号として出力する。センス回路は、１フレーム期間内にその結果を複数回受け取って各々２値による判定を実施する。撮像素子はその集積によってたとえば画素ごとに階調データを生成する。
本実施形態の撮像素子は、この基本的構成を基に、以下の特徴的な構成を有する。

本実施形態の撮像素子は、画素のＦＤノードの容量構成を踏まえて、電界効果トランジスタ（ＦＥＴ）により形成されるアンプトランジスタのゲート容量を、そのゲート面積を変えることなく抜本的に削減することが可能な構成を有する。
本実施形態においては、この容量値がソースフォロアのゲインと基板の挙動に強く依存する事実に着目して、以下の形態を実現している。

第１の形態では、埋め込み型フォトダイオードを採用した画素において、ソースフォロア出力とアンプトランジスタの基板とを接続し、基板バイアス効果を抑えてゲインを１に接近させる。そして、アンプトランジスタのゲートと基板のポテンシャルが連動して変調されるようにする。
これによって、アンプトランジスタのゲート容量を実効的に激減させることができる。
さらに第１の形態では、このような構成を取りながら面積増加を最小限に抑制する回路構成を実現している。
第２の形態では、埋め込み型フォトダイオードを採用した画素において、アンプトランジスタにＳＯＩ構造を採用し、その基板を浮遊状態にする。
このような構造では基板は完全空乏化し、そのポテンシャルはやはりソースに追随して変調される。
それとともに基板バイアス効果も抑えられてゲインは１に接近し、同様な原理でアンプトランジスタのゲート容量を実効的に激減させることができる。

上記構成を採用する本実施形態によれば、画素のアンプトランジスタの入力容量が激減し、１光子でも検知可能な画素出力を得られるようになる。
これにより、時分割フォトンカウンティングを用いたイメージャーの実現が可能になり、微小光の撮像や、複数イメージャーを並べた大型撮像が可能になる。
しかも、最適な回路構成の採用で、フォトダイオードを除く回路群の占有面積の増加は最小限に抑えられ、高い開口率を維持することが可能である。
さらに本発明は通常のＣＭＯＳイメージャーに採用しても、大幅な感度アップを実現することが可能である。

以下に、上記した特徴を有する本実施形態に係る撮像素子であるＣＭＯＳイメージセンサについて詳細に説明する。

＜２．第１の実施形態＞
図２は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。

［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
本ＣＭＯＳイメージセンサ１００では、後述するように、複数の画素で一つのセンス回路を共有する。
これに対応して、本ＣＭＯＳイメージセンサ１００は、同一列の複数の画素ＤＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
さらに、ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０の画素ＤＰＸを駆動して、画素ＤＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。

画素アレイ部１１０は、複数のデジタル画素ＤＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＤＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
そして、上述したように、同一列の複数の画素ＤＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。

ＣＭＯＳイメージセンサ１００は、一定期間毎に、出力信号線１３１を伝搬された電気信号を２値判定し、判定結果を画素ごとに複数回集積して、たとえば階調ある２次元撮像データを生成する回路ブロックＣＢＬＫを有する。
ＣＭＯＳイメージセンサ１００は、複数の画素、本実施形態では画素ブロック１６０−０〜１６０−３、・・・単位の複数画素の複数回の上記判定結果を集積することで、受光部である画素アレイ部１１０への光子入射量を導出する。
ＣＭＯＳイメージセンサ１００は、さらにフォトンカウンティングのダイナミックレンジを、複数画素のカウント結果を加算することで拡大する機能を有している。
回路ブロックＣＢＬＫは、画素アレイ部１１０、センス回路部１２０および判定結果集積回路部１５０が配置されている。

センス回路部１２０は、画素アレイ部１１０の各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２１−２，１２１−３、・・・が配置されている。

センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＤＰＸ−００，ＤＰＸ−１０、〜ＤＰＸ−ｐ０の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＤＰＸ−００〜ＤＰＸ−ｐ０で一つのセンス回路１２１−０を共有している。
なお、各画素ブロック１６０（−０〜−３、・・）の画素数は、たとえば１２８個に設定される。この場合、ｐ＝０〜１２７であり、画素ブロック１６０−０は画素ＤＰＸ−００〜ＤＰＸ１２７０を含む。

センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＤＰＸ−０１，ＤＰＸ−１１、〜ＤＰＸ−ｐ１の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＤＰＸ−０１〜ＤＰＸ−ｐ１で一つのセンス回路１２１−１を共有している。
画素ブロック１６０−１は、たとえば１２８個の画素ＤＰＸ−０１〜ＤＰＸ１２７１を含む。

センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＤＰＸ−０２，ＤＰＸ−１２、〜ＤＰＸ−ｐ２の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＤＰＸ−０２〜ＤＰＸ−ｐ２で一つのセンス回路１２１−２を共有している。
画素ブロック１６０−２は、たとえば１２８個の画素ＤＰＸ−０２〜ＤＰＸ１２７２を含む。

センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＤＰＸ−０３，ＤＰＸ−１３、〜ＤＰＸ−ｐ３の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＤＰＸ−０３〜ＤＰＸ−ｐ３で一つのセンス回路１２１−３を共有している。
画素ブロック１６０−３は、たとえば１２８個の画素ＤＰＸ−０３〜ＤＰＸ１２７３を含む。

センス回路部１２０においては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。

判定結果集積回路部１５０は、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積し、たとえば階調のある２次元撮像データを生成する機能を有する。或いはさらに複数画素のカウント結果を加算して、それらの画素グループを単位受光面とした、ダイナミックレンジの広い撮像をも可能にする。即ち判定結果集積回路部１５０は、複数の画素、本実施形態では画素ブロック１６０−０〜１６０−３、・・・単位の複数画素の複数回の上記判定結果を集積することで、受光部である画素アレイ部１１０への光子入射量を導出する機能を有する。
判定結果集積回路部１５０は、レジスタ１５１−０〜１５１−３、選択回路１５２、カウント回路１５３、およびメモリ１５４を有する。

レジスタ１５１−０〜１５１−３は、転送線１４１−０〜１４１−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５２は、レジスタ１５１−０〜１５１−３の出力を順次に選択して、各レジスタ１５１−０〜１５１−３の保持した判定値をカウント回路１５３に供給する。

カウント回路１５３は、行選択されて読み出され、選択回路１５２を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４に格納する。
或いはカウント回路１５３は、複数画素のカウント結果を加算して、その加算結果をメモリ１５４に格納する。
カウント回路１５３は、前回の読み出し時の画素のデータがメモリ１５４からロードされる。

本第１の実施形態の判定結果集積回路部１５０は、１つのカウント回路１５３を有し、複数のレジスタ１５２−０〜１５２−３でカウント回路１５３を共有している。
換言すれば、本第１の実施形態のＣＭＯＳイメージセンサ１００は、複数のセンス回路１２１−０〜１２１−３でカウント回路１５３を共有している。

本実施形態のＣＭＯＳイメージセンサ１００は、前述した特徴的構成を含んで構成されている。
すなわち、ＣＭＯＳイメージセンサ１００は、複数の画素でセンス回路を共有し、循環的にアクセスさせることで、露光時間を確保しつつ、さらに小型の画素にも対応できるように構成される。
さらに、ＣＭＯＳイメージセンサ１００は、複数のセンス回路がカウント回路を共有することで、回路規模と処理速度との柔軟な最適化が可能になるように構成される。
さらにＣＭＯＳイメージセンサ１００は、フォトンカウンティングのダイナミックレンジを複数画素のカウント結果を加算することで拡大する機能を有している。

［デジタル画素に係る機能］
ここで、デジタル画素ＤＰＸの構成例について説明する。
デジタル画素（以下、単に画素という場合もある）ＤＰＸは、上述したように、光電変換素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＤＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＤＰＸを光子が未入射の状態にリセットする。各画素ＤＰＸは、望ましくはその受光面に、各々レンズと、あるいは必要に応じてカラーフィルタを備えている。
このような画素の基本機能は通常画素に近いが、その出力にアナログ値としての精度やリニアリティは要求されない。
ここで、デジタル画素の構成の一例について説明する。

図３は、本第１の実施形態に係る画素の回路構成の一例を示す図である。
図３は、１単位画素ＤＰＸで３つのトランジスタを含む画素回路の一例を示している。
本第１の実施形態の単位画素は、アンプトランジスタがｐ型ＦＥＴ（ＰＭＯＳトランジスタ）により形成されている。

１単位画素ＤＰＸＡは、フォトダイオード１１１、転送用ＮＭＯＳトランジスタ１１２、リセット用ＮＭＯＳトランジスタ１１３、アンプ用ＰＭＯＳトランジスタ１１４、蓄積ノード１１５、およびＦＤ（Floating Diffusion）ノード１１６を有する。
転送用ＮＭＯＳトランジスタ１１２のゲート電極が行制御線としての転送線１８１に接続され、リセット用ＮＭＯＳトランジスタ１１３のゲート電極が行制御線としてのリセット線１８２に接続されている。
アンプ用ＰＭＯＳトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプ用ＰＭＯＳトランジスタ１１４のソース１１４Ｓが出力信号線１３１に接続されている。
そして、本第１の実施形態においては、アンプ用ＰＭＯＳトランジスタ１１４のソース１１４ＳがＰＭＯＳ基板に接続されている。アンプ用ＰＭＯＳトランジスタ１１４のドレイン１１４Ｄは基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。

単位画素ＤＰＸ１０においては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子が埋め込み型のフォトダイオード１１１によって、蓄積ノード１１５に蓄積される。
それらは所定のタイミングで転送用ＮＭＯＳトランジスタ１１２をオンさせることでＦＤノード１１６に転送され、アンプ用ＰＭＯＳトランジスタ１１４のゲートを駆動する。
一方、ドレインが電源ＶＤＤと接続されたリセット用ＮＭＯＳトランジスタ１１３は画素のリセットに使用される。
アンプ用ＰＭＯＳトランジスタ１１４のドレイン１１４Ｄは接地されており、ソース１１４ＳはＰＭＯＳ基板と接続され、さらに画素出力として出力信号線１３１に接続されている。
出力信号線１３１は列方向に並ぶ複数の画素と共有され、定電流回路１９０を介して電源に接続されている。これによって、アンプ用ＰＭＯＳトランジスタ１１４はソースフォロアとして動作する。
すなわち、ＦＤノード１１６に転送された信号電荷は出力信号線１３１への信号となって出力される。

以下に、本実施形態に係る画素回路の電荷蓄積と読み出しの具体的動作を説明する。
図４（Ａ）〜（Ｄ）は、図３の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。
図４（Ａ）はリセット線１８２の信号電位を、図４（Ｂ）は転送線１８１の信号電位を、図４（Ｃ）はＦＤノード１１６の電位を、図４（Ｄ）はアンプ用ＰＭＯＳトランジスタ１１４のソース１１４Ｓの電位を、それぞれ示している。

電荷蓄積に先立って、まず画素のリセットを行う。
リセット時には、リセット線１８２および転送線１８１がハイレベルに設定される。これにより、リセット用ＮＭＯＳトランジスタ１１３と転送用ＮＭＯＳトランジスタ１１２がオン状態になる。
これはたとえば、１．８Ｖの電源電圧をフォトダイオードの蓄積ノード１１５に伝達させる操作である。
これによって蓄積ノード１１５のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
特に、ＨＡＤ(Hole-Accumulation Diode)構造においては、蓄積ノード１１５はＰ型層に挟まれた薄いｎ型層で形成されており、その電子は全て排出されて完全空乏状態となる。
その後、転送線１８１がローレベルに設定される。これにより、転送用ＮＭＯＳトランジスタ１１２がオフすることで、蓄積ノード１１５は浮遊状態となって、新たな電荷蓄積が開始される。
一方、電荷蓄積中、リセット線１８２はハイ状態を保持され、非選択画素のリセット用ＮＭＯＳトランジスタ１１３をオン状態に固定する。
これに伴い、アンプ用ＰＭＯＳトランジスタ１１４のゲートに接続されたＦＤノード１１６は電源電圧に保たれる。
これにより、非選択画素のアンプ用ＰＭＯＳトランジスタ１１４はオフ状態に保持されている。

次に蓄積された電荷の読み出し動作について説明する。
まず、選択行のリセット線１８２がローレベルに設定されて、リセット用ＮＭＯＳトランジスタ１１３がオフされる。
このとき、ＦＤノード１１６の電位はリセット用ＮＭＯＳトランジスタ１１３のゲートとのカップリングを受けて、たとえば１．８Ｖから０．８Ｖに推移して浮遊状態となる。これに伴い、アンプ用ＰＭＯＳトランジスタ１１４がオン状態となる。
ここで、アンプ用ＰＭＯＳトランジスタ１１４と定電流回路１９０に接続された出力信号線１３１はソースフォロア回路を構成している。そして、その入力であるＦＤノード１１６のポテンシャルＶｆｄと、出力である出力信号線１３１の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
すなわち、定電流回路１９０の電流値をｉとすると、理想的には次式が成立する。

［数１］
ｉ＝（１／２）＊β＊（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）^２ ／／βは定数

ここで、（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）は一定となって、ＦＤノード１１６のポテンシャルＶｆｄの変動は１に近いゲインで出力信号線１３１の電位Ｖｓｌに反映される。
すなわち、アンプ用ＰＭＯＳトランジスタ１１４がオン状態になると、ＦＤノード１１６の電位変動が、出力信号線１３１の電位変動に反映される。
ここで１回目の読み出しが実施され、出力信号線１３１に現れた電位はセンス回路１２１によって一旦ホールドされる。

次に、転送線１８１がハイレベルに設定され、これに伴い転送用ＮＭＯＳトランジスタ１１２がオンすることで、ＦＤノード１１６の電位は転送線１８１とのカップリングを受けて上昇する。そして、蓄積ノード１１５に蓄積された電子がＦＤノード１１６に流れ込む。
この際、ＦＤノード１１６のポテンシャルが十分高ければ、蓄積ノード１１５に蓄積されていた電子は全てＦＤノード１１６に流出し、蓄積ノード１１５は完全空乏状態になる。
その後、転送線１８１がローレベルに設定される。これにより、転送用ＮＭＯＳトランジスタ１１２がオフすることで、ＦＤノード１１６の電位は転送線駆動前に比べて信号電荷分だけ下降する。
すなわち、光子入射が全くなかった場合は元の０．８Ｖ付近に戻るが、光子が入射して光電子が生じている場合には、光電子数に応じて電位が下降し、たとえば０．７Ｖとなる。これがソースフォロアの出力たる出力信号線１３１に反映される。
ここで２回目の読み出しが実施され、センス回路１２１は先ほどのホールド信号と今回の読み出し信号を比較して、光子入射の有無を判定する。

各画素の露光期間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送用ＮＭＯＳトランジスタ１１２がリセット後オフしてから、読み出しでオンするまでの期間Ｔ３である。
この間に、フォトダイオード１１１に光子が入射し電荷が発生すると、それは２回の読み出しにおける信号の差分としてセンス回路１２１により検出される。

上述のような画素構成においては、ソースフォロアを構成するアンプ用ＰＭＯＳトランジスタ１１４の基板はそのソース出力に接続されているため、基板バイアス効果を受けることがなく、ゲインが向上して１に近づく。
それとともに、アンプ用ＰＭＯＳトランジスタ１１４のゲートと基板は連動して変調されるので、ＦＤノード１１６におけるアンプ用ＰＭＯＳトランジスタ１１４のゲート容量は実効的にゼロに近づき、その総合的な寄生容量は大幅に削減される。
すなわち、ＦＤノード１１６に僅かな光電子が転送されても、画素は大きな出力振幅を得ることができる。

なお、通常ソースフォロア回路において、アンプトランジスタのソース出力をその基板と接続すること自体は、出力ゲインを上げる目的で過去も実施されてきた。
しかし、本発明の実施形態においてそれを行う目的は、画素のＦＤノードの容量を極限まで低下させて、たとえば１光子という超微小電荷を検出することである。
そのために、大きな寄生容量を持つフォトダイオード１１１はＦＤノード１１６と容量結合しない構成になっている。
具体的には、フォトダイオード１１１とＦＤノード１１６は転送トランジスタ１１２によって分離される。さらにフォトダイオード１１１は、たとえばＨＡＤ型構造に代表される、埋め込み型となっている。
このような構成においては、フォトダイオード１１１の蓄積ノード１１５は、リセットをかけると全ての電子が排出されて完全空乏状態となり、たとえば０．４Ｖまでしかその電位は上昇しない。
読み出し時も同様であって、転送トランジスタ１１２がオンして全ての電荷がＦＤノード１１６に転送されても、なおフォトダイオード１１１とＦＤノード１１６との間にはポテンシャル差が保たれて、両者が容量結合することはない。

また、このように極限までＦＤノードの容量を低下させた場合、容量自体の製造ばらつきは大きくなる。
したがって、画素出力をアナログデータとして扱う場合、このばらつきはそのまま信号ばらつきとなってしまう。
しかし、特定期間の光子入射の有無をバイナリ判定し、その結果を集積して撮像の階調を得る場合には、判定に十分な信号量が確保されている限り、ＦＤノードの容量ばらつきは信号には反映されない。
すなわち、画素出力の集計値は画素への入射フォトン数をそのまま反映したものとなり、製造工程によってそれがばらつくことは無い。

なお上記例では、アンプトランジスタ１１４のオン／オフはリセットトランジスタ１１３のゲートとのカップリングのみによって制御した。
これは配線を簡素化するのに有効な手段ではあるが、必要があればリセットトランジスタ１１３のドレイン１１３Ｄ側を適時駆動しても良い。
たとえば、画素の非選択時にはドレイン１１３Ｄを上昇させ、ＦＤノード１１６をより高い電位に昇圧しても良い。
これによって、非選択時にアンプトランジスタ１１４から電流が漏れることを完全に防止でき、非選択画素が出力信号線に不要なノイズを発生させるのを抑止できる。

図５は、本第１の実施形態に係る画素回路の断面構造の一例を示す図である。

図５の画素回路２００は、ウエハ上にエピタキシャル形成された薄いｎ型層２０１には画素用のｐ−Ｗｅｌｌ領域２０２が形成されており、その中に画素を構成する各素子が形成されている。
フォトダイオード１１１においては、ｎ型の蓄積層２０３の表面にｐ型層２０４が形成されており、基板の深さ方向において信号電荷蓄積層が反対の導電型層で挟まれた、いわゆる「埋め込み型フォトダイオード」となっている。
本例では、表面のｐ型層２０４と基板のｐ−Ｗｅｌｌ２０２がｎ型蓄積層２０３を挟んだ、ＨＡＤ型構造が採用されている。

転送トランジスタ１１２は、ｐ−Ｗｅｌｌ２０２を基板とするＮＭＯＳであり、フォトダイオード１１１に蓄積された電荷を、アンプトランジスタ１１４のゲートやｎ型拡散層２０５よりなるＦＤノード１１６に転送する。

アンプトランジスタ１１４はＰＭＯＳであり、ｐ−Ｗｅｌｌ２０２内に形成されたｎ−Ｗｅｌｌ２０６を基板としている。
ｐ−Ｗｅｌｌ２０２は接地され、ｎ−Ｗｅｌｌ２０６は常時正方向にバイアスされているので、両者は電気的に切り離されている。
アンプトランジスタ１１４のドレイン１１４Ｄは接地され、ソース１１４Ｓはｎ−Ｗｅｌｌ基板２０６と接続されて画素出力を形成している。

さらに、画素回路２００には、ｐ−Ｗｅｌｌ２０２を基板とするリセット用ＮＭＯＳトランジスタ１１３が形成されており、そのドレイン１１３Ｄは電源に接続されるか、あるいは画素の選択、非選択に応じて適時周辺回路によって駆動される。
埋め込み酸化膜２０７はｎ−Ｗｅｌｌ２０６とフォトダイオード１１１のｎ型蓄積層２０３との間の信号リークを防止する素子間分離層であり、濃いｐ型層２０８に底面と側面を覆われている。

このように、ｐ−Ｗｅｌｌ２０２を基板としてフォトダイオード１１１と転送用ＮＭＯＳトランジスタ１１２が形成されている。
さらに、ｐ−Ｗｅｌｌ２０２内に設けられたｎ−Ｗｅｌｌ層２０６を基板としてアンプ用ＰＭＯＳトランジスタ１１４が形成されている。
このような本例の画素構造は、最小の占有面積でアンプトランジスタ１１４の基板を他の素子から分離するものであり、これによりアンプトランジスタ１１４のソース出力と基板との接続を可能にし、ＦＤノードの実効的寄生容量の大幅低減を可能にする。

図６は、図３および図４に示す第１の実施形態に係る画素回路を有する画素部のレイアウト例を示す図である。

各画素回路２００Ａは、フォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプトランジスタ１１４を含んで構成されている。
アンプトランジスタ１１４の活性領域はｎ−ＷＥＬＬ領域２０６の中に形成されて、他の素子の基板から電気的に分離されている。

次に、図７（Ａ）および（Ｂ）、図８（Ａ）および（Ｂ）、並びに図９に関連付けて本第１の実施形態に係る画素回路の製造方法について説明する。

アンプトランジスタ１１４とフォトダイオード１１１や転送トランジスタ１１２と電気的に分離するために、基板に、素子間分離用埋め込み拡散層２０８およびトレンチ分離部と埋め込み酸化膜２０７を形成する。
より具体的には、図７（Ａ）に示すように、薄いｎ型のエピタキシャル基板（薄いＮ型）２１０の主面２１１側の図中右端部側に、ｐ型の素子間分離用埋め込み拡散層２０８およびトレンチ分離部と埋め込み酸化膜２０７を形成する。

次に、図７（Ｂ)に示すように、ｐ−Ｗｅｌｌ２０２用のボロンを異なる深さで３回注入する（打ち込む）。
１回目は、ボロンを深く打ち込み、ｐ−Ｗｅｌｌ２０２の底部２０２−１を形成する。
２回目は、ボロンを底部２０２−１より浅く選択的に打ち込みフォトダイオード１１１の周辺部のｐ−Ｗｅｌｌ２０２−２を形成する。このとき、フォトダイオード１１１の領域にはボロンの注入は行わない。
３回目は、主面２１１の表面付近にボロンを選択的に打ち込みｐ−Ｗｅｌｌ２０３を形成する。このとき、フォトダイオード１１１とｎ−Ｗｅｌｌ２０６部にはボロンの注入は行わない。

次に、図８（Ａ）に示すように、素子間分離用埋め込み拡散層２０８およびトレンチ分離部と埋め込み酸化膜２０７間の領域にｎ−Ｗｅｌｌ２０６用のリンを打ち込む。
さらに必要に応じて、フォトダイオード１１１の領域に濃度調整用のｎ型イオン（リン）を打ちを込む。

次に、図８（Ｂ）に示すように、熱処理でイオンを拡散、活性化させて、ｐ−Ｗｅｌｌ２０２、ｎ−Ｗｅｌｌ２０６、フォトダイオード１１１を形成する。

そして、図９に示すように、上部素子としてアンプトランジスタ１１４、リセットトランジスタ１１３、転送トランジスタ１１２のソース（Ｓ）／ドレイン（Ｄ）、ゲート（Ｇ）、およびＨＡＤ用ｐ型拡散層２０４を形成する。

以上により本実施形態に係る画素回路が製造される。

次に、第１の実施形態に係るＣＭＯＳイメージセンサ１００の全体的な動作概要について説明する。

上述したように、画素ブロック１６０（−０〜−３、・・）は１２８個のデジタル画素ＤＰＸと選択回路を含んで構成されている。選択回路はその中の１画素を選んでリセットや読み出しを実施する。
本例では行駆動回路１７０により駆動される行制御線１８１，１８２に従って画素ブロック１６０中の１画素が選択される。
読み出しの際は、選択画素への光子入射の有無が出力信号線１３１（−０〜−３、・・）への電気信号として出力され、センス回路１２１（−０〜−３）で２値判定される。
センス回路１２１（−０〜−３）は、たとえば選択画素に光子が入射されていれば「１」を、入射されていなければ「０」を判定値として確定して、その判定値をラッチする。

センス回路１２１（−０〜−３）の判定値は、まずレジスタ１５１（−０〜−３）に転送される。
カウント回路１５３は４個の画素ブロック１６０−０〜１６０−３で共有されており、行選択されて読み出された４画素に対するカウント処理が選択回路１５２を経由して順次実施される。
そして、画素ごとのカウント結果がメモリ１５４に格納される。
すなわち、まず前回の読み出し時の画素のデータがメモリ１５４からカウント回路１５３にロードされる。
ここでカウント回路１５３では、レジスタ１５１(−０〜−３)に「１」が格納されていればカウント値に「１」が加えられ、「０」が格納されていればカウント値は更新されない。
その後、メモリ１５４にカウント回路１５３の値が書き戻され、１画素分のカウント処理が完了する。この処理を４画素に対して順次実施する。
このようなカウント処理が実施されている間、画素ブロック１６０（−０〜−３）とセンス回路１２１（−０〜−３）は次の行の読み出しと判定を並行して実施することができる。

このようなデジタル読み出しは、たとえば１フレーム期間において１０２３回実施され、画素ごとに１０ビットの階調データを構成する。
このとき、カウント回路１５３は１０ビットであり、メモリ１５４は（１２８ｘ４）個の画素が各々１０ビットのデータを持つので５１２０ビットである。
すなわち本ＣＭＯＳイメージセンサ１００は、独自の構成を持ってアレイ化されたフォトンカウンタとして動作する。

さらに複数の画素を加算してダイナミックレンジを拡大する機能を用いる際には、以下のような制御を行う。たとえば、撮像単位を縦横４ｘ４の画素で構成する場合は、各々の撮像単位に含まれる画素のデータは、メモリ１５４の同一アドレスに格納する。
これによって、それらの１６個の画素に対する光子入射のカウント値はメモリを介してカウント回路１５３内で加算される。
このときカウント総数は１６倍となり、カウント回路１５３には１４ビットが必要となる。
一方、メモリ１５４のアドレス数は１／１６の３２となり、各々が１４ビットの値を格納する。したがって、その必要容量は４４８ビットである。
あるいは、受光面全体への光子入射総数のみをカウントする場合には、カウント回路１５３にデータを保持したままの状態でよいので、必ずしもメモリは必要ない。
この場合、カウンタのビット数は５１２画素分の１０ビットカウントに対応した１９ビットが必要である。このようにカウント回路１５３やメモリ１５４に必要とされるサイズは用途に応じて変化する。

あるいは、全画素の２次元撮像から総加算まで用途に応じて機能の切り替えを行う場合には、カウント回路１５３を１４ビットとし、メモリ１５４を（１２８ｘ４）個の画素に対して各々１４ビット用意する。そして、回路ブロックＣＢＬＫのレベルは４ｘ４加算までに対応しておく。
全画素加算に対しては、まず回路ブロックＣＢＬＫで４ｘ４の加算を実行し、さらに出力回路に別途加算器を用意して、メモリ１５４からの複数の出力値を加算して総計すれば良い。この場合、出力部の加算器の処理量は、事前の加算が無い場合に比べて１／１６で良く、高速な処理は不要である。

ところで、本実施形態に使用するデジタル画素からのデータ読み出しに際しては、画素ごとの出力ばらつきを相殺するために、センシング時に以下のような自己参照機能を導入することが望ましい。
たとえば画素からのデータ読み出しに際しては、たとえば図１０に示すようなセンス回路を使用して、図４における２回の読み出しの差分の有無を検出し、１光子入射の有無を判定する。

図１０は、自己参照機能を有するセンス回路の一例を示す回路図である。

図１０のセンス回路１２１Ａは、スイッチＳＷ１２１，ＳＷ１２２，ＳＷ１２３，ＳＷ１２４、キャパシタＣ１２１，Ｃ１２２，Ｃ１２３、インバータＩＶ１２１，ＩＶ１２２，ＩＶ１２３、およびオフセット信号ＯＦＦＳＥＴの供給ラインＬ１２１を有する。

スイッチＳＷ１２１は、端子ａがキャパシタＣ１２１の第１端子およびキャパシタＣ１２２の第１端子に接続され、端子ｂが出力信号線に接続される端子ＳＩＧに接続されている。
キャパシタＣ１２１の第２端子が、インバータＩＶ１２１の入力端子、およびスイッチＳＷ１２２の端子ａに接続されている。
キャパシタＣ１２２の第２端子が、オフセット信号ＯＦＦＳＥＴの供給ラインＬ１２１に接続されている。
インバータＩＶ１２１の出力端子は、キャパシタＣ１２３の第１端子およびスイッチＳＷ１２２の端子ｂに接続されている。
キャパシタＣ１２３の第２端子が、インバータＩＶ１２２の入力端子、およびスイッチＳＷ１２３の端子ａ、スイッチＳＷ１２４の端子ａに接続されている。
インバータＩＶ１２２の出力端子は、インバータＩＶ１２３の入力端子およびスイッチＳＷ１２３の端子ｂに接続されている。
インバータＩＶ１２３の出力端子は、スイッチＳＷ１２４の端子ｂおよび出力端子ＳＡＯＵＴに接続されている。

ここで、図３の画素を例に、図１０の自己参照機能を有するセンス回路を用いた読み出し動作例について説明する。
図１１（Ａ）〜（Ｄ）は、図３の画素を例に、図１０の自己参照機能を有するセンス回路を用いた読み出し動作例を説明するためのタイミングチャートである。
図１１（Ａ）はスイッチＳＷ１２１のＯＮ／ＯＦＦ状態を、図１１（Ｂ）はスイッチＳＷ１２２，ＳＷ１２３のＯＮ／ＯＦＦ状態を、図１１（Ｃ）はスイッチＳＷ１２４のＯＮ／ＯＦＦ状態を、図１１（Ｄ）はオフセット信号ＯＦＦＳＥＴを、それぞれ示している。

まず、スイッチＳＷ１２１とスイッチＳＷ１２２とスイッチＳＷ１２３をオン（ＯＮ）にして、１回目の読み出し信号を入力端子ＳＩＧに入力する。
次いで、スイッチＳＷ１２２およびＳＷ１２３をオフにして信号レベルをホールドする。
次に、二回目の読み出し信号を入力ＳＩＧに入力して、スイッチＳＷ１２１をオフにする。
この間、オフセット信号ＯＦＦＳＥＴ入力は０Ｖに保たれている。
次に、オフセット信号ＯＦＦＳＥＴを僅かに上昇させて、キャパシタＣ１２２を介して読み出し信号にオフセット電位を追加する。
これにより、リセット状態の出力と、読み出し信号に若干のオフセットを加えた状態での出力とが比較される。
図３の画素に光子が入射している場合、２回目の読み出し信号は１回目より低電位となり、出力端子ＳＡＯＵＴに「１」が出力される。
画素に光子が入射していない場合はその逆となって出力端子ＳＡＯＵＴに「０」が出力される。
最後に、スイッチＳＷ１２４をオンにして判定結果をラッチする。

このような自己参照的なセンシングは、各画素のアンプトランジスタの閾値ばらつき等に起因する画素ごとの固定ノイズを相殺し、微小な信号に対しても正確な二値判定を可能にする。さらに上記シーケンスではリセットのｋＴＣノイズも相殺する。
回路はこのような例に限らず、またリセット信号側にオフセットを加えたものを読み出し信号と比較して判定を実施しても良い。

なお、上記センス回路の例は１光子を検出して時分割のフォトンカウンティングを行うケースを想定している。
しかし、本発明の実施形態の画素構成は、画素出力をアナログ信号として扱う通常のイメージセンサにも適用でき、その場合には非常に大きな感度を獲得することができる。
通常のイメージセンサにおいては、一回目の読み出し信号と二回目の読み出し信号の差分をアナログ信号として検出し、デジタル値に変換する必要がある。たとえば図１０のオフセット線を一定の範囲でスイープさせて出力ＳＡＯＵＴが反転するタイミングを計測する。
このとき感知回路はバイナリのセンス回路ではなく、ＡＤ変換器となる。

＜３．第２の実施形態＞
図１２は、本第２の実施形態に係る画素の回路構成の一例を示す図である。

本第２の実施形態に係る単位画素ＤＰＸＢが第１の実施形態に係る単位画素ＤＰＸＡと異なる点は、アンプトランジスタ１１４Ｂがｐ型ＦＥＴ（ＰＭＯＳトランジスタ）の代わりにｎ型ＦＥＴであるＮＭＯＳトランジスタにより形成されていることにある。
アンプ用ＮＭＯＳトランジスタ１１４Ｂは、ドレインが電源電位ＶＤＤに接続され、ソースが出力信号線１３１に接続されている。
そして、本第２の実施形態において、アンプ用ＮＭＯＳトランジスタ１１４Ｂは、ＮＭＯＳ基板がＳＯＩ(Silicon on Insulator)構造によって浮遊状態になっている。

１単位画素ＤＰＸＢにおいては、画素のシリコン基板に入射した光子は電子とホールのペアを発生させ、その内の電子が埋め込み型のフォトダイオード１１１によって、蓄積ノード１１５に蓄積される。
それらは所定のタイミングで転送用ＮＭＯＳトランジスタ１１２をオンさせることでＦＤノード１１６に転送され、アンプ用ＮＭＯＳトランジスタ１１４Ｂのゲートを駆動する。
一方、リセット用ＮＭＯＳトランジスタ１１３は、ドレインに接続された制御線１８３を駆動することで、シャッター動作時にはフォトダイオード１１１の電子を排出してリセットする。リセット用ＮＭＯＳトランジスタ１１３は、非選択時にはアンプ用ＮＭＯＳトランジスタ１１４Ｂをオフ状態にして画素を出力信号線１３１から切り離す。
アンプ用ＮＭＯＳトランジスタ１１４Ｂのドレインは電源電位ＶＤＤに接続されており、ソースは画素出力として出力信号線１３１に接続されている。
ここでアンプ用ＮＭＯＳトランジスタ１１４ＢはＳＯＩ構造となっており、その基板は非常に小さな寄生容量ＶＤをもって浮遊状態となっている。
このようなトランジスタはチャンネルが完全に空乏化しており、アンプ用ＮＭＯＳトランジスタ１１４Ｂの基板電位はソース電位の変動にそのまま追随して変動し、基板バイアス効果が抑制されて、ソースフォロアのゲインは１に近くなる。
これによってアンプ用ＮＭＯＳトランジスタ１１４Ｂの実効的なゲート容量は非常に小さくなる。
出力信号線１３１は列方向に並ぶ複数の画素と共有され、定電流回路１９０を介してグランドＧＮＤに接続されている。これによって、アンプ用ＮＭＯＳトランジスタ１１４Ｂはソースフォロアとして動作する。
すなわち、ＦＤノード１１６に転送された信号電荷は出力信号線１３１への信号となって出力される。

図１３は、本第２の実施形態に係る画素回路の断面構造の一例を示す図である。

図１３の画素回路２００Ｂは、図５の第１の実施形態と同様、薄いｎ型層２０１に画素用のｐ−Ｗｅｌｌ領域２０２が形成されており、その中に画素を構成する各素子が形成されている。
フォトダイオード１１１においては、ｎ型の蓄積層２０３の表面にｐ型層２０４が形成されており、「埋め込み型フォトダイオード」となっている。
転送トランジスタ１１２は、ｐ−Ｗｅｌｌ２０２を基板とするＮＭＯＳであり、フォトダイオード１１１に蓄積された電荷をＦＤノード１１６に転送する。
アンプトランジスタ１１４ＢはＮＭＯＳであり、ｐ−Ｗｅｌｌ２０２から酸化絶縁膜２３１により電気的に分離されたＳＯＩ層２３２を基板としている。
酸化絶縁膜２３１は、たとえば酸素イオンを基板にイオン注入し、熱処理することにより形成される。アンプトランジスタ１１４Ｂのドレインは電源に接続され、ソースは画素出力を形成している。
さらに、画素回路２００Ｂにはｐ−Ｗｅｌｌ２０２を基板とするリセット用ＮＭＯＳトランジスタ１１３が形成されており、そのドレイン１１３Ｄは画素の選択、非選択に応じて適時周辺回路によって駆動される。
埋め込み酸化膜２０７は酸化絶縁膜２３１とともにＳＯＩ層２３２をｐ−Ｗｅｌｌ基板２０２から分離しており、濃いｐ型層２０８に底面と側面を覆われている。
その結果、ＳＯＩ層２３２は浮遊状態になっており、その寄生容量は非常に小さいので、ソース出力の変動に追随してそのポテンシャルが変動する。
その結果、アンプトランジスタ１１４Ｂのゲート容量は実効的に非常に小さくなり、ＦＤノード１１６の実効的寄生容量の大幅低減が成されている。

なお、アンプトランジスタ１１４Ｂに使われるＳＯＩトランジスタには様々な構造や製造方法のバリエーションが存在し得る。
すなわち、フォトダイオード１１１や転送トランジスタ１１２の基板であるｐ−Ｗｅｌｌ２０２から絶縁膜によって分離され、基板が浮遊状態になっていれば、構造や製造方法に関わらず本発明に適用される。

＜４．第３の実施形態＞
図１４は、本第３の実施形態に係る画素の回路構成の一例を示す図である。

本第３の実施形態に係る単位画素ＤＰＸＣが第１の実施形態に係る単位画素ＤＰＸＡと異なる点は、アンプトランジスタ１１４Ｃがｐ型ＦＥＴ（ＰＭＯＳトランジスタ）の代わりにｎ型ＦＥＴであるＮＭＯＳトランジスタにより形成されていることにある。
アンプ用ＮＭＯＳトランジスタ１１４Ｃは、ドレインが電源電位ＶＤＤに接続され、ソースが出力信号線１３１およびＮＭＯＳ基板に接続されている。
ＮＭＯＳにおいても、その基板は他の素子の基板から電気的に分離されて、ソースフォロアの出力側の出力信号線１３１に接続されている。
また、リセット用ＮＭＯＳトランジスタ１１３のドレインは制御線１８３に接続されている。

本第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

＜５．第４の実施形態＞
図１５は、本第４の実施形態に係る画素の回路構成の一例を示す図である。

本第４の実施形態に係る単位画素ＤＰＸＤが第１の実施形態に係る単位画素ＤＰＸＡと異なる点は、アンプトランジスタ１１４と出力信号線１３１との間に選択トランジスタ１１７を追加したことにある。
選択トランジスタ１１７のゲートは選択線１８４に接続されている。

このような選択トランジスタの追加は、非選択画素を出力信号線１３１から切り離して、その容量負荷を低減できる利点がある。

なお、以上説明した第１から第４の実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとしても適用することができる。

＜６．第５の実施形態＞
図１６は、本発明の実施形態に係る撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３００は、図１６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（撮像素子）１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。

駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。

また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。

ところで、複数画素にセンス回路を共有させる図２の構成は、画素とセンス回路を同一の半導体基板に配置する場合必須となるが、近年ウエハの貼り合せ技術を用いて半導体層を多層化する技術も登場している。
このようなケースでは、たとえば各画素の下層に画素ごとのセンス回路を配置する選択肢も生じ得る。
このようなケースでも、複数のセンス回路にカウンタ等よりなる集積回路を共有させることで、画素間の加算は容易に実行でき、撮像のダイナミックレンジを向上させることができる。

１００・・・ＣＭＯＳイメージセンサ（撮像素子）、１１０・・・画素アレイ部、ＤＰＸ・・・デジタル画素、ＤＰＸＡ〜ＤＰＸＤ・・・画素回路、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４，１１４Ｂ，１１４Ｃ，１１４Ｄ・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１１７・・・選択トランジスタ、１２０・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０・・・判定結果集積回路部、１５１・・・レジスタ、１５２・・・選択回路、１５３・・・カウント回路、１５４・・・メモリ、１６０，１６０Ｂ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１，１８２，１８３，１８４・・・行制御線、２００，２００Ｂ・・・画素、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路(ＤＲＶ)、３４０・・・信号処理回路（ＰＲＣ）。

Claims (7)

1. 光電変換機能を有し、光子入射に応じて光子を検出して電気信号を出力する画素が複数アレイ状に配列された画素アレイ部と、
   上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路と、を有し、
   上記画素は、
   半導体基板に形成された埋め込み型フォトダイオードと、
   ゲートを入力とし、ソースを出力とするソースフォロワ回路を形成するアンプトランジスタと、
   上記フォトダイオードで光電変換された電荷を上記アンプトランジスタのゲートに転送する転送トランジスタと、
   上記アンプトランジスタのゲートに接続されたリセットトランジスタと、を含み、
   上記アンプトランジスタは、
   少なくとも上記埋め込み型フォトダイオードおよび転送トランジスタが形成されている第１の半導体基板から電気的に分離された第２の半導体基板内に形成され、
   当該アンプトランジスタの基板は、当該アンプトランジスタのソースに接続されている、あるいは絶縁膜により上記第１の半導体基板と分離されて浮遊状態となっており、
   上記センス回路は、上記ソースフォロワ回路の出力が入力され、
   上記画素の電荷蓄積と読み出しは、
   上記転送トランジスタおよび上記リセットトランジスタをオンにして、上記フォトダイオードを光子入力が無い状態にリセットし、かつ上記アンプトランジスタをオフ状態にして画素を非選択状態とし、
   リセット後、上記転送トランジスタおよび上記リセットトランジスタのうち少なくとも上記転送トランジスタをオフにして電荷蓄積を開始し、
   上記リセットトランジスタをオフにして上記アンプトランジスタのゲート電位を浮遊状態となる電位に遷移させて当該アンプトランジスタをオン状態とする読み出し可能状態とし、
   上記転送トランジスタをオン状態として蓄積電荷を上記アンプトランジスタのゲートに転送させて上記転送トランジスタをオフ状態として、光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる
   撮像素子。
2. 上記画素の読み出しは、
   上記アンプトランジスタをオン状態とする読み出し可能状態における当該アンプトランジスタのゲート電位をソースフォロワに反映させる第１の読み出しと、
   光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる第２の読み出しと、を含み、
   上記センス回路は、
   上記ソースフォロワ回路を通して入力される上記第１の読み出しによる第１の信号をホールドし、上記第２の読み出しによる第２の信号とホールドした第１の信号とを比較して光子入射の有無を判定する
   請求項１記載の撮像素子。
3. 上記センス回路は、
   上記第２の読み出し時の第２の信号と上記第１の読み出し時の第１の信号との差分の有無を検出して、１光子入射の有無を判定する
   請求項２記載の撮像素子。
4. 上記フォトダイオード、上記転送トランジスタ、および上記リセットトランジスタは、
   第１の半導体基板内に形成され、
   上記アンプトランジスタは、
   上記第１の半導体基板内に異なる導電型をもって形成された第２の半導体基板内に形成され、
   上記第２の半導体基板は、
   上記アンプトランジスタのソースに接続されている
   請求項１から３のいずれか一に記載の撮像素子。
5. 上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路が、複数配置されたセンス回路部と、
   上記センス回路の複数の判定結果を画素ごとまたは画素グループごとに集積する機能を有する判定結果集積回路部と、を有し、
   上記判定結果集積回路部は、
   複数画素における複数回の上記判定結果を集積するフォトンカウンティングを行うことで受光部への光子入射量を導出する
   請求項１から４のいずれか一に記載の撮像素子。
6. 撮像素子と、
   上記撮像素子に被写体像を結像する光学系と、
   上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
   上記撮像素子は、
   光電変換機能を有し、光子入射に応じて光子を検出して電気信号を出力する画素が複数アレイ状に配列された画素アレイ部と、
   上記画素からの電気信号を受けて、所定期間における画素への光子入射の有無を２値判定するセンス回路と、を有し、
   上記画素は、
   半導体基板に形成された埋め込み型フォトダイオードと、
   ゲートを入力とし、ソースを出力とするソースフォロワ回路を形成するアンプトランジスタと、
   上記フォトダイオードで光電変換された電荷を上記アンプトランジスタのゲートに転送する転送トランジスタと、
   上記アンプトランジスタのゲートに接続されたリセットトランジスタと、を含み、
   上記アンプトランジスタは、
   少なくとも上記埋め込み型フォトダイオードおよび転送トランジスタが形成されている第１の半導体基板から電気的に分離された第２の半導体基板内に形成され、
   当該アンプトランジスタの基板は、当該アンプトランジスタのソースに接続されている、あるいは絶縁膜により上記第１の半導体基板と分離されて浮遊状態となっており、
   上記センス回路は、上記ソースフォロワ回路の出力が入力され、
   上記画素の電荷蓄積と読み出しは、
   上記転送トランジスタおよび上記リセットトランジスタをオンにして、上記フォトダイオードを光子入力が無い状態にリセットし、かつ上記アンプトランジスタをオフ状態にして画素を非選択状態とし、
   リセット後、上記転送トランジスタおよび上記リセットトランジスタのうち少なくとも上記転送トランジスタをオフにして電荷蓄積を開始し、
   上記リセットトランジスタをオフにして上記アンプトランジスタのゲート電位を浮遊状態となる電位に遷移させて当該アンプトランジスタをオン状態とする読み出し可能状態とし、
   上記転送トランジスタをオン状態として蓄積電荷を上記アンプトランジスタのゲートに転送させて上記転送トランジスタをオフ状態として、光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる
   カメラシステム。
7. 上記画素の読み出しは、
   上記アンプトランジスタをオン状態とする読み出し可能状態における当該アンプトランジスタのゲート電位をソースフォロワに反映させる第１の読み出しと、
   光子入射の有無に応じた上記アンプトランジスタのゲート電位の変化をソースフォロワに反映させる第２の読み出しと、を含み、
   上記センス回路は、
   上記ソースフォロワ回路を通して入力される上記第１の読み出しによる第１の信号をホールドし、上記第２の読み出しによる第２の信号とホールドした第１の信号とを比較して光子入射の有無を判定する
   請求項６記載のカメラシステム。

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