KR100833608B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
씨모스 이미지 센서 및 그 제조 방법이 제공된다. 씨모스 이미지 센서는 광감지 소자 및 드라이브 트랜지스터를 포함하며, 드라이브 트랜지스터는 반도체 기판 상에 드라이브 게이트, 드라이브 게이트 하부의 반도체 기판 내에 채널 영역, 채널 영역의 양측에 각각 제 1 도전형의 소오스 영역과 드레인 영역, 및 소오스 영역 하부에 제 2 도전형의 비대칭 정션 영역을 구비한다.
이미지 센서, 드라이브 트랜지스터, 플리커 노이즈, 비대칭 정션 영역
Description
도 1은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소를 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 공정 순서에 따라 단계별로 나열한 중간 구조물들의 단면도들이다.
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로, 보다 상세하게는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학적 영상을 전기적 신호로 변환시키는 반도체 소자로서, 크게 전하 결합 소자(Charge Coupled Device: CCD)와 씨모스 이미지 센서(CMOS Image Sensor; CIS)로 구분된다.
이들 중 씨모스 이미지 센서의 단위 화소(unit pixel)는 이미지를 센싱하기 위하여 광감지 소자(Photo Sensitive Device; PSD)를 포함한다. 또한, 대부분의 단위 화소는 광감지 소자(PSD)와 함께 광감지 소자(PSD)에서 감지된 신호를 신호 처리 회로에 전달하기 위한 트랜지스터들, 예를 들어 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 등을 포함한다.
그런데, 이러한 구조의 씨모스 이미지 센서는 실리콘(Si)/실리콘 산화물(SiO2) 계면의 트랩 작용으로 인한 플리커 노이즈(flicker noise)가 문제된다. 플리커 노이즈의 가장 주된 원인은 드라이브 트랜지스터에서의 계면으로 알려져 있다. 이에 플리커 노이즈를 저감시킬 수 있는 씨모스 이미지 센서의 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 플리커 노이즈를 저감시킬 수 있는 씨모스 이미지 센서를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 플리커 노이즈를 저감시킬 수 있는 씨모스 이미지 센서의 제조 방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 광감지 소자 및 드라이브 트랜지스터를 포함하며, 상기 드라이브 트랜지스터는 반도체 기판 상에 드라이브 게이트, 상기 드라이브 게이트 하부의 상기 반 도체 기판 내에 채널 영역, 상기 채널 영역의 양측에 각각 제 1 도전형의 소오스 영역과 드레인 영역, 및 상기 소오스 영역 하부에 제 2 도전형의 비대칭 정션 영역을 구비한다.
이때, 상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나일 수 있다.
또한, 상기 비대칭 정션 영역은 상기 소오스 영역의 하부에서 상기 드라이브 게이트측 돌출된 포켓 형상일 수 있다. 이러한 비대칭 정션 영역은 예를 들어 붕소가 주입되어 있을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법은 반도체 기판 상에 드라이브 트랜지스터를 위한 드라이브 게이트를 형성하는 단계, 상기 드라이브 게이트를 이온 주입 마스크로 하여, 상기 반도체 기판 내에 채널 영역과 상기 채널 영역 양측에 각각 제 1 도전형의 소오스 영역과 드레인 영역을 형성하는 단계, 및 상기 소오스 영역을 노출하는 마스크 패턴을 이온 주입 마스크로 하여, 상기 소오스 영역 하부에 제 2 도전형의 비대칭 정션 영역을 형성하는 단계를 포함한다.
이때, 상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나일 수 있다.
또한, 상기 소오스 영역 및 상기 드레인 영역을 형성하는 단계에서 상기 제 1 도전형의 불순물 이온은 상기 반도체 기판에 대해 실질적으로 수직으로 주입될 수 있다.
또한, 상기 비대칭 정션 영역을 형성하는 단계에서 상기 제 2 도전형의 불순물 이온은 상기 반도체 기판에 대해 예를 들어 5° 내지 15°의 경사각으로 상기 반도체 기판 내에 주입될 수 있다.
또한, 상기 비대칭 정션 영역에 주입되는 상기 제 2 도전형의 불순물 이온은 예를 들어 붕소일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법은 반도체 기판 상에 드라이브 트랜지스터를 위한 드라이브 게이트를 형성하는 단계, 상기 드라이브 트랜지스터의 제 1 도전형의 소오스 영역이 형성될 영역을 노출하는 마스크 패턴을 이온 주입 마스크로 하여, 상기 반도체 기판 내의 상기 드라이브 게이트 하부측으로 제 2 도전형의 비대칭 정션 영역을 형성하는 단계, 및 상기 드라이브 게이트를 이온 주입 마스크로 하여, 상기 반도체 기판 내에 채널 영역과 상기 채널 영역 양측에 각각 상기 제 1 도전형의 소오스 영역과 드레인 영역을 형성하는 단계를 포함한다.
이때, 상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나일 수 있다.
또한, 상기 소오스 영역 및 상기 드레인 영역을 형성하는 단계에서 상기 제 1 도전형의 불순물 이온은 상기 반도체 기판에 대해 실질적으로 수직으로 주입될 수 있다.
또한, 상기 비대칭 정션 영역을 형성하는 단계에서 상기 제 2 도전형의 불순물 이온은 상기 반도체 기판에 대해 예를 들어 5° 내지 15°의 경사각으로 상기 반도체 기판 내에 주입될 수 있다.
또한, 상기 비대칭 정션 영역에 주입되는 상기 제 2 도전형의 불순물 이온은 예를 들어 붕소일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다.
나아가, 제 1 도전형과 제 2 도전형은 각각 N형 과 P형 일수도 있고, 제 1 도전형과 제 2 도전형은 각각 P형과 N형일 수 있으며, 여기에서는 제 1 도전형이 N형이고, 제 2 도전형이 P형인 경우를 예시하여 설명한다.
또한, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 일 실시예에 따른 씨모스 이미지 센서는 도 1 내지 3을 참조함으 로써 잘 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소를 나타낸 회로도이다.
도 1에 도시한 바와 같이, 씨모스 이미지 센서의 단위 화소는 광을 인가받아 광 전하를 생성하는 광감지 소자(PSD)를 포함한다. 광감지 소자(PSD)는 예를 들어 포토다이오드(photo diode), 포토트랜지스터(photo transistor), 포토게이트(photo gate), 핀드포토다이오드(Pinned Photo Diode; PPD) 및 이들의 조합한 것일 수 있다.
또한, 씨모스 이미지 센서의 단위 화소는 광감지 소자(PSD)에서 생성된 전하를 플로팅 확산 영역(Floating Diffusion region; FD)에 전송하는 트랜스퍼 트랜지스터(transfer transistor; Tx), 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키는 리셋 트랜지스터(reset transistor; Rx), 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 드라이브 트랜지스터(drive transistor; Dx), 그리고 단위 화소를 선택하기 위한 스위칭(switching) 및 어드레싱(addressing) 역할을 하는 셀렉트 트랜지스터(select transistor; Sx)를 포함한다. 도 1에서의 "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 트랜스퍼 트랜지스터(Tx)의 게이트에 인가되는 신호이다.
도 1에서는 1개의 광감지 소자(PSD)와 4개의 모스 트랜지스터(Tx, Rx, Dx, Sx)로 구성된 단위 화소의 회로 구성을 예시하였다. 그러나, 본 발명은 이에 한정 되는 것은 아니며, 트랜지스터 영역에 적어도 트랜스퍼 트랜지스터(Tx) 및 소오스 팔로워 버퍼 증폭기를 구비하는 적어도 3개의 트랜지스터와 광감지 소자(PSD)로 구성되는 단위 화소로 이루어지는 것이면 어느 회로에도 적용가능하다.
이와 같이 구성된 씨모스 이미지 센서의 단위 화소의 동작은 다음과 같이 이루어진다.
우선, 리셋 트랜지스터(Rx), 트랜스퍼 트랜지스터(Tx) 및 셀렉트 트랜지스터(Sx)를 턴온시켜 단위 화소를 리셋시킨다. 이때, 광감지 수단(PSD)은 공핍되기 시작하여 광감지 수단(PSD)에 전하 축적이 발생하고, 플로팅 확산 영역(FD)은 공급 전압(VDD)에 비례하여 전하가 축적된다.
그후, 트랜스퍼 트랜지스터(Tx)를 턴오프시키고 셀렉트 트랜지스터(Sx)를 턴온시킨 다음, 리셋 트랜지스터(Rx)를 턴오프시킨다. 이와 같은 동작 상태에서 단위 화소 출력단(OUT)으로부터 제 1 출력 전압(V1)을 읽어, 버퍼에 저장시키고 난 후, 트랜스퍼 트랜지스터(Tx)를 턴온시켜 빛의 세기에 따라 변화된 포토 다이오드(PD)의 전하들을 플로팅 확산 영역(FD)으로 이동시킨다. 다음, 다시 출력단(OUT)에서 제 2 출력 전압(V2)을 읽어 들어, 두 전압차(V1-V2)에 대한 아날로그 데이터를 디지털 데이터로 변경시키므로서 단위 화소에 대한 동작 주기가 완료된다.
이러한 씨모스 이미지 센서에 대해 도 2 및 도 3을 참조하여 보다 상세히 설명한다. 도 2는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이고, 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 2에 도시한 바와 같이, 본 발명의 씨모스 이미지 센서의 단위 화소에서 활성 영역(active region, 120)은 굵은 실선으로 정의된 영역이고, 소자 분리 영역(도 3의 115)은 활성 영역(120)의 외부 영역이다. 이러한 활성 영역(120)에 대해 트랜스퍼 트랜지스터(Tx)의 게이트(147), 리셋 트랜지스터(Rx)의 게이트(157), 드라이브 트랜지스터(Dx)의 게이트(167) 및 셀렉트 트랜지스터(Sx)의 게이트(177)가 각각 활성 영역(120)의 상부를 가로지르는 형태로 배치된다.
도 3을 참조하여, 반도체 기판(105)에 형성된 리셋 트랜지스터(158), 드라이브 트랜지스터(168) 및 셀렉트 트랜지스터(178)의 단면 구조를 설명한다. 리셋 트랜지스터(158), 드라이브 트랜지스터(168) 및 셀렉트 트랜지스터(178)는 예를 들어 NMOS 트랜지스터일 수 있다.
도 3에 도시한 바와 같이, 반도체 기판(105)의 아래에는 깊은 도전 통로를 형성하는 딥 P형 웰(deep P-well, 110)이 위치한다. 반도체 기판(105)은 예를 들어 실리콘 기판 등을 사용할 수 있다.
이러한 딥 P형 웰(110)의 상부에는 예를 들어 P형 불순물 이온이 주입된 P형 웰(125)이 위치할 수 있다. P형 불순물 이온은 예를 들어 붕소(B) 또는 불화 붕소(BF2)일 수 있다.
또한, P형 웰(125)에는 활성 영역(120)을 정의하는 소자 분리 영역(115)이 위치한다. 소자 분리 영역(115)은 STI(Shallow Trench Isolation) 공정에 형성된 것으로 도시되어 있지만, LOCOS(Local Oxidation Of Silicon) 공정에 의해 형성된 것일 수도 있다. 이러한 소자 분리 영역(115)은 채널 스톱 영역(channel stop region, 130)에 의해 둘러싸여 있을 수 있다. 채널 스톱 영역(130)은 P형 불순물 주입 영역일 수 있고, 딥 P형 웰(110)과 접해 있을 수 있다.
반도체 기판(105)의 활성 영역(120) 상에는 각각 리셋 트랜지스터(158), 드라이브 트랜지스터(168) 및 셀렉트 트랜지스터(176)의 게이트들(157, 167, 177)이 위치한다. 리셋 게이트(157), 드라이브 게이트(167) 및 셀렉트 게이트(177)는 각각의 게이트 절연막들(150, 160, 170)과 각각의 게이트 전극들(155, 165, 175)을 구비하고 있다. 게이트 절연막들(150, 160, 170)은 서로 동일한 물질로 형성될 수 있고, 예를 들어 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 또한, 게이트 전극들(155, 165, 175)은 서로 동일한 물질로 형성될 수 있으며, 예를 들어 폴리실리콘, 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 또는 이들의 복합막으로 이루어질 수 있다.
이러한 리셋 게이트(157), 드라이브 게이트(167) 및 셀렉트 게이트(177) 사이에 위치하는 반도체 기판(105)의 활성 영역(120) 내에는 소오스 영역과 드레인 영역(192, 194, 196, 198)이 위치한다. 리셋 트랜지스터(158)의 드레인 영역(194)은 입력 전원(VDD)에 연결되며, 소오스 영역(192)은 플로팅 노드(190)에 연결된다. 드라이브 트랜지스터(168)는 리셋 트랜지스터(158)의 드레인 영역(194)을 공유하고, 셀렉트 트랜지스터(178)의 소오스 영역(196)을 공유한다. 이때, 리셋 트랜지스터(158)의 드레인 영역(194)은 드라이브 트랜지스터(168)에 대해서는 소오스 영 역(194)에 해당하고, 셀렉트 트랜지스터(178)의 소오스 영역(196)은 드라이브 트랜지스터(168)에 대해서는 드레인 영역(196)에 해당한다. 셀렉트 트랜지스터(178)의 드레인 영역(198)은 출력 전압(VOUT)과 연결되어 있다. 이러한 소오스 영역과 드레인 영역 (192, 194, 196, 198)은 N형 불순물로 주입되어 있을 수 있다. 여기서, 소오스 영역과 드레인 영역(192, 194, 196, 198)으로 구분한 것은 편의상 구분한 것으로, 서로 바뀌어 불릴 수도 있다.
이러한 소오스 영역과 드레인 영역(192, 194, 196, 198) 사이의 반도체 기판(105)의 활성 영역(120) 내에는 채널 영역들(135, 140, 145)이 위치한다. 각 채널 영역(135, 140, 145) 내에는 리셋 트랜지스터(158), 드라이브 트랜지스터(168) 및 셀렉트 트랜지스터(178)의 문턱 전압을 조절하기 위한 불순물 이온이 주입될 수도 있다. 예를 들어 각 채널 영역(135, 140, 145)에는 P형 불순물 이온이 주입되어 있을 수도 있고, P형 불순물 이온이 주입된 층 하부에 N형 불순물 이온을 더 주입하여 이루어진 적층 구조의 불순물 이온 주입층을 포함할 수도 있다.
또한, 드라이브 트랜지스터(168)의 소오스 영역(194)의 하부에는 소오스 영역(194)에 주입되어 있는 도전형과 반대되는 도전형, 예를 들어 P형의 불순물 이온, 예를 들어 붕소(B)가 주입되어 있는 정션 영역(이하, "비대칭 정션 영역"이라 함)이 위치한다. 이러한 비대칭 정션 영역(195)은 드라이브 트랜지스터(168)의 소오스 영역(194)의 하부에서 드라이브 게이트(167) 측으로 돌출된 포켓 형상을 가질 수 있다.
상술한 바와 같은 비대칭 정션 영역(195)을 구비하는 드라이브 트랜지스터(168)의 경우, 드라이브 트랜지스터(168)의 소오스 영역(194)과 드레인 영역(196) 양단에 걸리는 전압 중 상당 부분이 비대칭 정션 영역(195)이 위치하는 소오스 영역(194)에 걸리게 된다. 따라서, 드라이브 트랜지스터(168)의 드레인 영역(196)의 인근에 걸리는 전기장(electric field)의 크기를 감소시킬 수 있다.
이러한, 비대칭 정션 영역(195)을 구비하는 드라이브 트랜지스터(168)의 경우, 플리커 노이즈 저감과 관련하여 2가지 관점에서 유리할 수 있다.
우선, 채널 영역(140) 중에서 드라이브 트랜지스터(168)의 드레인 영역(196)의 인근에 걸리는 전기장의 크기가 감소하므로, 핀치 오프(pinch-off) 영역의 길이가 감소하고, 그에 따라 유효 채널 길이가(effective channel length)가 증가할 수 있다. 플리커 노이즈의 경우, 유효 채널 길이에 반비례하므로 유효 채널 길이의 증가는 플리커 노이즈의 감소를 의미한다.
또한, 비대칭 정션 영역(195)이 위치하는 드라이브 트랜지스터(168)의 소오스 영역(194)에서의 전기장이 증가함에 따라, 채널 영역(140) 내의 평균 캐리어 속도(average carrier velocity) 크기가 증가한다. 일반적으로 채널 영역에서의 평균 캐리어 속도의 병목(bottleneck)은 전기장의 크기가 작은 소오스 영역의 인근이므로, 소오스 영역(194)에서의 전기장이 증가함에 따라 채널 영역(140) 내의 평균 캐리어 속도 크기가 증가할 수 있는 것이다. 이는 드라이브 트랜지스터(168)가 일정한 크기의 전류를 구동하기 위해 필요한 인버전 전하(inversion charge)의 양이 감소함을 의미한다. 플리커 노이즈의 경우, 인버전 전하의 양에 반비례하므로 인버 전 전하양의 감소는 플리커 노이즈의 감소를 의미한다.
계속해서, 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도 4 내지 도 9를 참조하여 설명한다. 도 4 내지 도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 공정 순서에 따라 단계별로 나열한 단면도들이다.
우선, 도 4에 도시한 바와 같이 예를 들어 실리콘으로 이루어진 반도체 기판(105) 내에 딥 P형 웰(110)을 형성한다. 딥 P형 웰(110)은 예를 들어 이온 주입 장치를 이용하여, 붕소(B) 또는 불화 붕소(BF2)를 반도체 기판(105)의 내부에 깊게 주입하여 형성할 수 있다.
이어, 딥 P형 웰(110)이 형성되어 있는 반도체 기판(105)에 예를 들어 STI 공정을 이용하여 소자 분리 영역(115)을 형성할 수 있다. 이로써, 반도체 기판(105)의 활성 영역(120)이 정의된다. 도시하지는 않았지만, 소자 분리 영역(115)의 형성을 위하여 LOCOS 공정을 이용할 수도 있다.
다음, 활성 영역(120)에 NMOS 트랜지스터를 형성하기 위한 P형 웰(125)을 형성한다. 또한, 소자 분리 영역(115) 하부에 딥 P형 웰(110)과 접하는 채널 스톱 영역(130)을 형성할 수도 있다. 채널 스톱 영역(230)은 예를 들어 P형 불순물 이온을 주입하여 형성할 수 있다.
도 5에 도시한 바와 같이, 반도체 기판(105)의 활성 영역(120) 상에 게이트 절연층(도시하지 않음) 및 게이트 전극층(도시하지 않음)을 차례대로 형성한다. 예 를 들어 게이트 절연층은 열 산화막으로 형성하거나, 화학기상증착법(Chemical Vapor Disposition; CVD)으로 산화막 또는 질화막을 증착하여 형성할 수도 있다. 또한, 게이트 전극층은 예를 들어 폴리실리콘, 텅스텐(W), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN) 또는 이들의 복합막으로 형성할 수 있다.
이어, 게이트 절연층 및 게이트 전극층 상에 형성된 소정의 식각 마스크(도시하지 않음)를 이용하여 각각 리셋 게이트(157), 드라이브 게이트(167) 및 셀렉트 게이트(177)를 형성한다. 리셋 게이트(157), 드라이브 게이트(167), 및 셀렉트 게이트(177)는 각각의 게이트 절연막들(150, 160, 170)과 각각의 게이트 전극들(155, 165, 175)을 구비한다.
도시하지는 않았지만, 이들 게이트들(157, 167, 177)의 형성 전에 리셋 트랜지스터(도 3의 158), 드라이브 트랜지스터(도 3의 168) 및 셀렉트 트랜지스터(도 3의 178)의 채널 영역(도 3의 135, 140, 145)이 형성될 영역에 문턱 전압을 조절하기 위하여, P-형 불순물 이온을 주입할 수 있다. 또한, P-형 불순물 주입 영역 하부에 N-형 불순물 이온을 더 주입하여, P-형과 N-형 불순물 주입 영역의 적층 구조를 갖는 불순물 이온 주입층을 형성할 수도 있다. 이때, P-형 불순물 이온 주입과 N-형 불순물 이온 주입의 순서는 특별히 한정되지 않는다.
도 6에 도시한 바와 같이, 활성 영역(120)에 N+형 불순물 이온을 반도체 기판(105)에 대해 실질적으로 수직하게 주입하여, 게이트들(157, 167, 177) 각각을 사이에 두고 양쪽 활성 영역(120)에 소오스 영역과 드레인 영역(192, 194, 196, 198)을 형성한다. 또한, 이러한 소오스 영역과 드레인 영역(192, 194, 196, 198)을 형성하기 전에, 게이트들(157, 167, 177) 측벽에 게이트 스페이서(미도시)를 형성할 수도 있다. 한편, 소오스 영역과 드레인 영역(192, 194, 196, 198)을 구분한 것은 편의상 구분한 것으로, 서로 바뀌어 불릴 수도 있다.
도 7에 도시한 바와 같이, 리셋 게이트(157)와 드라이브 게이트(167)의 일부와, 드라이브 트랜지스터(도 3의 168)의 소오스 영역(194)을 노출하는 마스크 패턴(200)을 반도체 기판(105) 상에 형성한다.
이어, 마스크 패턴(200)을 이온 주입 마스크로 하여, 소정의 경사각, 즉 a 방향으로 P+형의 불순물 이온, 예를 들어 붕소(B)를 주입한다. 이때 P+형의 불순물 이온은 반도체 기판(105)에 대해 예를 들어 5° 내지 15°의 경사각을 갖도록 주입될 수 있다. 이러한 불순물 이온 주입에 의해 드라이브 트랜지스터(도 3의 168)의 소오스 영역(194) 하부에 비대칭 정션 영역(195)이 형성될 수 있다. 이러한 비대칭 정션 영역(195)은 유효 채널의 길이를 증가시키고, 드라이브 트랜지스터(도 3의 168)의 인버전 전하의 양이 감소시켜, 플리커 노이즈를 저감시키는 역할을 한다.
이상에서는 소오스 영역과 드레인 영역(192, 194, 196, 198)을 형성한 후, 비대칭 정션 영역(195)을 형성하는 경우를 설명하였지만, 이와 반대로 먼저 도 8에 도시한 바와 같이, 리셋 게이트(157), 드라이브 게이트(167) 및 셀렉트 게이트(177)를 형성한 다음, 반도체 기판(105) 상에 마스크 패턴(202)을 형성하고, 이 를 이온 주입 마스크로 하여 비대칭 정션 영역(195)을 형성할 수 있다.
이어, 도 9에 도시한바와 같이, 도 8의 마스크 패턴(202)을 제거하고, 게이트들(157, 167, 167)을 이온 주입 마스크로 하여 N+형의 불순물 이온을 반도체 기판(105)의 활성 영역(120)에 실질적으로 수직하게 주입하여 소오스 영역과 드레인 영역(192, 194, 196, 198)을 형성할 수도 있다.
계속해서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 통상적인 방법에 따라, 수광 렌즈(미도시) 및 배선 금속(미도시)을 형성하여 씨모스 이미지 센서를 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같은 본 발명의 실시예들에 따른 씨모스 이미지 센서는 드라이브 트랜지스터의 소오스 영역에 비대칭 정션 영역을 형성함으로써, 실리콘(Si)/실리콘 산화물(SiO2)의 계면의 트랩 작용으로 인한 플리커 노이즈를 저감시킬 수 있어 제품의 품질 경쟁력을 높일 수 있다.
Claims (14)
- 광감지 소자 및 드라이브 트랜지스터를 포함하며,상기 드라이브 트랜지스터는 반도체 기판 상에 드라이브 게이트, 상기 드라이브 게이트 하부의 상기 반도체 기판 내에 채널 영역, 상기 채널 영역의 양측에 각각 제 1 도전형의 소오스 영역과 드레인 영역, 및 상기 소오스 영역 하부에 제 2 도전형의 비대칭 정션 영역을 구비하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나인 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 비대칭 정션 영역은 상기 소오스 영역의 하부에서 상기 드라이브 게이트 측으로 돌출된 포켓 형상인 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 비대칭 정션 영역은 붕소가 주입되어 있는 씨모스 이미지 센서.
- 반도체 기판 상에 드라이브 트랜지스터를 위한 드라이브 게이트를 형성하는 단계;상기 드라이브 게이트를 이온 주입 마스크로 하여, 상기 반도체 기판 내에 채널 영역과 상기 채널 영역 양측에 각각 제 1 도전형의 소오스 영역과 드레인 영역을 형성하는 단계; 및상기 소오스 영역을 노출하는 마스크 패턴을 이온 주입 마스크로 하여, 상기 소오스 영역 하부에 제 2 도전형의 비대칭 정션 영역을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 5 항에 있어서,상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나인 씨모스 이미지 센서의 제조 방법.
- 제 5 항에 있어서,상기 소오스 영역과 상기 드레인 영역을 형성하는 단계에서 상기 제 1 도전형의 불순물 이온은 상기 반도체 기판에 대해 실질적으로 수직하게 주입되는 씨모스 이미지 센서의 제조 방법.
- 제 5 항에 있어서,상기 비대칭 정션 영역을 형성하는 단계에서 상기 제 2 도전형의 불순물 이온은 상기 반도체 기판에 대해 5 내지 15°의 경사각으로 상기 반도체 기판 내에 주입되는 씨모스 이미지 센서의 제조 방법
- 제 5 항에 있어서,상기 제 2 도전형의 불순물 이온은 붕소인 씨모스 이미지 센서의 제조 방법.
- 반도체 기판 상에 드라이브 트랜지스터를 위한 드라이브 게이트를 형성하는 단계;상기 드라이브 트랜지스터의 제 1 도전형의 소오스 영역이 형성될 영역을 노출하는 마스크 패턴을 이온 주입 마스크로 하여, 상기 반도체 기판 내의 상기 드라이브 게이트 하부측으로 제 2 도전형의 비대칭 정션 영역을 형성하는 단계; 및상기 드라이브 게이트를 이온 주입 마스크로 하여, 상기 반도체 기판 내에 채널 영역과 상기 채널 영역 양측에 각각 상기 제 1 도전형의 소오스 영역과 드레인 영역을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 10 항에 있어서,상기 제 1 도전형은 N형과 P형 중에서 어느 하나이고, 상기 제 2 도전형은 상기 N형과 상기 P형 중에서 다른 하나인 씨모스 이미지 센서의 제조 방법.
- 제 10 항에 있어서,상기 소오스 영역과 상기 드레인 영역을 형성하는 단계에서 상기 제 1 도전 형의 불순물 이온은 상기 반도체 기판에 대해 실질적으로 수직하게 주입되는 씨모스 이미지 센서의 제조 방법.
- 제 10 항에 있어서,상기 비대칭 정션 영역을 형성하는 단계에서 상기 제 2 도전형의 불순물 이온은 상기 반도체 기판에 대해 5 내지 15°의 경사각으로 상기 반도체 기판 내에 주입되는 씨모스 이미지 센서의 제조 방법.
- 제 10 항에 있어서,상기 제 2 도전형의 불순물 이온은 붕소인 씨모스 이미지 센서의 제조 방법.
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