WO2022196155A1

WO2022196155A1 - 撮像装置及びその駆動方法

Info

Publication number: WO2022196155A1
Application number: PCT/JP2022/004158
Authority: WO
Inventors: 好弘佐藤; 貴幸西谷
Original assignee: パナソニックＩｐマネジメント株式会社
Priority date: 2021-03-16
Filing date: 2022-02-03
Publication date: 2022-09-22
Also published as: JPWO2022196155A1; US20230403479A1

Abstract

撮像装置は、半導体基板と、前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、を備える。前記半導体基板は、第２導電型の第１ウェル領域と、前記第２導電型とは異なる第１導電型の第２ウェル領域と、前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、を含む。

Description

撮像装置及びその駆動方法

　本開示は、撮像装置及びその駆動方法に関する。

　デジタルカメラ等にＣＣＤ（Charge Coupled Device）イメージセンサ及びＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

　フォトダイオードに代えて、半導体基板の上方に光電変換層を配置した構造も提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって生成された電荷が、半導体基板に形成された不純物領域等に信号電荷として一時的に蓄積される。その後、蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路又はＣＭＯＳ回路を介して読み出される。

　特許文献１から３には、撮像装置の一例が記載されている。

特許第５４４９２４２号公報特許第６２１３７４３号公報特開２０１７－１３５６９３号公報

　本開示は、大光量が入射しても故障し難くかつ広いダイナミックレンジを有する撮像装置を実現することに適した技術を提供する。

　本開示の一態様に係る撮像装置は、
　　半導体基板と、
　前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、を備え、
　前記半導体基板は、
　　第２導電型の第１ウェル領域と、
　　前記第２導電型とは異なる第１導電型の第２ウェル領域と、
　　前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、
　　前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、を含む。

　本開示に係る技術は、大光量が入射しても故障し難くかつ広いダイナミックレンジを有する撮像装置を実現することに適している。

図１は、第１の実施形態に係る撮像装置の例示的な構成を示す模式図である。図２は、第１の実施形態に係る撮像装置の画素の例示的な回路構成を示す模式図である。図３は、画素の後段の例示的な回路構成を示す模式図である。図４は、第１の実施形態に係る画素における各素子のレイアウトの一例を示す模式的な平面図である。図５は、第１の実施形態に係る、Ｖ－Ｖ線に沿った画素の構成を模式的に示す断面図である。図６は、第１の実施形態に係る第１リセットトランジスタ及びその周辺の構造を模式的に示す断面図である。図７は、第１の実施形態に係る画素を模式的に示す断面図である。図８は、第１の実施形態に係る、撮像装置の露光時間と第１電荷蓄積部の電位との関係を模式的に示すグラフである。図９は、互いに隣接する２つの画素における各素子のレイアウトの一例を示す模式的な平面図である。図１０は、第２の実施形態に係る画素における各素子のレイアウトの一例を示す模式的な平面図である。図１１は、互いに隣接する２つの画素における各素子のレイアウトの一例を示す模式的な平面図である。図１２は、第３の実施形態に係る画素の構成を模式的に示す断面図である。図１３は、第４の実施形態に係る画素の構成を模式的に示す断面図である。図１４は、第５の実施形態に係る画素の構成を模式的に示す断面図である。図１５は、第６の実施形態に係る撮像装置の画素の例示的な回路構成を示す模式図である。図１６は、第７の実施形態に係る撮像装置の画素の例示的な回路構成を示す模式図である。図１７は、第８の実施形態に係る撮像装置の画素の例示的な回路構成を示す模式図である。図１８は、第８の実施形態に係る画素における各素子のレイアウトの一例を示す模式的な平面図である。図１９は、第８の実施形態に係る、ＸＩＸ－ＸＩＸ線に沿った画素の構成を模式的に示す断面図である。図２０は、第９の実施形態に係る撮像装置の画素の例示的な回路構成を示す模式図である。図２１は、第９の実施形態に係る画素における各素子のレイアウトの一例を示す模式的な平面図である。図２２は、第９の実施形態に係る、ＸＸＩＩ－ＸＸＩＩ線に沿った画素の構成を模式的に示す断面図である。

　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像装置は、
　半導体基板と、
　前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、を備える。前記半導体基板は、
　第２導電型の第１ウェル領域と、
　前記第２導電型とは異なる第１導電型の第２ウェル領域と、
　前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、
　前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、を含む。

　第１態様に係る技術は、大光量が入射しても故障し難くかつ広いダイナミックレンジを有する撮像装置を実現することに適している。

　本開示の第２態様において、例えば、第１態様に係る撮像装置では、
　前記第１ウェル領域には、第１バイアス電位が印加されてもよく、
　前記第２ウェル領域には、前記第１バイアス電位と異なる第２バイアス電位が印加されてもよい。

　第２態様の構成は、撮像装置の構成の具体例である。

　本開示の第３態様において、例えば、第２態様に係る撮像装置では、
　前記第２不純物領域の電位は、前記電荷の生成に伴って変化し、
　前記電荷の前記生成に伴う前記第２不純物領域の前記電位の変化は、前記第２バイアス電位に応じた電位で停止してもよい。

　第３態様の構成は、撮像装置の構成の具体例である。

　本開示の第４態様において、例えば、第１態様から第３態様のいずれか１つに係る撮像装置は、第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ及び第２コンタクトホールをさらに備えていてもよく、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されていてもよく、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されていてもよく、
　平面視において、前記第２ウェル領域と前記第１コンタクトホールとの間の距離は、前記第１ウェル領域と前記第２コンタクトホールとの間の距離よりも大きくてもよい。

　第４態様に係る技術は、小型かつ高画質の撮像装置を実現する観点から合理的である。

　本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置は、第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ及び第２コンタクトホールをさらに備えていてもよく、
　前記半導体基板は、シャロートレンチアイソレーション構造をさらに含んでいてもよく、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されていてもよく、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されていてもよく、
　平面視において、前記シャロートレンチアイソレーション構造と前記第１コンタクトホールとの間の距離は、前記シャロートレンチアイソレーション構造と前記第２コンタクトホールとの間の距離よりも大きくてもよい。

　第５態様に係る技術は、小型かつ高画質の撮像装置を実現する観点から合理的である。

　本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置は、第１コンタクトプラグ、第１コンタクトホール、第３コンタクトプラグ、第３コンタクトホール及び前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタをさらに備えていてもよく、
　前記増幅トランジスタは、前記第１不純物領域の電位に応じた電気信号を出力してもよく、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されていてもよく、
　前記第３コンタクトプラグは、前記第３コンタクトホールを通って前記第２ゲート電極に接続されていてもよく、
　平面視において、前記第２ウェル領域と前記第１コンタクトホールとの間の距離は、前記第２ウェル領域と前記第３コンタクトホールとの間の距離よりも大きくてもよい。

　第６態様に係る技術は、高画質の撮像装置を実現する観点から有利である。

　本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置は、第１コンタクトプラグ、第１コンタクトホール、第３コンタクトプラグ、第３コンタクトホール及び前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタをさらに備えていてもよく、
　前記半導体基板は、シャロートレンチアイソレーション構造をさらに含んでいてもよく、
　前記増幅トランジスタは、前記第１不純物領域の電位に応じた電気信号を出力していてもよく、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されていてもよく、
　前記第３コンタクトプラグは、前記第３コンタクトホールを通って前記第２ゲート電極に接続されていてもよく、
　平面視において、前記シャロートレンチアイソレーション構造と前記第１コンタクトホールとの間の距離は、前記シャロートレンチアイソレーション構造と前記第３コンタクトホールとの間の距離よりも大きくてもよい。

　第７態様に係る技術は、高画質の撮像装置を実現する観点から有利である。

　本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置は、前記第２不純物領域に電気的に接続された容量素子をさらに備えていてもよい。

　第８態様に係る技術は、広ダイナミックレンジの撮像装置を実現することに適している。

　本開示の第９態様において、例えば、第８態様に係る撮像装置では、
　前記容量素子は、金属－絶縁体－金属容量であってもよい。

　第９様に係る技術は、広ダイナミックレンジの撮像装置を実現することに適している。

　本開示の第１０態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ、第２コンタクトホール及び前記第２不純物領域に電気的に接続された容量素子をさらに備えていてもよく、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されていてもよく、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されていてもよく、
　平面視において、前記容量素子は、前記第１コンタクトホール及び前記第２コンタクトホールからなる群より選択される少なくとも１つと重複していてもよい。

　第１０態様に係る技術は、高画質の撮像装置を実現する観点から有利である。

　本開示の第１１態様において、例えば、第１から第１０態様のいずれか１つに係る撮像装置は、前記第１不純物領域の電位をリセット電位にリセットするリセットトランジスタをさらに備えていてもよく、
　前記第１トランジスタは、前記第１不純物領域の前記電位が閾値電位となったときにオンとなってもよく（ターンオン）、
　前記第２ウェル領域には、第２バイアス電位が印加されてもよく、
　前記第１不純物領域の前記電位が前記第２バイアス電位に応じた電位となったときに、前記第１不純物領域の前記電位の変化が停止してもよく、
　前記リセット電位と前記閾値電位との差は、前記閾値電位と前記第２バイアス電位との差よりも小さくてもよい。

　第１１態様に係る技術は、広ダイナミックレンジの撮像装置を実現することに適している。

　本開示の第１２態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置は、前記第１不純物領域の電位をリセット電位にリセットするリセットトランジスタをさらに備えていてもよく、
　前記第１トランジスタは、前記第１不純物領域の前記電位が閾値電位となったときにオンとなってもよく（ターンオン）、
　前記第２ウェル領域には、第２バイアス電位が印加されてもよく、
　前記第１不純物領域の前記電位が前記第２バイアス電位に応じた電位となったときに、前記第１不純物領域の前記電位の変化が停止してもよく、
　前記リセット電位と前記閾値電位との差は、前記閾値電位と前記第２バイアス電位との差の１０％よりも大きくてもよい。

　第１２態様に係る技術は、第２不純物領域由来のノイズにより撮像装置の画質が低下する事態を回避することに適している。

　本開示の第１３態様において、例えば、第１から第１２態様のいずれか１つに係る撮像装置は、対向電極と、画素電極と、前記対向電極及び前記画素電極の間に配置され前記電荷を生成する光電変換層と、を含む電変換部をさらに備えていてもよく、
　前記画素電極から前記第１不純物領域に前記電荷が導かれてもよく、
　前記撮像装置において、前記光電変換部、前記第１トランジスタ、前記第２不純物領域、前記第１ウェル領域及び前記第２ウェル領域を有する部分は第１画素と定義されてもよく、
　前記第１画素は、単一の画素電極を有してもよい。

　第１３態様に係る技術は、微細な撮像装置を実現することに適している。

　本開示の第１４態様において、例えば、第１から第１３態様のいずれか１つに係る撮像装置は、マイクロレンズ及び光電変換部をさらに備えていてもよく、
　前記マイクロレンズを介して前記光電変換部に光が入射してもよく、
　前記光電変換部は、前記電荷を生成してもよく、
　前記撮像装置において、前記マイクロレンズ、前記光電変換部、前記第１トランジスタ、前記第２不純物領域、前記第１ウェル領域及び前記第２ウェル領域を有する部分は第１画素と定義されてもよく、
　前記第１画素における前記マイクロレンズは、単一の凸面を有してもよい。

　第１４態様に係る技術は、微細な撮像装置を実現することに適している。

　本開示の第１５態様に係る撮像装置は、
　半導体基板に設けられた第１画素、及び
　前記半導体基板に設けられ、前記第１画素に隣接する第２画素を備える。前記第１画素及び前記第２画素の各々は、
　前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、
　前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタと、
　前記半導体基板内に位置する、第２導電型の第１ウェル領域と、
　前記半導体基板内に位置する、前記第２導電型とは異なる第１導電型の第２ウェル領域と、
　前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、
　前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、
　第１コンタクトホールと、
　前記第１コンタクトホールを通って前記第１不純物領域に接続されている第１コンタクトプラグと、
　第３コンタクトホールと、
　前記第３コンタクトホールを通って前記第２ゲート電極に接続されている第３コンタクトプラグと、を含む。平面視において、前記第１画素から前記第２画素に向かう方向に沿って順に、前記第１画素の前記第２ウェル領域、前記第１画素の前記第１ウェル領域、前記第２画素の前記第１ウェル領域及び前記第２画素の前記第２ウェル領域がこの順に並んでいる。

　第１５態様に係る技術は、高画質の撮像装置を実現する観点から有利である。

　本開示の第１６態様に係る撮像装置の駆動方法は、
　第１トランジスタ、第１ＰＮ接合及び第２ＰＮ接合を含む撮像装置の駆動方法であって、
　前記第１トランジスタがオフであるときに、光電変換により生じた電荷を蓄積することにより、前記第１ＰＮ接合に印加される逆方向バイアス電圧を増加させることと、
　前記電荷を蓄積することにより、前記第１トランジスタをターンオンさせることと、
　前記第１トランジスタがオンであるときに、前記電荷を蓄積することにより、前記第２ＰＮ接合に印加される逆方向バイアス電圧を減少させた後、前記第２ＰＮ接合に順方向バイアス電圧を印加させ、かつ前記電荷を排出することと、を含む。

　第１６態様に係る技術は、大光量が入射しても故障し難くかつ広ダイナミックレンジの撮像装置を実現することに適している。

　以下の実施形態では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更できる。

　以下の実施の形態では、「リーク電流」という用語を用いることがある。リーク電流は、暗電流とも称されうる。

　実施形態において、「平面視」とは、半導体基板の厚さ方向から見たときのことを言う。

　以下の実施形態のトランジスタの極性及び不純物領域の導電型は、一例である。矛盾のない限り、トランジスタの極性及び不純物領域の導電型を反転させてもよい。

　以下の実施形態において、「ソース」を「ドレイン」に読み替え、「ドレイン」を「ソース」に読み替えてもよい。例えば、電界効果トランジスタ（ＦＥＴ）の２つの不純物領域のうちどちらがソース及びドレインに該当するかは、ＦＥＴの極性及びその時点での電位の高低によって決定されることがある。そのため、どちらがソースでどちらがドレインであるかは、ＦＥＴの作動状態によって変動することがある。

　包括的又は具体的な態様は、素子、デバイス、モジュール、システム又は方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、モジュール、システム及び方法の任意の組み合わせによって実現されてもよい。

　開示された実施形態の追加的な効果及び利点は、様々な実施形態又は特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的又は具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。

　また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比及び外観等は実物と異なりうる。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺等は必ずしも一致しない。

　（第１の実施形態）
　図１は、第１の実施形態に係る撮像装置１００の例示的な構成を示す模式図である。撮像装置１００は、半導体基板６０に形成された複数の画素１０及び周辺回路を有する。

　各画素１０は、光電変換部１２を含む。光電変換部１２は、光の入射を受けて正及び負の電荷を発生させる。正及び負の電荷は、典型的には、正孔－電子対である。本実施の形態では、光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造である。本実施の形態では、光電変換部１２を光電変換構造と読み替え可能である。ただし、光電変換部１２は、半導体基板６０に形成されたフォトダイオードであってもよい。

　図１では、各画素１０の光電変換部１２が空間的に互いに分離されて示されている。ただし、これは説明の便宜に過ぎない。複数の画素１０の光電変換部１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもありうる。

　図１に示す例では、画素１０が、ｍ行ｎ列の複数の行及び列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成している。

　画素１０の数及び配置は、図示する例に限定されない。例えば、この例では、各画素１０の中心が正方格子の格子点上に位置している。しかし、例えば、各画素１０の中心が、三角格子、六角格子等の格子点上に位置するように複数の画素１０を配置してもよい。画素１０を１次元に配列することにより、撮像装置１００をラインセンサとして利用してもよい。撮像装置１００に含まれる画素１０の数は、１つであってもよい。

　図１に例示する構成において、周辺回路は、垂直走査回路４２及び水平信号読み出し回路４４を含む。図１に例示するように、周辺回路は、付加的に、制御回路４６及び電圧供給回路４８を含みうる。周辺回路が、信号処理回路、出力回路等をさらに含んでいてもかまわない。図１に示す例では、周辺回路に含まれる各回路は、半導体基板６０上に設けられている。ただし、周辺回路の一部が、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されることもありうる。

　垂直走査回路４２は、行走査回路とも呼ばれる。垂直走査回路４２は、複数の画素１０の行毎に設けられたアドレス信号線３４と接続されている。後述するように、複数の画素１０の行毎に設けられる信号線は、アドレス信号線３４に限定されない。垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続されうる。水平信号読み出し回路４４は、列走査回路とも呼ばれる。水平信号読み出し回路４４は、複数の画素１０の列毎に設けられた垂直信号線３５と接続されている。

　制御回路４６は、撮像装置１００の例えば外部から与えられる指令データ、クロック等を受け取って撮像装置１００全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有する。そして、制御回路４６は、垂直走査回路４２、水平信号読み出し回路４４、電圧供給回路４８等に駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば、マイクロコントローラあるいは１以上のプロセッサによって実現されうる。マイクロコントローラは、１以上のプロセッサを含んでいてもよい。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。

　電圧供給回路４８は、電圧線３８を介して、各画素１０に所定の電圧を供給する。電圧供給回路４８は、特定の電源回路に限定されない。電圧供給回路４８は、バッテリー等の電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路４８は、上述の垂直走査回路４２の一部であってもよい。図１において模式的に示すように、周辺回路を構成するこれらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。

　図２は、第１の実施形態に係る撮像装置１００の画素１０の例示的な回路構成を示す模式図である。図２では、図面が複雑となることを避けるために、１つの画素１０Ａが代表して示されている。画素１０Ａは、図１に示す画素１０の一例である。画素１０Ａは、光電変換部１２を有する。また、画素１０Ａは、光電変換部１２に電気的に接続された信号検出回路を含む。後に図面を参照して詳しく説明するように、光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。

　光電変換部１２は、半導体基板６０によって支持されている。光電変換部１２は、蓄積制御線３１と接続されている。撮像装置１００の動作時、蓄積制御線３１には所定の電位Ｖ_ITOが印加される。例えば、光電変換によって生成された正及び負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に印加される電位Ｖ_ITOは、例えば、１０Ｖ程度の正電位である。以下では、信号電荷として正孔を利用する場合を例示する。

　画素１０Ａは、第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１リセットトランジスタ２６Ａ、保護トランジスタである第１トランジスタ２９、第２増幅トランジスタ２２Ｂ、第２アドレストランジスタ２４Ｂ、第２リセットトランジスタ２６Ｂ及び容量素子３０を含む。トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ、２４Ｂ及び２６Ｂは、半導体基板６０に設けられている。本実施の形態では、半導体基板６０は、シリコン基板である。

　本実施の形態では、トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ、２４Ｂ及び２６Ｂは、電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）である。具体的には、トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ、２４Ｂ及び２６Ｂは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）である。

　本実施の形態では、第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１リセットトランジスタ２６Ａ、第１トランジスタ２９、第２増幅トランジスタ２２Ｂ及び第２アドレストランジスタ２４Ｂは、Ｎ型のトランジスタである。具体的には、トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ及び２４Ｂは、Ｎ型のＭＯＳＦＥＴすなわちＮＭＯＳである。一方、第２リセットトランジスタ２６Ｂは、Ｐ型のトランジスタである。具体的には、第２リセットトランジスタ２６Ｂは、Ｐ型のＭＯＳＦＥＴすなわちＰＭＯＳである。

　第１増幅トランジスタ２２Ａのゲート電極２２Ａｅは、光電変換部１２に電気的に接続されている。所定の電位Ｖ_ITOを動作時に蓄積制御線３１に印加することにより、例えば正孔を電荷蓄積ノードに信号電荷として蓄積することができる。ここで、電荷蓄積ノードは、第１増幅トランジスタ２２Ａのゲート電極２２Ａｅ及び光電変換部１２に電気的に接続されたノードである。電荷蓄積ノードは、半導体基板６０に形成された不純物領域をその一部に含む。電荷蓄積ノードは、光電変換部１２によって生成された電荷を一時的に保持する機能を有する。

　画素１０Ａでは、第１不純物領域の一例である第１電荷蓄積部ＦＤ１、第２不純物領域の一例である第２電荷蓄積部ＦＤ２及び第３電荷蓄積部ＦＤ３が設けられている。電荷蓄積部ＦＤ１、ＦＤ２及びＦＤ３は、電荷蓄積ノードに含まれている。電荷蓄積部ＦＤ１、ＦＤ２及びＦＤ３は、電荷を一時的に保持する機能を有する。

　本実施の形態では、第１電荷蓄積部ＦＤ１は、保護トランジスタである第１トランジスタ２９のソース及びドレインの一方である。第１電荷蓄積部ＦＤ１は、第１リセットトランジスタ２６Ａのソース及びドレインの一方でもある。第３電荷蓄積部ＦＤ３は、第１トランジスタ２９のソース及びドレインの他方である。第２電荷蓄積部ＦＤ２は、第２リセットトランジスタ２６Ｂのソース及びドレインの一方である。

　図２において図示が省略されたマイクロレンズ１３を介して、光電変換部１２に光が入射する。光電変換部１２が光電変換を行うと、光電変換により生成された電荷が第１電荷蓄積部ＦＤ１に流れ、第１電荷蓄積部ＦＤ１において電荷が蓄積される。第１電荷蓄積部ＦＤ１は、保護トランジスタである第１トランジスタ２９のゲート電極２９ｅに電気的に接続されている。第１電荷蓄積部ＦＤ１が蓄積する電荷の増加に伴い第１電荷蓄積部ＦＤ１の電位が閾値電位Ｖ_OFに達すると、第１トランジスタ２９がオンとなる（ターンオン）。これにより、第１電荷蓄積部ＦＤ１の電荷は、第２電荷蓄積部ＦＤ２、第３電荷蓄積部ＦＤ３及び容量素子３０に流れる。なお、閾値電位Ｖ_OFは、第１トランジスタ２９の閾値電圧に依存する電位である。この文脈において、閾値電圧とは、トランジスタにドレイン電流が流れ始めるときのトランジスタのゲート・ソース間電圧を指す。

　本実施の形態では、容量素子３０は、金属－絶縁体－金属（Metal Insulator Metal：ＭＩＭ）容量である。なお、ＭＩＭの「Ｍ」は、金属及び金属化合物の少なくとも一方を指す。ＭＩＭの「Ｉ」は、絶縁体であり、例えば酸化物である。つまり、ＭＩＭは、ＭＯＭ（Metal Oxide Metal）を包含する概念である。ＭＩＭ容量によれば、容量密度の高い容量素子３０を実現できる。特に、絶縁体として誘電率の高い絶縁物を用いると、容量密度の高い容量素子３０を実現し易い。

　容量素子３０の一端は、第２電荷蓄積部ＦＤ２及び第３電荷蓄積部ＦＤ３に電気的に接続されている。容量素子３０の他端は、容量端子線３７に電気的に接続されている。容量端子線３７を介して容量素子３０の他端に電位Ｖ_ssが印加される。本実施の形態では、電位Ｖ_ssは、固定電位である。

　第１増幅トランジスタ２２Ａのソース及びドレインの一方と、第２増幅トランジスタ２２Ｂのソース及びドレインの一方とは、電源配線３２に接続されている。撮像装置１００の動作時において、電源配線３２からこれらのドレイン及びドレインの一方へと、例えば３．３Ｖ程度の電源電位Ｖ_DDが供給される。

　第１増幅トランジスタ２２Ａのソース及びドレインの他方は、第１アドレストランジスタ２４Ａを介して第１出力線３５Ａに接続されている。第２増幅トランジスタ２２Ｂのソース及びドレインの他方は、第２アドレストランジスタ２４Ｂを介して第２出力線３５Ｂに接続されている。図１に示す垂直信号線３５は、第１出力線３５Ａ及び第２出力線３５Ｂをまとめて記載したものである。

　第１増幅トランジスタ２２Ａのソース及びドレインの一方に、電源電位Ｖ_DDが供給される。これにより、第１増幅トランジスタ２２Ａは、第１電荷蓄積部ＦＤ１の電位に応じた電気信号を、第１アドレストランジスタ２４Ａを介して第１出力線３５Ａへと出力する。この電気信号は、具体的には、電圧信号である。第２増幅トランジスタ２２Ｂのソース及びドレインの一方に、電源電位Ｖ_DDが供給される。これにより、第２増幅トランジスタ２２Ｂは、第２電荷蓄積部ＦＤ２の電位に応じた電気信号を、第２アドレストランジスタ２４Ｂを介して第２出力線３５Ｂへと出力する。この電気信号は、具体的には、電圧信号である。

　第１増幅トランジスタ２２Ａと第１出力線３５Ａとの間には、第１アドレストランジスタ２４Ａが接続されている。第１アドレストランジスタ２４Ａのゲート電極２４Ａｅには、第１アドレス線３４Ａが接続されている。第２増幅トランジスタ２２Ｂと第２出力線３５Ｂとの間には、第２アドレストランジスタ２４Ｂが接続されている。第２アドレストランジスタ２４Ｂのゲート電極２４Ｂｅには、第２アドレス線３４Ｂが接続されている。図１に示すアドレス信号線３４は、第１アドレス線３４Ａ及び第２アドレス線３４Ｂをまとめて記載したものである。

　垂直走査回路４２は、第１アドレストランジスタ２４Ａのオン及びオフを制御する行選択信号を第１アドレス線３４Ａに印加する。これにより、選択した画素１０Ａの第１増幅トランジスタ２２Ａの出力を、第１出力線３５Ａに読み出すことができる。垂直走査回路４２は、第２アドレストランジスタ２４Ｂのオン及びオフを制御する行選択信号を第２アドレス線３４Ｂに印加する。これにより、選択した画素１０Ａの第２増幅トランジスタ２２Ｂの出力を、第２出力線３５Ｂに読み出すことができる。

　第１アドレストランジスタ２４Ａの配置及び第２アドレストランジスタ２４Ｂの配置は、図２に示す例に限定されない。第１アドレストランジスタ２４Ａは、第１増幅トランジスタ２２Ａのソース及びドレインの一方と電源配線３２との間に配置されていてもよい。第２アドレストランジスタ２４Ｂは、第２増幅トランジスタ２２Ｂのソース及びドレインの一方と電源配線３２との間に配置されていてもよい。

　図３は、画素１０Ａの後段の例示的な回路構成を示す模式図である。第１出力線３５Ａは、第１負荷回路４５Ａ及び第１カラム信号処理回路４７Ａに接続されている。第１負荷回路４５Ａは、第１増幅トランジスタ２２Ａとともにソースフォロア回路を形成する。第１カラム信号処理回路４７Ａは、雑音抑圧信号処理及びアナログ－デジタル変換等を行う。同様に、第２出力線３５Ｂは、第２負荷回路４５Ｂ及び第２カラム信号処理回路４７Ｂに接続されている。第２負荷回路４５Ｂは、第２増幅トランジスタ２２Ｂとともにソースフォロア回路を形成する。第２カラム信号処理回路４７Ｂは、雑音抑圧信号処理及びアナログ－デジタル変換等を行う。カラム信号処理回路４７Ａ及び４７Ｂは、行信号蓄積回路とも呼ばれる。カラム信号処理回路４７Ａ及び４７Ｂの雑音抑圧信号処理は、例えば、相関２重サンプリングである。

　カラム信号処理回路４７Ａ及び４７Ｂは、水平信号読み出し回路４４に接続されている。本実施の形態では、水平信号読み出し回路４４には、図示しない第１水平信号線及び第２水平信号線が接続されている。水平信号読み出し回路４４は、第１カラム信号処理回路４７Ａから第１水平信号線に信号を読み出し、第２カラム信号処理回路４７Ｂから第２水平信号線に信号を読み出す。このようにすれば、第１カラム信号処理回路４７Ａを経由した信号と、第２カラム信号処理回路４７Ｂを経由した信号した信号とを、２並列で読み出すことができる。このことは、これらの信号を短い時間で読み出す観点から有利である。ただし、水平信号読み出し回路４４に図示しない水平共通信号線が接続され、水平信号読み出し回路４４がカラム信号処理回路４７Ａ及び４７Ｂから水平共通信号線に信号を順次読み出す形態も採用できる。

　第１負荷回路４５Ａは、複数の画素１０Ａの列ごとに設けられている。第２負荷回路４５Ｂ、第１カラム信号処理回路４７Ａ及び第２カラム信号処理回路４７Ｂについても同様である。負荷回路４５Ａ及び４５Ｂ並びにカラム信号処理回路４７Ａ及び４７Ｂは、上述の周辺回路の一部でありうる。

　第１リセットトランジスタ２６Ａのゲート電極２６Ａｅには、第１リセット線３６Ａを介して垂直走査回路４２が接続されている。第１リセット線３６Ａは、第１アドレス線３４Ａ及び第２アドレス線３４Ｂと同様、複数の画素１０Ａの行ごとに設けられている。垂直走査回路４２は、第１アドレス線３４Ａに行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができ、第１リセット線３６Ａを介して第１リセットトランジスタ２６Ａのゲート電極２６Ａｅにリセット信号を印加することにより、選択された行の第１リセットトランジスタ２６Ａをオンとすることができる。第１リセットトランジスタ２６Ａがオンとされることにより、第１電荷蓄積部ＦＤ１の電位がリセットされる。

　第２リセットトランジスタ２６Ｂのゲート電極２６Ｂｅには、第２リセット線３６Ｂを介して垂直走査回路４２が接続されている。第２リセット線３６Ｂは、第１リセット線３６Ａと同様、複数の画素１０Ａの行ごとに設けられている。垂直走査回路４２は、第２アドレス線３４Ｂに行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができ、第２リセット線３６Ｂを介して第２リセットトランジスタ２６Ｂのゲート電極２６Ｂｅにリセット信号を印加することにより、選択された行の第２リセットトランジスタ２６Ｂをオンとすることができる。第２リセットトランジスタ２６Ｂがオンとされることにより、第２電荷蓄積部ＦＤ２の電位がリセットされる。本実施の形態では、第２電荷蓄積部ＦＤ２の電位とともに、第３電荷蓄積部ＦＤ３及び容量素子３０の電位もリセットされる。

　この例では、第１リセットトランジスタ２６Ａのドレイン及びソースの一方は、第１電荷蓄積部ＦＤ１である。第１リセットトランジスタ２６Ａのドレイン及びソースの他方は、第１フィードバック線５３Ａに電気的に接続されている。この例では、第１電荷蓄積部ＦＤ１の電荷をリセットするリセット電位Ｖ_RESとして、第１フィードバック線５３Ａの電位が第１電荷蓄積部ＦＤ１に供給される。

　また、第２リセットトランジスタ２６Ｂのドレイン及びソースの一方は、第２電荷蓄積部ＦＤ２である。第２リセットトランジスタ２６Ｂのドレイン及びソースの他方は、第２フィードバック線５３Ｂに電気的に接続されている。この例では、第２電荷蓄積部ＦＤ２の電荷をリセットするリセット電位として、第２フィードバック線５３Ｂの電位が第２電荷蓄積部ＦＤ２に供給される。

　図３に示すように、撮像装置１００は、第１反転増幅器５０Ａを帰還経路の一部に含む第１フィードバック回路１６Ａを有する。第１フィードバック線５３Ａは、第１反転増幅器５０Ａの出力端子に接続されている。撮像装置１００は、第２反転増幅器５０Ｂを帰還経路の一部に含む第２フィードバック回路１６Ｂを有する。第２フィードバック線５３Ｂは、第２反転増幅器５０Ｂの出力端子に接続されている。

　第１反転増幅器５０Ａの反転入力端子は、第１出力線３５Ａに接続されている。第１反転増幅器５０Ａの非反転入力端子には、撮像装置１００の動作時、第１参照電位Ｖｒｅｆ１が供給される。第１参照電位Ｖｒｅｆ１は、例えば１Ｖ又は１Ｖ近傍の正電位である。第１アドレストランジスタ２４Ａ及び第１リセットトランジスタ２６Ａをオンとすることにより、第１出力線３５Ａから出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、第１出力線３５Ａの電位が、第１反転増幅器５０Ａの非反転入力端子に入力される第１参照電位Ｖｒｅｆ１に収束する。換言すれば、帰還経路の形成により、第１電荷蓄積部ＦＤ１の電位が、第１出力線３５Ａの電位がＶｒｅｆ１となるような電位にリセットされる。第１参照電位Ｖｒｅｆ１としては、電源電位Ｖ_DD及び接地の範囲内の任意の大きさの電位を用いうる。帰還経路の形成により、第１リセットトランジスタ２６Ａのオフに伴って発生するリセットノイズを低減可能である。

　第２反転増幅器５０Ｂの反転入力端子は、第２出力線３５Ｂに接続されている。第２反転増幅器５０Ｂの非反転入力端子には、撮像装置１００の動作時、第２参照電位Ｖｒｅｆ２が供給される。本実施の形態では、第２参照電位Ｖｒｅｆ２は、第１参照電位Ｖｒｅｆ２よりも大きい正電位である。第２アドレストランジスタ２４Ｂ及び第２リセットトランジスタ２６Ｂをオンとすることにより、第２出力線３５Ｂから出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、第２出力線３５Ｂの電位が、第２反転増幅器５０Ｂの非反転入力端子に入力される第２参照電位Ｖｒｅｆ２に収束する。換言すれば、帰還経路の形成により、第２電荷蓄積部ＦＤ２の電位が、第２出力線３５Ｂの電位がＶｒｅｆ２となるような電位にリセットされる。第２参照電位Ｖｒｅｆ２としては、電源電位Ｖ_DD及び接地の範囲内の任意の大きさの電位を用いうる。帰還経路の形成により、第２リセットトランジスタ２６Ｂのオフに伴って発生するリセットノイズを低減可能である。

　第１反転増幅器５０Ａは、複数の画素１０Ａの列ごとに設けられている。第２反転増幅器５０Ｂ、第１フィードバック線５３Ａ、第２フィードバック線５３Ｂ、第１フィードバック回路１６Ａ、及び、第２フィードバック回路１６Ｂについても同様である。反転増幅器５０Ａ及び５０Ｂは、上述の周辺回路の一部でありうる。

　上記の説明から理解されるように、本実施の形態では、列フィードバック回路が構成されている。フィードバックにより、リセットノイズが抑制されうる。

　図４は、第１の実施形態に係る画素１０Ａにおける各素子のレイアウトの一例を示す模式的な平面図である。図５は、図４に示す画素１０Ａにおける各素子の配置を模式的に示す断面図である。図４中のＶ－Ｖ破線に沿って画素１０Ａを切断して展開すれば、図５に示す断面が得られる。

　画素１０Ａは、概略的には、半導体基板６０と、光電変換部１２と、導電構造８９とを含む。光電変換部１２は、半導体基板６０の上方に配置されている。光電変換部１２は、層間絶縁層９０に支持されている。層間絶縁層９０は、半導体基板６０を覆っている。導電構造８９は、層間絶縁層９０の内部に配置されている。

　層間絶縁層９０は、複数の絶縁層を含む。複数の配線層は、第１配線層及び第２配線層を含む。第１配線層は、アドレス線３４Ａ及び３４Ｂ、リセット線３６Ａ及び３６Ｂ等を含む。第２配線層は、出力線３５Ａ及び３５Ｂ、電源配線３２、フィードバック線５３Ａ及び５３Ｂ等を含む。層間絶縁層９０中の絶縁層の数及び配線層の数は、この例に限定されず、任意に設定可能である。

　光電変換部１２は、入射光を電荷に変換する。光電変換部１２は、画素電極１２ａ、対向電極１２ｃ及び光電変換層１２ｂを含む。画素電極１２ａは、層間絶縁層９０上に設けられている。対向電極１２ｃは、画素電極１２ａよりも光の入射側に配置されている。光電変換層１２ｂは、これらの電極１２ａ及び１２ｃ間に配置されている。

　光電変換層１２ｂは、対向電極１２ｃを介して入射した光を受けて、光電変換を行う。光電変換により、正及び負の電荷が生成される。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に設けられている。光電変換層１２ｂは、有機材料又は無機材料でできている。無機材料として、アモルファスシリコンが例示される。光電変換層１２ｂは、有機材料の層及び無機材料の層を含んでいてもよい。

　典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって設けられている。図５において図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１に接続されている。例えば、撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも高くする。これにより、光電変換で生成された正及び負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを設けることにより、複数の画素１０Ａの対向電極１２ｃに一括して所定の電位を印加することが可能になる。対向電極１２ｃは、透光性の電極である。対向電極１２ｃは、透明導電性材料でできている。透明導電性材料として、ＩＴＯ（Indium Thin Oxide）が例示される。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。

　画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されている。これにより、画素電極１２ａは、他の画素１０Ａの画素電極１２ａから電気的に分離されている。画素電極１２ａは、金属又は金属窒化物でできている。金属として、アルミニウム、銅等が例示される。画素電極１２ａは、不純物がドープされることにより導電性が付与されたポリシリコン等でできていてもよい。

　導電構造８９は、複数の配線、プラグｃｐ、コンタクトプラグｃｐｎ及びコンタクトプラグｃｐｐを含む。導電構造８９の一端は、画素電極１２ａに接続されている。導電構造８９の他端は、半導体基板６０に形成された回路素子に接続されている。これにより、光電変換部１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続されている。

　典型的には、複数の配線及びプラグｃｐは、金属又は金属化合物でできている。金属として、銅、タングステン等が例示される。金属化合物として、金属窒化物、金属酸化物等が例示される。コンタクトプラグｃｐｎ及びｃｐｐは、ポリシリコンでできている。コンタクトプラグｃｐｎは、Ｎ型のコンタクトプラグである。Ｎ型のコンタクトプラグｃｐｎには、例えば、リンがドープされている。コンタクトプラグｃｐｐは、Ｐ型のコンタクトプラグである。Ｐ型のコンタクトプラグｃｐｐには、例えば、ボロンがドープされている。本実施の形態では、コンタクトプラグｃｐｎ及びｃｐｐは、棒形状部を有する。

　半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、シリコン基板、具体的にはＰ型シリコン基板を例示する。

　具体的には、半導体基板６０は、Ｐ型半導体領域６１ｐ、Ｐウェル領域である第１ウェル領域６５ｐ、Ｎウェル領域である第２ウェル領域６５ｎ、不純物領域６６ｎ、不純物領域６７ｎ、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域７１ｐ、不純物領域７２ａｐ及び素子分離領域６９を含む。

　Ｐ型半導体領域６１ｐは、支持基板６１上に配置されている。Ｐ型半導体領域６１ｐは、支持基板６１よりも低い濃度でＰ型の不純物を含む。

　Ｐウェル領域である第１ウェル領域６５ｐは、Ｐ型の不純物領域である。第１ウェル領域６５ｐは、Ｐ型半導体領域６１ｐ上に配置されている。第１ウェル領域６５ｐは、Ｐ型の不純物を含む。具体的には、第１ウェル領域６５ｐは、支持基板６１よりも低く、Ｐ型半導体領域６１ｐよりも高い濃度でＰ型の不純物を含む。

　Ｎウェル領域である第２ウェル領域６５ｎは、Ｎ型の不純物領域である。第２ウェル領域６５ｎは、Ｐ型半導体領域６１ｐ上に配置されている。第２ウェル領域６５ｎは、Ｎ型の不純物を含む。

　図４において、「ＮＭＯＳ　Ｔｒ．領域」は、平面視において第１ウェル領域６５ｐが拡がる領域である。「ＰＭＯＳ　Ｔｒ．領域」は、平面視において第２ウェル領域６５ｎが拡がる領域である。

　図５に示すように、半導体基板６０上には、絶縁層８０が設けられている。絶縁層８０は、第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１リセットトランジスタ２６Ａ、第１トランジスタ２９、第２増幅トランジスタ２２Ｂ、第２アドレストランジスタ２４Ｂ及び第２リセットトランジスタ２６Ｂのゲート絶縁膜を構成する。

　第１リセットトランジスタ２６Ａは、ソース及びドレインの一方として、不純物領域６６ｎを含む。第１リセットトランジスタ２６Ａは、ソース及びドレインの他方として、不純物領域６８ａｎを含む。第１リセットトランジスタ２６Ａは、絶縁層８０と、ゲート電極２６Ａｅと、を含む。ゲート電極２６Ａｅは、絶縁層８０上に設けられている。

　保護トランジスタである第１トランジスタ２９は、ソース及びドレインの一方として、不純物領域６６ｎを含む。第１トランジスタ２９は、ソース及びドレインの他方として、不純物領域６７ｎを含む。第１トランジスタ２９は、絶縁層８０と、ゲート電極２９ｅと、を含む。ゲート電極２９ｅは、絶縁層８０上に設けられている。

　不純物領域６６ｎは、第１電荷蓄積部ＦＤ１でもある。不純物領域６７ｎは、第３電荷蓄積部ＦＤ３でもある。

　第２リセットトランジスタ２６Ｂは、ソース及びドレインの一方として、不純物領域７１ｐを含む。第２リセットトランジスタ２６Ｂは、ソース及びドレインの他方として、不純物領域７２ａｐを含む。第２リセットトランジスタ２６Ｂは、絶縁層８０と、ゲート電極２６Ｂｅと、を含む。ゲート電極２６Ｂｅは、絶縁層８０上に設けられている。

　不純物領域７１ｐは、第２電荷蓄積部ＦＤ２でもある。

　不純物領域６６ｎ、６７ｎ、６８ａｎ及び６８ｂｎは、Ｎ型不純物領域である。不純物領域７１ｐ及び７２ａｐは、Ｐ型不純物領域である。

　不純物領域６６ｎは、第１ウェル領域６５ｐ内に配置されている。不純物領域６６ｎは、第１領域６６ａ及び第２領域６６ｂを含む。第２領域６６ｂは、第１領域６６ａ内に設けられている。第２領域６６ｂは、第１領域６６ａよりも高い不純物濃度を有する。

　不純物領域６７ｎは、第１ウェル領域６５ｐ内に配置されている。不純物領域６７ｎは、第１領域６７ａ及び第２領域６７ｂを含む。第２領域６７ｂは、第１領域６７ａ内に設けられている。第２領域６７ｂは、第１領域６７ａよりも高い不純物濃度を有する。

　不純物領域７１ｐは、第２ウェル領域６５ｎ内に配置されている。不純物領域７１ｐは、第１領域７１ａ及び第２領域７１ｂを含む。第２領域７１ｂは、第１領域７１ａ内に設けられている。第２領域７１ｂは、第１領域７１ａよりも高い不純物濃度を有する。

　不純物領域６８ａｎは、第１ウェル領域６５ｐ内に配置されている。不純物領域６８ｂｎは、第２ウェル領域６５ｎ内に配置されている。不純物領域７２ａｐは、第２ウェル領域６５ｎ内に配置されている。

　不純物領域６８ｂｎは、第２ウェル領域６５ｎのウェルコンタクト領域を構成する。不純物領域６８ｂｎに電位を印加することにより、第２ウェル領域６５ｎの電位を調整することができる。図５では図示を省略するが、第１ウェル領域６５ｐのウェルコンタクト領域を構成する不純物領域６８ｃｐも存在する。不純物領域６８ｃｐは、Ｐ型の不純物領域である。不純物領域６８ｃｐに電位を印加することにより、第１ウェル領域６５ｐの電位を調整することができる。

　不純物領域６６ｎ、６７ｎ及び７１ｐと同様、不純物領域６８ａｎは、第１領域と、第１領域よりも高い不純物濃度を有する第２領域と、を有する。この点は、不純物領域７２ａｐ、６８ｂｎ及び６８ｃｐについても同様である。

　第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１リセットトランジスタ２６Ａ、第１トランジスタ２９、第２増幅トランジスタ２２Ｂ及び第２アドレストランジスタ２４Ｂは、ＮＭＯＳである。一方、第２リセットトランジスタ２６Ｂは、ＰＭＯＳである。

　素子分離領域６９は、ＰＭＯＳである第２リセットトランジスタ２６Ｂを、ＮＭＯＳである第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１リセットトランジスタ２６Ａ、第１トランジスタ２９、第２増幅トランジスタ２２Ｂ及び第２アドレストランジスタ２４Ｂから電気的に分離している。本実施形態では、素子分離領域６９は、シャロートレンチアイソレーション（ＳＴＩ；Shallow Trench Isolation）構造である。ＳＴＩ構造は、ＳＴＩプロセスによって半導体基板６０に形成されうる。ただし、素子分離領域６９は、注入分離領域であってもよい。

　図４に示すように、素子分離領域６９は、平面視において第１電荷蓄積部ＦＤ１を取り囲んでいる。素子分離領域６９は、平面視において第２電荷蓄積部ＦＤ２を取り囲んでいる。素子分離領域６９は、平面視において第３電荷蓄積部ＦＤ３を取り囲んでいる。

　第１増幅トランジスタ２２Ａのゲート電極２２Ａｅ、第１アドレストランジスタ２４Ａのゲート電極２４Ａｅ、第１リセットトランジスタ２６Ａのゲート電極２６Ａｅ、第１トランジスタ２９のゲート電極２９ｅ、第２増幅トランジスタ２２Ｂのゲート電極２２Ｂｅ及び第２アドレストランジスタ２４Ｂのゲート電極２４Ｂｅは、Ｎ型の不純物をドープしたゲート電極である。一方、第２リセットトランジスタ２６Ｂのゲート電極２６Ｂｅは、Ｐ型の不純物をドープしたゲート電極である。

　層間絶縁層９０は、複数の絶縁層９０ａ、９０ｂ、９０ｃ及び絶縁層９０ｄを含む。層間絶縁層９０に含まれる絶縁層の数は、特に限定されない。

　複数のプラグｃｐ、複数のコンタクトプラグｃｐｎ及び複数のコンタクトプラグｃｐｐは、絶縁層９０ａ内に配置されている。

　プラグｃｐ、コンタクトプラグｃｐｎ及び不純物領域６８ａｎは、この順に電気的に接続されている。プラグｃｐ、コンタクトプラグｃｐｐ及び不純物領域７２ａｐは、この順に電気的に接続されている。プラグｃｐ、コンタクトプラグｃｐｎ及び不純物領域６８ｂｎは、この順に電気的に接続されている。具体的には、これらのコンタクトプラグｃｐｎ又はｃｐｐの接続先は、不純物領域の第２領域である。

　プラグｃｐ、コンタクトプラグｃｐｎ及びゲート電極２６Ａｅは、この順に電気的に接続されている。プラグｃｐ、コンタクトプラグｃｐｎ及びゲート電極２９ｅは、この順に電気的に接続されている。プラグｃｐ、コンタクトプラグｃｐｐ及びゲート電極２６Ｂｅは、この順に電気的に接続されている。

　画素電極１２ａ、プラグｃｐ、コンタクトプラグｃｐｎ及び不純物領域６６ｎは、この順に電気的に接続されている。このため、画素電極１２ａで収集された電荷は、プラグｃｐ及びコンタクトプラグｃｐｎをこの順に介して不純物領域６６ｎに伝達される。具体的には、このコンタクトプラグｃｐｎの接続先は、不純物領域６６ｎの第２領域６６ｂである。

　不純物領域６７ｎ、コンタクトプラグｃｐｎ、プラグｃｐ、配線ｗｒ、プラグｃｐ、コンタクトプラグｃｐｐ及び不純物領域７１ｐは、この順に電気的に接続されている。具体的には、不純物領域６７ｎの第２領域６７ｂ、コンタクトプラグｃｐｎ、プラグｃｐ、配線ｗｒ、プラグｃｐ、コンタクトプラグｃｐｐ及び不純物領域７１ｐの第２領域７１ｂは、この順に電気的に接続されている。導電型が互いに反対であるコンタクトプラグｃｐｎ及びｃｐｐの間に金属又は金属化合物のプラグｃｐが介在することにより、ＰＮ接合の形成が回避されている。なお、例えばコンタクトプラグｃｐｎ及びｃｐｐの接合部をシリサイド化することにより、ＰＮ接合の形成を回避しつつコンタクトプラグｃｐｎ及びｃｐｐを直結することも可能である。

　なお、図５では図示が省略されているが、実際には、絶縁層８０は、半導体基板６０上の領域のうち、トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ、２４Ｂ及び２６Ｂのゲート電極の下以外の領域にも設けられている。具体的には、絶縁層８０は、半導体基板６０上の、ゲート電極の下の領域と、ゲート電極の下以外の領域とにおいて、膜状に拡がっている。

　また、トランジスタ２２Ａ、２４Ａ、２６Ａ、２９、２２Ｂ、２４Ｂ及び２６Ｂのゲート電極上には、絶縁層８５が設けられている。具体的には、絶縁層８５は、絶縁層８０のうち上記のゲート電極の下以外の領域で拡がる部分上と、上記ゲート電極上とにおいて、膜状に拡がっている。

　コンタクトプラグｃｐｎは、コンタクトホールを通って不純物領域６８ａｎに接続されている。コンタクトプラグｃｐｐは、コンタクトホールを通って不純物領域７２ａｐに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って不純物領域６８ｂｎに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通ってゲート電極２６Ａｅに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通ってゲート電極２９ｅに接続されている。コンタクトプラグｃｐｐは、コンタクトホールを通ってゲート電極２６Ｂｅに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って不純物領域６６ｎに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って不純物領域６７ｎに接続されている。コンタクトプラグｃｐｐは、コンタクトホールを通って不純物領域７１ｐに接続されている。

　図５には描かれていないコンタクトプラグｃｐｎも存在する。コンタクトプラグｃｐｎは、コンタクトホールを通って第１増幅トランジスタ２２Ａのゲート電極２２Ａｅに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って第２増幅トランジスタ２２Ｂのゲート電極２２Ｂｅに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って第１アドレストランジスタ２４Ａのゲート電極２４Ａｅに接続されている。コンタクトプラグｃｐｎは、コンタクトホールを通って第２アドレストランジスタ２４Ｂのゲート電極２４Ｂｅに接続されている。

　不純物領域６８ａｎ、７２ａｐ、６８ｂｎ、６６ｎ、６７ｎ及び７１ｐに接続されるコンタクトプラグｃｐｎ又はｃｐｐが通る各コンタクトホールは、絶縁層８０及び８５を貫通するように設けられている。ゲート電極２６Ａｅ、２９ｅ、２６Ｂｅ、２２Ａｅ、２２Ｂｅ、２４Ａｅ及び２４Ｂｅに接続されるコンタクトプラグｃｐｎ又はｃｐｐが通る各コンタクトホールは、絶縁層８５を貫通するように設けられている。

　図４において、不純物領域６６ｎすなわち第１電荷蓄積部ＦＤ１に接続されるコンタクトプラグｃｐｎが通る第１コンタクトホールｈ１が示されている。不純物領域７１ｐすなわち第２電荷蓄積部ＦＤ２に接続されるコンタクトプラグｃｐｐが通る第２コンタクトホールｈ２が示されている。ゲート電極２２Ａｅに接続されるコンタクトプラグｃｐｎが通る第３コンタクトホールｈ３が示されている。不純物領域６８ａｎに接続されるコンタクトプラグｃｐｎが通る第４コンタクトホールｈ４が示されている。ゲート電極２６Ａｅに接続されるコンタクトプラグｃｐｎが通る第５コンタクトホールｈ５が示されている。

　図６は、第１の実施形態に係る第１リセットトランジスタ２６Ａ及びその周辺の構造を模式的に示す断面図である。図６に示すように、不純物領域６６ｎに接続されるコンタクトプラグｃｐｎが通る第１コンタクトホールｈ１は、絶縁層８０及び８５を貫通するように設けられている。不純物領域６８ａｎに接続されるコンタクトプラグｃｐｎが通る第４コンタクトホールｈ４は、絶縁層８０及び８５を貫通するように設けられている。不純物領域７２ａｐ、６８ｂｎ、６７ｎ及び７１ｐに接続されるコンタクトプラグｃｐｎ又はｃｐｐが通る各コンタクトホールについても同様に、絶縁層８０及び８５を貫通するように設けられている。

　図６に示すように、ゲート電極２６Ａｅに接続されるコンタクトプラグｃｐｎが通る第５コンタクトホールｈ５は、絶縁層８５を貫通するように設けられている。ゲート電極２９ｅ、２６Ｂｅ、２２Ａｅ、２２Ｂｅ、２４Ａｅ及び２４Ｂｅに接続されるコンタクトプラグｃｐｎ又はｃｐｐが通る各コンタクトホールについても同様に、絶縁層８５を貫通するように設けられている。

　以下、図７及び図８を参照しつつ、本実施の形態の第１電荷蓄積部ＦＤ１の電位の変化について説明する。図７は、第１の実施形態に係る画素１０Ａを模式的に示す断面図である。図７において、光電変換部１２上に配置されたマイクロレンズ１３が示されている。図７では、Ｐ型半導体領域６１ｐ、素子分離領域６９等の図示は省略されている。図８は、第１の実施形態に係る、撮像装置１００の露光時間と第１電荷蓄積部ＦＤ１の電位との関係を模式的に示すグラフである。

　図７において、不純物領域６８ｃｐは、第１ウェル領域６５ｐのウェルコンタクト領域を構成する。不純物領域６８ｃｐには、第１バイアス電位Ｖ_subが印加される。第１バイアス電位Ｖ_subは、例えば、０Ｖである。

　図７において、不純物領域６８ｂｎは、第２ウェル領域６５ｎのウェルコンタクト領域を構成する。不純物領域６８ｂｎには、第２バイアス電位Ｖ_NWが印加される。第２バイアス電位Ｖ_NWは、例えば、３．３Ｖである。

　撮像装置１００の露光中における第１電荷蓄積部ＦＤ１について、図８を参照しながら説明する。第１電荷蓄積部ＦＤ１の電位は、第１リセットトランジスタ２６Ａを用いたリセット動作により、リセット電位Ｖ_RESにリセットされる。その後、露光が進行すると、第１電荷蓄積部ＦＤ１における電荷の蓄積が進行し、第１電荷蓄積部ＦＤ１の電位が上昇する。

　第１電荷蓄積部ＦＤ１の電位が閾値電位Ｖ_OFに達したときに、保護トランジスタである第１トランジスタ２９のソース・ドレイン間電圧が閾値電圧となり、第１トランジスタ２９がオンとなる（ターンオン）。これにより、第１電荷蓄積部ＦＤ１は、第２電荷蓄積部ＦＤ２、第３電荷蓄積部ＦＤ３及び容量素子３０と電気的に接続され、これらと協働して電荷を蓄積するようになる。換言すると、ターンオン前に比べ、ターンオン後は、電荷蓄積ノードの容量値は大きい。このため、ターンオン前に比べ、ターンオン後は、露光時間に対する第１電荷蓄積部ＦＤ１の電位の変化の傾きは、小さくなる。

　ターンオン後も、第１電荷蓄積部ＦＤ１の電位は上昇する。第１電荷蓄積部ＦＤ１に電気的に接続された状態にある第２電荷蓄積部ＦＤ２の電位も同様である。第２電荷蓄積部ＦＤ２の電位がクリッピング電位Ｖ_CLIPに達すると、第２電荷蓄積部ＦＤ２とＮウェル領域である第２ウェル領域６５ｎとの間のＰＮ接合に順方向バイアス電圧がかかるようになり、第２電荷蓄積部ＦＤ２から第２ウェル領域６５ｎへと電荷が排出される。これにより、第１電荷蓄積部ＦＤ１の電位の上昇は停止する。クリッピング電位Ｖ_CLIPは、第２バイアス電位Ｖ_NWに依存する電位である。

　第２バイアス電位Ｖ_NW及びクリッピング電位Ｖ_CLIPの関係について、説明する。第２ウェル領域６５ｎ及び第２電荷蓄積部ＦＤ２の間には、ＰＮ接合が構成されている。このＰＮ接合のビルトインポテンシャルＶ_biにより、クリッピング電位Ｖ_CLIPは第２バイアス電位Ｖ_NWからずれる。ビルトインポテンシャルＶ_biは、第２ウェル領域６５ｎの不純物濃度及び第２電荷蓄積部ＦＤ２の不純物濃度に応じた値をとる。図示の例では、クリッピング電位Ｖ_CLIPは、第２バイアス電位Ｖ_NW及びビルトインポテンシャルＶ_biの合計である。厳密には、電荷の生成に伴い第２電荷蓄積部ＦＤ２の電位が第２バイアス電位Ｖ_NW付近の電位となったときからＰＮ接合電流すなわち順バイアス方向の電流が流れ始め、その後該電流が徐々に大きくなる。典型例では、第２バイアス電位Ｖ_NW及びクリッピング電位Ｖ_CLIPは、概ね等しい。

　図７及び図８を参照した説明から理解されるように、本実施の形態に係る撮像装置１００では、暗いシーンにおいて、電荷蓄積ノードの容量値は小さい。このため、暗いシーンにおける高感度の撮像が可能である。一方、明るいシーンにおいて、電荷蓄積ノードの容量値は大きい。このため、明るいシーンにおいて高飽和の撮像が可能である。このような理由で、本実施の形態によれば、広ダイナミックレンジの撮像装置１００を実現できる。

　また、本実施の形態では、第１電荷蓄積部ＦＤ１とＰウェル領域である第１ウェル領域６５ｐの間のＰＮ接合に印加される逆方向バイアス電圧は、第１電荷蓄積部ＦＤ１の電荷の蓄積が進行していないときほど小さい。このため、第１電荷蓄積部ＦＤ１のリーク電流は、第１電荷蓄積部ＦＤ１の電荷の蓄積が進行していないときほど小さい。この特性は、暗いシーンにおいて高感度の撮像を行う観点から有利である。ひいては、この特性は、広ダイナミックレンジの撮像装置１００の実現に寄与しうる。

　さらに、本実施の形態では、第１電荷蓄積部ＦＤ１の電位が制限電位Ｖ_LIMを超えて変化することが防止される。このことは、明るいシーンにおける電荷蓄積ノードの大きい容量値と相俟って、大光量が入射しても故障し難い撮像装置１００を実現することを可能にする。

　第１電荷蓄積部ＦＤ１の電位及び第２電荷蓄積部ＦＤ２の電位の関係について、説明する。

　保護トランジスタである第１トランジスタ２９がオンであるとき、第１トランジスタ２９のソース・ドレイン間には、電荷が通るチャネルが形成される。このチャネルの抵抗は、チャネル抵抗と称されうる。また、ＲＣ時定数により、第１電荷蓄積部ＦＤ１の電位の変化に対して第２電荷蓄積部ＦＤ２の電位は遅延して変化しうる。このように、厳密には、チャネル抵抗及び遅延の存在により、第１電荷蓄積部ＦＤ１の電位及び第２電荷蓄積部ＦＤ２の電位の間には差が生じうる。チャネル抵抗をゼロとみなせば、ＲＣ時定数に対して十分な時間が経過した後には、第１電荷蓄積部ＦＤ１の電位及び第２電荷蓄積部ＦＤ２の電位は等しいと扱われうる。

　また、厳密には、第１電荷蓄積部ＦＤ１に関する制限電位Ｖ_LIMと第２電荷蓄積部ＦＤ２に関するクリッピング電位Ｖ_CLIPとの間には、チャネル抵抗に由来する差が生じうる。チャネル抵抗をゼロとみなせば、この差はゼロと扱われうる。

　以下、第１トランジスタ２９、第１ウェル領域６５ｐ、第２ウェル領域６５ｎ、第１不純物領域、第２不純物領域、第１導電型、第２導電型等、第１バイアス電位Ｖ_sub及び第２バイアス電位Ｖ_NWという用語を用いて、本実施の形態についてさらに説明する。第１トランジスタ２９は、保護トランジスタに対応する。第１ウェル領域６５ｐは、Ｐウェル領域に対応する。第２ウェル領域６５ｎは、Ｎウェル領域に対応する。第１不純物領域は、第１電荷蓄積部ＦＤ１に対応する。第２不純物領域は、第２電荷蓄積部ＦＤ２に対応する。第１導電型及び第２導電型は、互い異なる導電型である。詳細には、第１導電型及び第２導電型は、互いに反対の極性の導電型である。上記の例では、第１導電型は、Ｎ型である。第２導電型は、Ｐ型である。第１バイアス電位Ｖ_sub及び第２バイアス電位Ｖ_NWは、互い異なる電位である。なお、共通した符号の使用は、本開示を限定的に解釈する意図で行ったものではない。

　本実施の形態では、撮像装置１００は、半導体基板６０を備える。半導体基板６０には、第１トランジスタ２９が設けられている。半導体基板６０は、第１ウェル領域６５ｐ、第２ウェル領域６５ｎ、第１電荷蓄積部ＦＤ１である第１不純物領域及び第２電荷蓄積部ＦＤ２である第２不純物領域を有する。第１ウェル領域６５ｐは、第２導電型の領域である。第２ウェル領域６５ｎは、第１導電型の領域である。第１不純物領域は、第１ウェル領域６５ｐ内に位置する。第１不純物領域は、第１トランジスタ２９のソース及びドレインの一方である。第１不純物領域は、光電変換により生成された電荷を保持する。第１不純物領域は、第１トランジスタ２９のゲート電極２９ｅに電気的に接続されている。第１不純物領域は、第１導電型の不純物領域である。第２不純物領域は、第２ウェル領域６５ｎ内に位置する。第２不純物領域は、第１トランジスタ２９のソース及びドレインの他方に電気的に接続されている。第２不純物領域は、第２導電型の領域である。この構成は、大光量が入射しても故障し難くかつ広ダイナミックレンジの撮像装置１００を実現することに適している。また、この構成によれば、外部からの制御信号によらずとも、第１トランジスタ２９のオンオフにより、高い感度を重視するのか高飽和を重視するのかを切り替えることができる。また、この構成によれば、撮像装置１００が複数の画素を有する場合であっても、高い感度を重視するのか高飽和を重視するのかを画素１０Ａ毎に切り替えることができる。

　本実施の形態では、第１ウェル領域６５ｐには、第１バイアス電位Ｖ_subが印加される。第２ウェル領域６５ｎには、第２バイアス電位Ｖ_NWが印加される。第１ウェル領域６５ｐへの第１バイアス電位Ｖ_subの印加は、第１ウェル領域６５ｐの電位を安定させうる。第２ウェル領域６５ｎへの第２バイアス電位Ｖ_NWの印加は、第２ウェル領域６５ｎの電位を安定させうる。また、第２ウェル領域６５ｎへの第２バイアス電位Ｖ_NWの印加により、光電変換による電荷の生成に伴う第２不純物領域の電位の変化が停止されるときの電位を調整できる。

　本実施の形態では、第１電荷蓄積部ＦＤ１である第１不純物領域の電位が閾値電位Ｖ_OFに達したときに、第１トランジスタ２９がオンとなる。閾値電位Ｖ_OFは、第１バイアス電位Ｖ_sub及び第２バイアス電位Ｖ_NWの一方よりも大きく、かつ、第１バイアス電位Ｖ_sub及び第２バイアス電位Ｖ_NWの他方よりも小さい。一具体例では、閾値電位Ｖ_OFは、第１バイアス電位Ｖ_subよりも大きく、かつ、第２バイアス電位Ｖ_NWよりも小さい。ただし、閾値電位Ｖ_OFは、第１バイアス電位Ｖ_subよりも小さく、かつ、第２バイアス電位Ｖ_NWよりも大きくてもよい。

　本実施の形態では、第２電荷蓄積部ＦＤ２である第２不純物領域の電位は、電荷の生成に伴って変化しうる。そして、第２不純物領域の電位が第２バイアス電位Ｖ_NWに応じた電位となったときに、第２不純物領域の電位の変化が停止されうる。

　第２バイアス電位Ｖ_NWに応じた電位は、クリッピング電位Ｖ_CLIPでありうる。

　典型例では、第１トランジスタ２９がオンであるときには、第１電荷蓄積部ＦＤ１である第１不純物領域と第２電荷蓄積部ＦＤ２である第２不純物領域とは、電気的に接続される。第２ウェル領域６５ｎに第２バイアス電位Ｖ_NWが印加されることにより、光電変換による電荷の生成に伴う第１不純物領域の電位の変化が停止されるときの電位を調整できる。この典型例では、第１不純物領域の電位は、電荷の生成に伴って変化しうる。そして、第１不純物領域の電位が第２バイアス電位Ｖ_NWに応じた電位となったときに、第１不純物領域の電位の変化が停止されうる。

　本実施の形態では、撮像装置１００は、第１ウェルコンタクト領域である不純物領域６８ｃｐを備える。第１ウェルコンタクト領域は、第２導電型の領域である。第１ウェルコンタクト領域は、第１ウェル領域６５ｐ内に位置する。第１ウェルコンタクト領域には、第１バイアス電位Ｖ_subが印加される。こうして、第１ウェルコンタクト領域を介して第１ウェル領域６５ｐに第１バイアス電位Ｖ_subが印加されうる。このようにすれば、第１ウェル領域６５ｐの電位を安定させることができる。

　本実施の形態では、撮像装置１００は、第２ウェルコンタクト領域である不純物領域６８ｂｎを備える。第２ウェルコンタクト領域は、第１導電型の領域である。第２ウェルコンタクト領域は、第２ウェル領域６５ｎ内に位置する。第２ウェルコンタクト領域には、第２バイアス電位Ｖ_NWが印加される。こうして、第２ウェルコンタクト領域を介して第２ウェル領域６５ｎに第２バイアス電位Ｖ_NWが印加されうる。このようにすれば、第２ウェル領域６５ｎの電位を安定させることができる。また、このようにすれば、光電変換による電荷の生成に伴う第２電荷蓄積部ＦＤ２である第２不純物領域の電位の変化が停止されるときの電位を調整できる。

　図４に示すように、本実施の形態では、撮像装置１００は、コンタクトプラグｃｐｎである第１コンタクトプラグ、第１コンタクトホールｈ１、コンタクトプラグｃｐｐである第２コンタクトプラグ、第２コンタクトホール、コンタクトプラグｃｐｎである第３コンタクトプラグ及び第３コンタクトホールｈ３を備える。半導体基板６０には、第１増幅トランジスタ２２Ａが設けられている。第１増幅トランジスタ２２Ａは、第１電荷蓄積部ＦＤ１である第１不純物領域の電位に応じた電気信号を出力する。典型的には、第１増幅トランジスタ２２Ａのソース及びドレインは、第１導電型の不純物領域であり、第１ウェル領域６５ｐに位置している。第１コンタクトプラグは、第１コンタクトホールを通って第１不純物領域に接続されている。第２コンタクトプラグは、第２コンタクトホールを通って第２不純物領域に接続されている。第３コンタクトプラグは、第３コンタクトホールを通って第１増幅トランジスタ２２Ａのゲート電極２２Ａｅに接続されている。

　ここで、平面視における第２ウェル領域６５ｎと第１コンタクトホールｈ１との間の距離を、距離Ｌ１と定義する。平面視における第１ウェル領域６５ｐと第２コンタクトホールｈ２との間の距離を、距離Ｌ２と定義する。平面視における第２ウェル領域６５ｎと第３コンタクトホールｈ３との間の距離を、距離Ｌ３と定義する。なお、図４等では、スペースの都合で、第３コンタクトホールｈ３から離れた位置に符号Ｌ３及び対応する矢印を示している。この点は、符号Ｌ６についても同様である。

　典型例に係る距離Ｌ１、Ｌ２及びＬ３について説明する。典型例では、第１ウェル領域６５ｐ及び第２ウェル領域６５ｎの間にＰＮ接合が構成されている。距離Ｌ１は、平面視における、このＰＮ接合と第１コンタクトホールｈ１との間の距離である。距離Ｌ２は、平面視における、このＰＮ接合と第２コンタクトホールｈ２との間の距離である。距離Ｌ３は、平面視における、このＰＮ接合と第３コンタクトホールｈ３との間の距離である。

　本実施の形態では、半導体基板６０には、素子分離領域６９が設けられている。素子分離領域６９は、ＳＴＩ構造である。

　ここで、平面視における素子分離領域６９と第１コンタクトホールｈ１との間の距離を、距離Ｌ４と定義する。平面視における素子分離領域６９と第２コンタクトホールｈ２との間の距離を、距離Ｌ５と定義する。平面視における素子分離領域６９と第３コンタクトホールｈ３との間の距離を、距離Ｌ６と定義する。

　本実施の形態では、距離Ｌ１は、距離Ｌ２よりも大きい。この構成は、小型かつ高画質の撮像装置１００を実現する観点から合理的である。具体的には、小型の画素１０Ａを実現する観点からは、距離Ｌ１及び距離Ｌ２の合計を小さくすることが考えられる。一方、第１電荷蓄積部ＦＤ１である第１不純物領域における第２ウェル領域６５ｎ由来のリーク電流を抑制する観点からは、距離Ｌ１を大きくすることが考えられる。第２電荷蓄積部ＦＤ２である第２不純物領域における第１ウェル領域６５ｐ由来のリーク電流を抑制する観点からは、距離Ｌ２は大きくすることが考えられる。ただし、第２不純物領域におけるリーク電流が画質に反映されるのは、第１トランジスタ２９がオンであり第１不純物領域及び第２不純物領域が電気的に接続されているときである。このときは、電荷蓄積ノードの容量値が大きいため、リーク電流の影響が画質に現れ難い。また、第１トランジスタ２９がオンであるときには、ショットノイズが顕在化する程度の電荷が第１不純物領域に蓄積されており、ショットノイズによって第２不純物領域のリーク電流に由来するノイズが隠されることもありうる。これらの理由で、第２不純物領域における第１ウェル領域６５ｐ由来のリーク電流は、第１不純物領域における第２ウェル領域６５ｎ由来のリーク電流に比べ、画質に影響し難い。以上を考慮すると、この構成は、小型かつ高画質の撮像装置１００を実現する観点から合理的である。

　本実施の形態では、距離Ｌ４は、距離Ｌ５よりも大きい。この構成もまた、小型かつ高画質の撮像装置１００を実現する観点から合理的である。なお、平面視におけるＳＴＩ構造からの距離を確保することにより、ＳＴＩ構造の欠陥層に由来するリーク電流を抑制しうる。

　本実施の形態では、距離Ｌ１は、距離Ｌ３よりも大きい。この構成は、高画質の撮像装置１００を実現する観点から有利である。具体的には、この構成によれば、距離Ｌ１を大きくし易い。このため、第１電荷蓄積部ＦＤ１である第１不純物領域における第２ウェル領域６５ｎ由来のリーク電流を抑制し易い。具体的には、第２ウェル領域６５ｎからの不純物が第１不純物領域に拡散したり、第２ウェル領域６５ｎにおけるトランジスタ等の素子で発生する寄生キャリアが第１不純物領域に流入したりすることを抑制し易い。

　距離Ｌ４は、距離Ｌ６よりも大きくてもよい。この構成もまた、高画質の撮像装置１００を実現する観点から有利である。

　図９は、互いに隣接する２つの画素１０Ａにおける各素子のレイアウトの一例を示す模式的な平面図である。２つの画素１０Ａの一方は第１画素１０Ａ１であり、他方は第２画素１０Ａ２である。

　図９の例では、第１画素１０Ａ１及び第２画素１０Ａ２は、それぞれ、第１ウェル領域６５ｐ、第２ウェル領域６５ｎ、第１トランジスタ２９、第２電荷蓄積部ＦＤ２である第２不純物領域、コンタクトプラグｃｐｎである第１コンタクトプラグ、第１コンタクトホールｈ１、コンタクトプラグｃｐｎである第３コンタクトプラグ、第３コンタクトホールｈ３及び第１増幅トランジスタ２２Ａを備える。平面視において、第１画素１０Ａ１から第２画素１０Ａ２に向かう方向に沿って順に、第１画素１０Ａ１の第２ウェル領域６５ｎ、第１画素１０Ａ１の第１ウェル領域６５ｐ、第２画素１０Ａ２の第１ウェル領域６５ｐ及び第２画素１０Ａ２の第２ウェル領域６５ｎがこの順に並んでいる。この構成は、高画質の撮像装置１００を実現する観点から有利である。具体的には、この構成によれば、第１画素１０Ａ１の第１電荷蓄積部ＦＤ１である第１不純物領域と第２画素１０Ａ２の第２ウェル領域６５ｎとの間の距離を確保し易い。このため、この構成は、第１画素１０Ａ１の第１不純物領域における第２画素１０Ａ２の第２ウェル領域６５ｎ由来のリーク電流を抑制する観点から有利である。また、この構成によれば、第２画素１０Ａ２の第１不純物領域と第１画素１０Ａ１の第２ウェル領域６５ｎとの間の距離を確保し易い。このため、この構成は、第２画素１０Ａ２の第１不純物領域における第１画素１０Ａ１の第２ウェル領域６５ｎ由来のリーク電流を抑制する観点から有利である。

　具体的には、図９の例では、第２画素１０Ａ２は、第１画素１０Ａ１をフリップさせたものである。図９の第１画素１０Ａ１は、図４の画素１０Ａに対応する。図９の第２画素１０Ａ２は、図４の画素１０Ａをフリップさせたものに対応する。

　本実施の形態では、撮像装置１００は、容量素子３０を備える。容量素子３０は、第２電荷蓄積部ＦＤ２である第２不純物領域に電気的に接続されている。この構成は、広ダイナミックレンジの撮像装置１００を実現することに適している。

　本実施の形態では、容量素子３０は、ＭＩＭ容量である。この構成は、広ダイナミックレンジの撮像装置１００を実現することに適している。

　平面視において、容量素子３０は、第１コンタクトホールｈ１及び第２コンタクトホールｈ２からなる群より選択される少なくとも１つと重複していてもよい。この構成に係る容量素子３０は、第１電荷蓄積部ＦＤ１である第１不純物領域及び第２電荷蓄積部ＦＤ２である第２不純物領域からなる群より選択される少なくとも１つへの光入射を抑制しうる。このため、この構成は、高画質の撮像装置１００を実現する観点から有利である。

　図５の例では、容量素子３０は、絶縁層９０ａに配置されている。ただし、容量素子３０は、絶縁層９０ａから９０ｄから選択される少なくとも一つの層に配置されうる。容量素子３０が金属又は金属化合物を有する場合、上記の光入射抑制効果は現れ易い。例えば、容量素子３０がＭＩＭ容量である場合が、そのような場合に該当する。

　第１の例では、平面視において、容量素子３０は、第１コンタクトホールｈ１及び第２コンタクトホールｈ２の両方と重複している。第１の例によれば、第１電荷蓄積部ＦＤ１である第１不純物領域及び第２電荷蓄積部ＦＤ２である第２不純物領域の両方への光入射を抑制しうる。ただし、平面視において、容量素子３０は、第１コンタクトホールｈ１及び第２コンタクトホールｈ２の一方のみと重複していてもよい。第２の例では、平面視において、容量素子３０は、第１コンタクトホールｈ１と重複しており、一方、第２コンタクトホールｈ２とは重複していない。上述の説明から理解されるように、第１不純物領域のリーク電流は、第２不純物領域のリーク電流に比べ、画質に影響し易い。第２の例によれば、容量素子３０を配置するスペースが限られている等といった制約がある場合に、その制約を満たしつつリーク電流の画質への影響を抑えることができる。なお、平面視において、容量素子３０は、第１コンタクトホールｈ１と重複しておらず、一方、第２コンタクトホールｈ２とは重複しているという第３の例も採用可能である。

　本実施の形態では、撮像装置１００は、第１リセットトランジスタ２６Ａを備える。第１リセットトランジスタ２６Ａは、第１電荷蓄積部ＦＤ１である第１不純物領域の電位をリセット電位Ｖ_RESにリセットする。第１トランジスタ２９は、第１不純物領域の電位が閾値電位Ｖ_OFとなったときにオンとなる。第２ウェル領域６５ｎには、第２バイアス電位Ｖ_NWが印加される。第１不純物領域の電位が第２バイアス電位Ｖ_NWに応じた電位となったときに、第１不純物領域の電位の変化が停止される。

　リセット電位Ｖ_RESと閾値電位Ｖ_OFの差は、閾値電位Ｖ_OFと第２バイアス電位Ｖ_NWの差よりも小さくてもよい。この構成は、広ダイナミックレンジの撮像装置１００を実現することに適している。具体的には、典型的には、高感度を重視するべき低光量の領域は、さほど広くない。この構成によれば、第１トランジスタ２９がオフであり高感度が重視される低光量の領域を適度に狭くすることによって、第１トランジスタ２９がオンである光量の領域を広げることができる。これにより、撮像装置１００の飽和レベルを高めることができる。これにより、広ダイナミックレンジの撮像装置１００が実現されうる。リセット電位Ｖ_RESと閾値電位Ｖ_OFの差は、閾値電位Ｖ_OFと第２バイアス電位Ｖ_NWの差の３０％以下であってもよい。

　リセット電位Ｖ_RESと閾値電位Ｖ_OFの差は、閾値電位Ｖ_OFと第２バイアス電位Ｖ_NWの差の１０％よりも大きくてもよい。この構成は、第２電荷蓄積部ＦＤ２である第２不純物領域由来のノイズにより撮像装置１００の画質が低下する事態を回避することに適している。具体的には、典型的には、第２不純物領域と第２ウェル６５ｎの間のＰＮ接合に印加される逆方向バイアス電圧は、第２電荷蓄積部ＦＤ２の電荷の蓄積が進行していないときほど大きい。このため、第２不純物領域のリーク電流は、第２不純物領域の電荷の蓄積が進行していないときほど大きい。このため、第２不純物領域のリーク電流が画質に反映され易いのは、第１トランジスタ２９のオンとなった直後である。しかし、この構成によれば、第１トランジスタ２９がオンとなるときには、ショットノイズが顕在化する程度の電荷が第１電荷蓄積部ＦＤ１である第１不純物領域に蓄積されており、ショットノイズによって第２電荷蓄積部ＦＤ２である第２不純物領域のリーク電流に由来するノイズが隠され易い。リセット電位Ｖ_RESと閾値電位Ｖ_OFの差は、閾値電位Ｖ_OFと第２バイアス電位Ｖ_NWの差の１２％よりも大きくてもよい。

　一数値例では、リセット電位Ｖ_RESは、０Ｖである。閾値電位Ｖ_OFは、０．５Ｖである。第２バイアス電位Ｖ_NWは、３．３Ｖである。リセット電位Ｖ_RESと閾値電位Ｖ_OFの差は、閾値電位Ｖ_OFと第２バイアス電位Ｖ_NWの差の約１８％である。

　なお、閾値電位Ｖ_OFの調整は、第１トランジスタ２９の閾値電圧の調整、第２電荷蓄積部ＦＤ２である第２不純物領域のリセット電位の調整等を通じて行うことができる。

　本実施の形態では、撮像装置１００は、光電変換部１２を備える。光電変換部１２は、対向電極１２ｃ、画素電極１２ａ及び光電変換層１２ｂを有する。光電変換層１２ｂは、対向電極１２ｃ及び画素電極１２ａの間に配置されている。光電変換層１２ｂは、電荷を生成する。画素電極１２ａから第１電荷蓄積部ＦＤ１である第１不純物領域に電荷が導かれる。撮像装置１００では、第１画素１０Ａが構成されている。第１画素１０Ａは、光電変換部１２、第１トランジスタ２９、第２電荷蓄積部ＦＤ２である第２不純物領域、第１ウェル領域６５ｐ及び第２ウェル領域６５ｎを有する。第１画素１０Ａにおける画素電極１２ａの数は、１つである。この構成は、微細な撮像装置１００を実現することに適している。具体的には、１つの画素に複数の画素電極が存在する場合、撮像装置の特性劣化を避けつつ撮像装置を小型化することは難しい。例えば、１画素２セル方式の撮像装置では、高感度セルに相対的に大きい画素電極を設け、高飽和セルに相対的に小さい画素電極を設け、画素電極の大小比率により感度比を生じさせる。しかし、これらの画素電極の大小比率を維持しつつ撮像装置１００を小型化することは容易ではなく、小型化には限界がある。これに対し、本実施の形態では、第１画素１０Ａにおける画素電極１２ａの数は、１つである。この構成は、画素電極１２ａの加工及び微細化の困難性を緩和し、撮像装置１００の低光量時の感度等の特性劣化を顕在化させることなく撮像装置１００を小型化することを可能にする。

　本実施の形態では、撮像装置１００は、マイクロレンズ１３及び光電変換部１２を備える。マイクロレンズ１３を介して光電変換部１２に光が入射する。光電変換部１２は、電荷を生成する。撮像装置１００では、第１画素１０Ａが構成されている。第１画素１０Ａは、マイクロレンズ１３、光電変換部１２、第１トランジスタ２９、第２電荷蓄積部ＦＤ２である第２不純物領域、第１ウェル領域６５ｐ及び第２ウェル領域６５ｎを有する。第１画素１０Ａにおけるマイクロレンズ１３の凸面の数は、１つである。この構成は、微細な撮像装置１００を実現することに適している。具体的には、１つの画素にマイクロレンズの凸面が複数存在する場合、撮像装置の特性劣化を避けつつ撮像装置１００を小型化することは難しい。例えば、１画素２セル方式の撮像装置では、高感度セルにおいてマイクロレンズの凸面を相対的に大きくし、高飽和セルにおいてマイクロレンズの凸面を相対的に小さくし、凸面の大小比率により感度比を生じさせる。しかし、これらの凸面の大小比率を維持しつつ撮像装置を小型化することは容易ではなく、小型化には限界がある。また、凸面に対して光が斜めに入射する場合、感度が低下する。１画素２セル方式の撮像装置では、撮像装置を小型化すると、高感度セルにおける斜め入射による感度の落ち具合と高飽和セルにおける斜め入射による感度の落ち具合とが揃い難くなる。これに対し、本実施の形態では、第１画素１０Ａにおける画素電極１２ａの数は、１つである。この構成は、マイクロレンズの加工及び微細化の困難性を緩和し、撮像装置１００の上記斜め入射特性等の特性劣化を顕在化させることなく撮像装置１００を小型化することを可能にする。

　本実施の形態では、撮像装置１００の駆動方法は、第１工程、第２工程及び第３工程を含む。第１工程は、第１トランジスタ２９がオフであるときに、光電変換により生じた電荷の蓄積により第１ＰＮ接合に印加される逆方向バイアス電圧が増加する工程である。第２工程は、電荷の蓄積に応答して、第１トランジスタ２９がオンとなる工程である。第３工程は、第１トランジスタ２９がオンであるときに、電荷の蓄積により第２ＰＮ接合に印加される逆方向バイアス電圧が減少して第２ＰＮ接合に順方向バイアス電圧が印加されるに至り、これにより電荷が排出される工程である。この構成は、大光量が入射しても故障し難くかつ広ダイナミックレンジの撮像装置１００を実現することに適している。

　具体的には、第１工程では、第１トランジスタ２９がオフであるときに、撮像装置１００における光電変換により電荷が生じ、電荷が撮像装置１００における第１トランジスタ２９により区画された領域において蓄積されることによって、第１ＰＮ接合に印加される逆方向バイアス電圧が増加する。第２工程では、電荷が上記区画された領域において蓄積されることにより第１トランジスタ２９のソース・ドレイン間電圧が閾値電圧に達することによって、第１トランジスタ２９がオンとなる。第３工程では、第１トランジスタ２９がオンであるときに、撮像装置１００における第１トランジスタ２９を跨ぐ領域において電荷が蓄積されることによって、第２ＰＮ接合に印加される逆方向バイアス電圧が減少して第２ＰＮ接合に順方向バイアス電圧が印加されるに至り、これにより電荷が排出される。

　上記の文脈において、第１ＰＮ接合は、第１電荷蓄積部ＦＤ１である第１不純物領域と第１ウェル領域６５ｐとの間のＰＮ接合でありうる。第２ＰＮ接合は、第２電荷蓄積部ＦＤ２である第２不純物領域と第２ウェル領域６５ｎとの間のＰＮ接合でありうる。

　以下、他のいくつかの実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。

　（第２の実施形態）
　図１０は、第２の実施形態に係る画素１０Ｂにおける各素子のレイアウトの一例を示す模式的な平面図である。第２の実施形態では、平面視において、素子分離領域６９は、第１ウェル領域６５ｐ及び第２ウェル領域６５ｎの間のＰＮ接合に沿って帯状に拡がっている。具体的には、本実施の形態では、素子分離領域６９は、ＳＴＩ構造である。この例では、半導体基板６０の厚さ方向において、素子分離領域６９と支持基板６１との間に、ＰＮ接合が形成されうる。図１０の例では、距離Ｌ１＞距離Ｌ２の大小関係が成立している場合に、距離Ｌ４＞距離Ｌ５の大小関係も成立し易い。また、距離Ｌ１＞距離Ｌ３の大小関係が成立している場合に、距離Ｌ４＞距離Ｌ６の大小関係も成立し易い。

　図１１は、互いに隣接する２つの画素１０Ｂにおける各素子のレイアウトの一例を示す模式的な平面図である。２つの画素１０Ｂの一方は第１画素１０Ｂ１であり、他方は第２画素１０Ｂ２である。

　図１１の例では、第１画素１０Ｂ１及び第２画素１０Ｂ２は、それぞれ、第１ウェル領域６５ｐ、第２ウェル領域６５ｎ、第１トランジスタ２９、第２電荷蓄積部ＦＤ２である第２不純物領域、コンタクトプラグｃｐｎである第１コンタクトプラグ、第１コンタクトホールｈ１、コンタクトプラグｃｐｎである第３コンタクトプラグ、第３コンタクトホールｈ３及び第１増幅トランジスタ２２Ａを備える。平面視において、第１画素１０Ｂ１から第２画素１０Ｂ２に向かう方向に沿って順に、第１画素１０Ｂ１の第２ウェル領域６５ｎ、第１画素１０Ｂ１の第１ウェル領域６５ｐ、第２画素１０Ｂ２の第１ウェル領域６５ｐ及び第２画素１０Ｂ２の第２ウェル領域６５ｎがこの順に並んでいる。

　具体的には、図１１の例では、第２画素１０Ｂ２は、第１画素１０Ｂ１をフリップさせたものである。図１１の第１画素１０Ｂ１は、図１０の画素１０Ｂに対応する。図１０の第２画素１０Ｂ２は、図１０の画素１０Ｂをフリップさせたものに対応する。

　（第３の実施形態）
　図１２は、第３の実施形態に係る画素１０Ｃの構成を模式的に示す断面図である。第３の実施形態では、保護トランジスタである第１トランジスタ２９のゲート電極２９ｅは、Ｐ型の不純物をドープしたゲート電極である。この構成によれば、第１トランジスタ２９のチャネルドーズを抑えても、ゲート電極２９ｅの仕事関数の寄与により、第１トランジスタ２９の閾値電圧を確保できる。チャネルドーズを抑えることにより、第１ウェル領域６５ｐ内に形成された第１電荷蓄積部ＦＤ１及び第３電荷蓄積部ＦＤ３周囲のＰＮ接合電界強度を低減することができ、リーク電流を抑制することができる。また、第３の実施形態では、第１トランジスタ２９のゲート電極２９ｅに、コンタクトプラグｃｐｐが接続されている。具体的には、コンタクトプラグｃｐｐは、コンタクトホールを通ってゲート電極２９ｅに接続されている。

　以下、第１トランジスタ２９という用語を用いて、本実施の形態についてさらに説明する。第１トランジスタ２９は、保護トランジスタに対応する。

　本実施の形態では、第１トランジスタ２９のゲート電極２９ｅの導電型は、第１トランジスタ２９のソース及びドレインの導電型とは反対である。この構成によれば、リーク電流を抑制し易い。

　（第４の実施形態）
　図１３は、第４の実施形態に係る画素１０Ｄの構成を模式的に示す断面図である。第４の実施形態では、撮像装置１００は、コンタクトプラグｃｐｎ及びｃｐｐに代えて、コンタクトプラグｃｇｎ及びｃｇｐを有する。コンタクトプラグｃｇｎ及びｃｇｐは、膜形状部を有する点で、ゲート電極２２Ａｅ、２４Ａｅ、２６Ａｅ、２９ｅ、２２Ｂｅ、２４Ｂｅ及び２６Ｂｅと共通している。また、コンタクトプラグｃｇｎ及びｃｇｐは、ポリシリコンでできている点で、ゲート電極２２Ａｅ、２４Ａｅ、２６Ａｅ、２９ｅ、２２Ｂｅ、２４Ｂｅ及び２６Ｂｅと共通している。これらの共通性は、コンタクトプラグｃｇｎ及びｃｇｐと、ゲート電極２２Ａｅ、２４Ａｅ、２６Ａｅ、２９ｅ、２２Ｂｅ、２４Ｂｅ及び２６Ｂｅとを、共通の成膜プロセスで形成できることを意味する。このことは、製造プロセスの簡易化の観点から有利である。第４の実施形態におけるコンタクトプラグｃｇｎ及びｃｇｐは、ゲートポリシリコンパッドとも称されうる。

　第４の実施形態では、コンタクトプラグｃｇｎ及びｃｇｐの高さと、ゲート電極２２Ａｅ、２４Ａｅ、２６Ａｅ、２９ｅ、２２Ｂｅ、２４Ｂｅ及び２６Ｂｅの高さと、が揃っている。そして、高さが揃ったこれらの要素の各々に、プラグｃｐが接続されている。このこともまた、製造プロセスの簡易化の観点から有利である。

　（第５の実施形態）
　図１４は、第５の実施形態に係る画素１０Ｅの構成を模式的に示す断面図である。第５の実施形態に係る撮像装置１００は、第３の実施形態で説明したＰ型の不純物をドープしたゲート電極２９ｅと、第４の実施形態で説明したコンタクトプラグｃｇｎ及びｃｇｐと、を備える。

　（第６の実施形態）
　図１５は、第６の実施形態に係る撮像装置の画素１０Ｆの例示的な回路構成を示す模式図である。第６の実施形態では、画素１０Ｆは、フィードバックトランジスタ２７を備える。第６の実施形態では、フィードバックトランジスタ２７を用いた列フィードバック回路が構成されている。また、画素１０Ｆは、容量素子１７及び容量素子１８を備える。

　本実施の形態では、フィードバックトランジスタ２７は、Ｎ型のトランジスタである。具体的には、フィードバックトランジスタ２７は、ＮＭＯＳである。容量素子１７及び容量素子１８は、例えば、ＭＩＭ容量である。

　容量素子１８の一端は、第１電荷蓄積部ＦＤ１に電気的に接続されている。容量素子１８の他端は、フィードバックトランジスタ２７のソース及びドレインの一方と、容量素子１７の一端と、に電気的に接続されている。容量素子１７の他端は、容量端子線３７に電気的に接続されている。フィードバックトランジスタ２７のソース及びドレインの他方は、第１フィードバック線５３Ａに電気的に接続されている。

　第１電荷蓄積部ＦＤ１、第１増幅トランジスタ２２Ａ、第１アドレストランジスタ２４Ａ、第１出力線３５Ａ、第１反転増幅器５０Ａ、第１フィードバック線５３Ａ、フィードバックトランジスタ２７、容量素子１８及び第１電荷蓄積部ＦＤ１が、この順に接続されている。この接続により、第１電荷蓄積部ＦＤ１の電位由来の信号が、第１電荷蓄積部ＦＤ１に負帰還されうる。

　第２リセットトランジスタ２６Ｂのソース及びドレインの一方は、第２電荷蓄積部ＦＤ２である。第２リセットトランジスタ２６Ｂのソース及びドレインの他方は、第２フィードバック線５３Ｂに電気的に接続されている。

　第２電荷蓄積部ＦＤ２、第２増幅トランジスタ２２Ｂ、第２アドレストランジスタ２４Ｂ、第２出力線３５Ｂ、第２反転増幅器５０Ｂ、第２フィードバック線５３Ｂ、第２リセットトランジスタ２６Ｂのソース及びドレインの他方及び第２電荷蓄積部ＦＤ２が、この順に接続されている。この接続により、第２電荷蓄積部ＦＤ２の電位由来の信号が、第２電荷蓄積部ＦＤ２に負帰還されうる。

　（第７の実施形態）
　図１６は、第７の実施形態に係る撮像装置の画素１０Ｇの例示的な回路構成を示す模式図である。第７の実施形態では、反転増幅器５０Ａ及び５０Ｂを用いた列フィードバック回路に代えて、画素内フィードバック回路が構成されている。

　容量素子１８の一端は、第１電荷蓄積部ＦＤ１に電気的に接続されている。容量素子１８の他端は、フィードバックトランジスタ２７のソース及びドレインの一方と、容量素子１７の一端と、に電気的に接続されている。容量素子１７の他端は、容量端子線３７に電気的に接続されている。第１増幅トランジスタ２２Ａのソース及びドレインの一方は、電源配線３２に電気的に接続されている。第１増幅トランジスタ２２Ａのソース及びドレインの他方と、第１アドレストランジスタ２４Ａのソース及びドレインの一方とが、フィードバックトランジスタ２７のソース及びドレインの他方に電気的に接続されている。

　第１電荷蓄積部ＦＤ１、第１増幅トランジスタ２２Ａ、フィードバックトランジスタ２７、容量素子１８及び第１電荷蓄積部ＦＤ１が、この順に接続されている。この接続により、第１電荷蓄積部ＦＤ１の電位由来の信号が、第１電荷蓄積部ＦＤ１に負帰還されうる。

　第２リセットトランジスタ２６Ｂのソース及びドレインの一方は、第２電荷蓄積部ＦＤ２である。第２増幅トランジスタ２２Ｂのソース及びドレインの一方は、電源配線３２に電気的に接続されている。第２増幅トランジスタ２２Ｂのソース及びドレインの他方と、第２アドレストランジスタ２４Ｂのソース及びドレインの一方とが、第２リセットトランジスタ２６Ｂのソース及びドレインの他方に電気的に接続されている。

　第２電荷蓄積部ＦＤ２、第２増幅トランジスタ２２Ｂ及び第２リセットトランジスタ２６Ｂのソース及びドレインの他方及び第２電荷蓄積部ＦＤ２が、この順に接続されている。この接続により、第２電荷蓄積部ＦＤ２の電位由来の信号が、第２電荷蓄積部ＦＤ２に負帰還されうる。

　（第８の実施形態）
　図１７は、第８の実施形態に係る撮像装置１００の画素１０Ｈの例示的な回路構成を示す模式図である。図１８は、第８の実施形態に係る画素１０Ｈにおける各素子のレイアウトの一例を示す模式的な平面図である。図１９は、図１８に示す画素１０Ｈにおける各素子の配置を模式的に示す断面図である。図１８中のＸＩＸ－ＸＩＸ破線に沿って画素１０Ｈを切断して展開すれば、図１９に示す断面が得られる。

　第８の実施形態では、第１の実施形態とは異なり、第２リセットトランジスタ２６Ｂは、Ｎ型のトランジスタである。具体的には、第８の実施形態における第２リセットトランジスタ２６Ｂは、ＮＭＯＳである。第２リセットトランジスタ２６Ｂは、第１ウェル領域６５ｐに設けられている。

　第８の実施形態では、第１電荷蓄積部ＦＤ１は、保護トランジスタである第１トランジスタ２９のソース及びドレインの一方である。第１電荷蓄積部ＦＤ１は、第１リセットトランジスタ２６Ａのソース及びドレインの一方でもある。第３電荷蓄積部ＦＤ３は、第１トランジスタ２９のソース及びドレインの他方である。第３電荷蓄積部ＦＤ３は、第２リセットトランジスタ２６Ｂのソース及びドレインの一方でもある。第２電荷蓄積部ＦＤ２は、第２リセットトランジスタ２６Ｂのソースともドレインとも異なる。第２電荷蓄積部ＦＤ２は、不純物領域７１ｐである。なお、図１９において、不純物領域７３ｎは、第２リセットトランジスタ２６Ｂのソース及びドレインの他方である。不純物領域７３ｎは、Ｎ型の不純物領域である。

　第８の実施形態によれば、画素１０Ｈ内の第２ウェル領域６５ｎを小さくすることができる。このことは、画素１０Ｈのサイズを小さくする観点から有利である。また、第８の実施形態によれば、画素１０Ｈにおける全てのトランジスタをＮＭＯＳにすることが可能である。このことは、撮像装置の製造工程を簡略化する観点から有利である。

　（第９の実施形態）
　図２０は、第９の実施形態に係る撮像装置１００の画素１０Ｉの例示的な回路構成を示す模式図である。図２１は、第９の実施形態に係る画素１０Ｉにおける各素子のレイアウトの一例を示す模式的な平面図である。図２２は、図２１に示す画素１０Ｉにおける各素子の配置を模式的に示す断面図である。図２１中のＸＸＩＩ－ＸＸＩＩ破線に沿って画素１０Ｉを切断して展開すれば、図２２に示す断面が得られる。

　第９の実施形態では、第１の実施形態とは異なり、第２リセットトランジスタ２６Ｂが設けられていない。第９の実施形態では、第２電荷蓄積部ＦＤ２は、不純物領域７１ｐである。

　第９の実施形態では、撮像装置は、ウェルリセット線３９を備える。ウェルリセット線３９を介して第２ウェル領域６５ｎに電位が印加される。この印加により、第２電荷蓄積部ＦＤ２の電位がリセットされうる。一具体例では、ウェルリセット線３９は、プラグｃｐ、コンタクトプラグｃｐｎ及び不純物領域６８ｂｎをこの順に介して、第２ウェル領域６５ｎに電位を印加する。

　第９の実施形態によれば、画素１０Ｉ内の第２ウェル領域６５ｎを小さくすることができる。このことは、画素１０Ｉのサイズを小さくする観点から有利である。第２リセットトランジスタ２６Ｂが存在しないことも、画素１０Ｉのサイズを小さくする観点から有利である。また、第９の実施形態によれば、画素１０Ｉにおける全てのトランジスタをＮＭＯＳにすることが可能である。このことは、撮像装置の製造工程を簡略化する観点から有利である。

　上述した実施形態に係る技術に、種々の変更が適用されうる。例えば、図５の例では、プラグｃｐとゲート電極２６Ｂｅとが、コンタクトプラグｃｐｐを介して接続されている。プラグｃｐとゲート電極２９ｅとが、コンタクトプラグｃｐｎを介して接続されている。ただし、プラグｃｐとゲート電極２６Ｂｅとは、直接接続されていてもよい。プラグｃｐとゲート電極２９ｅとは、直接接続されていてもよい。また、図１２の例では、プラグｃｐとゲート電極２９ｅとが、コンタクトプラグｃｐｐを介して接続されている。ただし、プラグｃｐとゲート電極２９ｅとは、直接接続されていてもよい。同様に、プラグｃｐと他のゲート電極との接続も、コンタクトプラグｃｐｎ又はｃｐｐを介して間接的になされていてもよく、直接的になされていてもよい。

　本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。

　１０、１０Ａ、１０Ａ１、１０Ａ２、１０Ｂ、１０Ｂ１、１０Ｂ２、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈ、１０Ｉ　画素
　１２　光電変換部（光電変換構造）
　１２ａ　画素電極
　１２ｂ　光電変換層
　１２ｃ　対向電極
　１３　マイクロレンズ
　１６Ａ、１６Ｂ　フィードバック回路
　１７、１８、３０　容量素子
　２２Ａ、２２Ｂ　増幅トランジスタ
　２４Ａ、２４Ｂ　アドレストランジスタ
　２６Ａ、２６Ｂ　リセットトランジスタ
　２７　フィードバックトランジスタ
　２９　第１トランジスタ
　２２Ａｅ、２２Ｂｅ、２４Ａｅ、２４Ｂｅ、２６Ａｅ、２６Ｂｅ、２９ｅ　ゲート電極
　３１　蓄積制御線
　３２　電源配線
　３４　アドレス信号線
　３４Ａ、３４Ｂ　アドレス線
　３５　垂直信号線
　３５Ａ、３５Ｂ　出力線
　３６Ａ、３６Ｂ　リセット線
　３７　容量端子線
　３８　電圧線
　３９　ウェルリセット線
　４２　垂直走査回路
　４４　水平信号読み出し回路
　４５Ａ、４５Ｂ　負荷回路
　４６　制御回路
　４７Ａ、４７Ｂ　カラム信号処理回路
　４８　電圧供給回路
　５０Ａ、５０Ｂ　反転増幅器
　５３Ａ、５３Ｂ　フィードバック線
　６０　半導体基板
　６１　支持基板
　６１ｐ　Ｐ型半導体領域
　６５ｐ　第１ウェル領域
　６５ｎ　第２ウェル領域
　６６ｎ、６７ｎ、６８ａｎ、６８ｂｎ、６８ｃｐ、７１ｐ、７２ａｐ、７３ｎ　不純物領域
　６６ａ、６７ａ、７１ａ　第１領域
　６６ｂ、６７ｂ、７１ｂ　第２領域
　６９　素子分離領域
　８０、８５、９０ａ、９０ｂ、９０ｃ、９０ｄ　絶縁層
　８９　導電構造
　９０　層間絶縁層
　１００　撮像装置
　Ｒ１　撮像領域
　Ｒ２　周辺領域
　ＦＤ１、ＦＤ２、ＦＤ３　電荷蓄積部
　ｃｐ　プラグ
　ｃｇｐ、ｃｇｎ、ｃｐｐ、ｃｐｎ　コンタクトプラグ
　ｈ１、ｈ２、ｈ３、ｈ４、ｈ５　コンタクトホール
　ｗｒ　配線

Claims

　半導体基板と、
　前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、を備え、
　前記半導体基板は、
　　第２導電型の第１ウェル領域と、
　　前記第２導電型とは異なる第１導電型の第２ウェル領域と、
　　前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、
　　前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、を含む、
　撮像装置。
　前記第１ウェル領域には、第１バイアス電位が印加され、
　前記第２ウェル領域には、前記第１バイアス電位と異なる第２バイアス電位が印加される、
　請求項１に記載の撮像装置。
　前記第２不純物領域の電位は、前記電荷の生成に伴って変化し、
　前記電荷の前記生成に伴う前記第２不純物領域の前記電位の変化は、前記第２バイアス電位に応じた電位で停止する、
　請求項２に記載の撮像装置。
　第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ及び第２コンタクトホールをさらに備え、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されており、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されており、
　平面視において、前記第２ウェル領域と前記第１コンタクトホールとの間の距離は、前記第１ウェル領域と前記第２コンタクトホールとの間の距離よりも大きい、
　請求項１から３のいずれか一項に記載の撮像装置。
　第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ及び第２コンタクトホールをさらに備え、
　前記半導体基板は、シャロートレンチアイソレーション構造をさらに含み、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されており、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されており、
　平面視において、前記シャロートレンチアイソレーション構造と前記第１コンタクトホールとの間の距離は、前記シャロートレンチアイソレーション構造と前記第２コンタクトホールとの間の距離よりも大きい、
　請求項１から３のいずれか一項に記載の撮像装置。
　第１コンタクトプラグ、第１コンタクトホール、第３コンタクトプラグ、第３コンタクトホール及び前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタをさらに備え、
　前記増幅トランジスタは、前記第１不純物領域の電位に応じた電気信号を出力し、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されており、
　前記第３コンタクトプラグは、前記第３コンタクトホールを通って前記第２ゲート電極に接続されており、
　平面視において、前記第２ウェル領域と前記第１コンタクトホールとの間の距離は、前記第２ウェル領域と前記第３コンタクトホールとの間の距離よりも大きい、
　請求項１から３のいずれか一項に記載の撮像装置。
　第１コンタクトプラグ、第１コンタクトホール、第３コンタクトプラグ、第３コンタクトホール及び前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタをさらに備え、
　前記半導体基板は、シャロートレンチアイソレーション構造をさらに含み、
　前記増幅トランジスタは、前記第１不純物領域の電位に応じた電気信号を出力し、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されており、
　前記第３コンタクトプラグは、前記第３コンタクトホールを通って前記第２ゲート電極に接続されており、
　平面視において、前記シャロートレンチアイソレーション構造と前記第１コンタクトホールとの間の距離は、前記シャロートレンチアイソレーション構造と前記第３コンタクトホールとの間の距離よりも大きい、
　請求項１から３のいずれか一項に記載の撮像装置。
　前記第２不純物領域に電気的に接続された容量素子をさらに備える、
　請求項１から７のいずれか一項に記載の撮像装置。
　前記容量素子は、金属－絶縁体－金属容量である、
　請求項８に記載の撮像装置。
　第１コンタクトプラグ、第１コンタクトホール、第２コンタクトプラグ、第２コンタクトホール及び前記第２不純物領域に電気的に接続された容量素子をさらに備え、
　前記第１コンタクトプラグは、前記第１コンタクトホールを通って前記第１不純物領域に接続されており、
　前記第２コンタクトプラグは、前記第２コンタクトホールを通って前記第２不純物領域に接続されており、
　平面視において、前記容量素子は、前記第１コンタクトホール及び前記第２コンタクトホールからなる群より選択される少なくとも１つと重複している、
　請求項１から３のいずれか一項に記載の撮像装置。
　前記第１不純物領域の電位をリセット電位にリセットするリセットトランジスタをさらに備え、
　前記第１トランジスタは、前記第１不純物領域の前記電位が閾値電位となったときにオンとなり、
　前記第２ウェル領域には、第２バイアス電位が印加され、
　前記第１不純物領域の前記電位が前記第２バイアス電位に応じた電位となったときに、前記第１不純物領域の前記電位の変化が停止し、
　前記リセット電位と前記閾値電位との差は、前記閾値電位と前記第２バイアス電位との差よりも小さい、
　請求項１から１０のいずれか一項に記載の撮像装置。
　前記第１不純物領域の電位をリセット電位にリセットするリセットトランジスタをさらに備え、
　前記第１トランジスタは、前記第１不純物領域の前記電位が閾値電位となったときにオンとなり、
　前記第２ウェル領域には、第２バイアス電位が印加され、
　前記第１不純物領域の前記電位が前記第２バイアス電位に応じた電位となったときに、前記第１不純物領域の前記電位の変化が停止し、
　前記リセット電位と前記閾値電位との差は、前記閾値電位と前記第２バイアス電位との差の１０％よりも大きい、
　請求項１から１０のいずれか一項に記載の撮像装置。
　対向電極と、画素電極と、前記対向電極及び前記画素電極の間に配置され前記電荷を生成する光電変換層と、を含む光電変換部をさらに備え、
　前記画素電極から前記第１不純物領域に前記電荷が導かれ、
　前記撮像装置において、前記光電変換部、前記第１トランジスタ、前記第２不純物領域、前記第１ウェル領域及び前記第２ウェル領域を有する部分は第１画素と定義され、
　前記第１画素は、単一の画素電極を有する、
　請求項１から１２のいずれか一項に記載の撮像装置。
　マイクロレンズ及び光電変換部をさらに備え、
　前記マイクロレンズを介して前記光電変換部に光が入射し、
　前記光電変換部は、前記電荷を生成し、
　前記撮像装置において、前記マイクロレンズ、前記光電変換部、前記第１トランジスタ、前記第２不純物領域、前記第１ウェル領域及び前記第２ウェル領域を有する部分は第１画素と定義され、
　前記第１画素における前記マイクロレンズは、単一の凸面を有する、
　請求項１から１２のいずれか一項に記載の撮像装置。
　半導体基板に設けられた第１画素、及び
　前記半導体基板に設けられ、前記第１画素に隣接する第２画素を備え、
　前記第１画素及び前記第２画素の各々は、
　　前記半導体基板に設けられ、第１ゲート電極、ソース及びドレインを有する第１トランジスタと、
　　前記半導体基板に設けられ、第２ゲート電極を有する増幅トランジスタと、
　　前記半導体基板内に位置する、第２導電型の第１ウェル領域と、
　　前記半導体基板内に位置する、前記第２導電型とは異なる第１導電型の第２ウェル領域と、
　　前記第１ウェル領域内に位置し、前記ソース及び前記ドレインの一方であり、光電変換により生成された電荷を保持し、前記第１ゲート電極に電気的に接続された、前記第１導電型の第１不純物領域と、
　　前記第２ウェル領域内に位置し、前記ソース及び前記ドレインの他方に電気的に接続された、前記第２導電型の第２不純物領域と、
　　第１コンタクトホールと、
　　前記第１コンタクトホールを通って前記第１不純物領域に接続されている第１コンタクトプラグと、
　　第３コンタクトホールと、
　　前記第３コンタクトホールを通って前記第２ゲート電極に接続されている第３コンタクトプラグと、を含み、
　平面視において、前記第１画素から前記第２画素に向かう方向に沿って順に、前記第１画素の前記第２ウェル領域、前記第１画素の前記第１ウェル領域、前記第２画素の前記第１ウェル領域及び前記第２画素の前記第２ウェル領域がこの順に並んでいる、
　撮像装置。
　第１トランジスタ、第１ＰＮ接合及び第２ＰＮ接合を含む撮像装置の駆動方法であって、
　前記第１トランジスタがオフであるときに、光電変換により生じた電荷を蓄積することにより、前記第１ＰＮ接合に印加される逆方向バイアス電圧を増加させることと、
　前記電荷を蓄積することにより、前記第１トランジスタをターンオンさせることと、
　前記第１トランジスタがオンであるときに、前記電荷を蓄積することにより、前記第２ＰＮ接合に印加される逆方向バイアス電圧を減少させた後、前記第２ＰＮ接合に順方向バイアス電圧を印加させ、かつ前記電荷を排出することと、を含む、
　駆動方法。