JP5078416B2 - 反射型液晶表示装置及び反射型液晶表示装置用の基板 - Google Patents

Description

本発明は、アクティブマトリックス駆動方式を用いた反射型液晶表示装置、反射型液晶表示装置用基板及び液晶プロジェクターシステムに関する。特に、スイッチ素子と保持容量と反射電極とを有する画素をマトリックス状に複数配置した半導体基板と、透明電極が形成された光透過性基板とを、反射電極と透明電極とが対向するように配置した反射型液晶表示装置に関する。また、スイッチ素子と保持容量と反射電極とを有する画素をマトリックス状に複数配置した半導体基板を用いた反射型液晶表示装置用の基板に関する。更に、その反射型液晶表示装置を用いた液晶プロジェクターシステムに関する。

近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。

この種の投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。前者の透過型液晶装置の場合、各画素に設けられたスイッチング素子（トランジスタ）と容量および配線によって、光を透過させる画素の透過領域の面積が減少し開口率を小さくするという課題がある。

反射型液晶表示装置は、各画素の反射用画素電極（以下反射電極という）を絶縁分離する領域以外を反射電極にすることが可能である。そして、反射電極の下部にアクティブマトリックス駆動に必要なスイッチング素子と容量および配線を配置することができ、液晶表示パネルの小型化、高精細化、高輝度化において、透過型と比較して有利な点が多い。

一般的に、上述した反射型液晶装置では、Ｓｉ基板等の半導体基板上に、ＭＯＳトランジスタなどのスイッチング素子に接続された反射電極がマトリックス状に複数配置される。そして複数の反射電極に対向して、全画素共通となる透明な共通電極が配置され、さらに、半導体基板の反射電極と共通電極との間に液晶が注入された構成をとる。このような反射型液晶装置においては、共通電極側から光を入射させて、共通電極と反射電極の間の電位差を画像信号に対応させ、画素ごとに液晶の配向を制御することで反射光を変調している。

近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。したがって、高精細な反射型液晶表示装置を安易な考えで実現していくと半導体基板のチップサイズは巨大化の一途をたどる傾向にある。しかしながら、この巨大化はコストアップに直接繋がる。ゆえに、チップサイズは可能な限り、小さくすることが望ましく、その為には画素サイズの微細化が求められている。

一般的に、液晶表示装置の液晶に印加する電圧は、焼き付き等の信頼性を考慮して液晶に印加される電圧が例えばフレーム毎に反転させる、所謂、反転駆動を行っている。それ故、液晶表示装置を駆動するために必要な電源電圧は１５Ｖ程度（あるいはそれ以上）が求められる。言い換えると、半導体基板上に形成された画素や周辺駆動回路を構成する素子（トランジスタや容量）の耐圧が１５Ｖ程度（あるいはそれ以上）必要になることを意味している。

しかし、各素子の耐圧を確保するには、それなりの素子サイズ、あるいは、素子分離スペースが必要である。すなわち、画素サイズを小さくしたいが素子形成のデザインルール（素子サイズや素子分離スペース等のデバイスを形成するときに必要な大きさを定義したもの）は小さくできないことになる。従って、素子サイズを小さくするには、各画素の保持容量を小さくしてしまう傾向にある。

しかしながら、保持容量を小さくしてしまうと、保持容量端のリークによる電圧降下により画質の低下や信号線からのクロストークを受けやすく、出力画像の画質の低下を招いてしまう。従って、画素の保持容量はできる限り大きいことが望ましい。

画素の保持容量を大きくするには、画素の中で保持容量の容量電極をできるだけ大きくすればよい。

図９は従来例の画素レイアウト図であり、図１０は図９のＸ−Ｙ方向の断面構造図である。本構成は、特許文献１に示されているものである。

基台となる半導体基板はＰ型単結晶シリコン基板（以下、Ｐ型Ｓｉ基板と呼ぶ）を用いており、この基板上にポリシリコンで形成されたゲート線２０１が水平方向に配線される。そして、ゲート配線の一部が分離して、スイッチング素子となるスイッチングトランジスタ（ここではＮＭＯＳトランジスタ）のゲートになる。スイッチ素子となるスイッチングトランジスタのソース領域２０２は、ソースコンタクト２０３を介して第１のメタル層で形成された信号線２０４と接続されている。スイッチングトランジスタのドレイン領域２０５は、ドレインコンタクト２０６を介して第１のメタル層で形成されたドレイン配線２０７に接続される。ドレイン配線２０７はコンタクト２０８を介してポリシリコンで形成された容量電極２０９に接続されている。

容量電極２０９の対向電極は、イオン注入でシリコン基板に形成されたＮ^＋型の拡散層となり、この拡散層が全画素共通の共通電極２１０となる。また、容量電極２０９と共通電極２１０との間の絶縁膜は、ＮＭＯＳトランジスタを形成するゲート酸化膜と同じ工程で形成されることが一般的である。

図１０において、２１１はＰ型Ｓｉ基板であり、図示左側にフィールド酸化膜２１２ａ、２１２ｂの間にスイッチ素子となるＮＭＯＳトランジスタが形成されている。２０１がＮＭＯＳトランジスタのゲート電極（ゲート配線の一部）であり、２０２がソース領域、２０５がドレイン領域である。

ソース領域２０２はソースコンタクト２０３を介して第１のメタル層で形成された信号線２０４と接続されている。ドレイン領域２０５からはドレインコンタクト２０６を介して第１のメタル層で形成されたドレイン配線２０７に接続されている。ドレイン配線２０７はコンタクト２０８を介して容量電極２０９に接続され、さらに、スルーホール２１３を介して第３のメタル層で形成された反射電極２１４に接続されている。また、容量電極２０９の対向電極である共通電極（Ｖｃｏｍ電極）２１０はＮ^＋型の拡散層で形成されるため、その両サイドはＮＭＯＳトランジスタと同様にフィールド酸化膜２１２ｂ、２１２ｃの間に形成されている。また、第１メタル層と反射電極２１４の間には、隣接する反射電極との隙間から入射する光を遮光するために第２のメタル層で形成された遮光層２１５が配置されている。そして、遮光層２１５において、スルーホール２１３が通るところは電気的絶縁を得るために穴が開けられている。なお、画素の保持容量を少しでも稼ぐために、遮光層２１５には固定電位が与えられている。

液晶層２１７は、反射電極２１４上に図示しない保護膜をつけた後、反射電極２１４の対向電極となる、透明電極で形成された液晶共通電極２１６との間に所定の間隔をもって挟み込まれる。

液晶の光学的特性の変化（偏向率の変化）は、反射電極２１４と液晶共通電極２１６との電位差によって起こるものであり、各画素の反射電極２１４の電位を制御することで、画像を形成している。
特開２００４−３０９６８１号公報

特許文献１では、信号線２０４とドレイン配線２０７との間に、信号線２０４およびドレイン配線２０７と同一の層（第１メタル層）で第１のシールド線２１９を設けている。また、第１のシールド線２１９には共通電極２１０と同一の電位を与えている。さらに、隣接する画素の信号線からのクロストークの影響も考慮して第１のシールド線２１９が配置されている反対側（図９中の右側）にも第２のシールド線２２０を配置している。第２のシールド線２２０はＧＮＤ電位を与え画素中でｐ型基板にｐ^＋領域を介して接続されている。この構成では、隣接画素も含めた信号線２０４がドレイン配線２０７に及ぼすクロストークを抑制することが出来るが、信号線２０４が容量電極２０９の上部を通過しているので、クロストークは無くならない。信号線２０４の下部にも容量電極２０９の一部を作り込んでいるのは、保持容量を大きくするためである。

ここで、信号線２０４が容量電極２０９の端部に与えるクロストークが、どのような影響を与えるか説明する。

所定行が選択状態（ゲート線がハイレベルで画素のスイッチングトランジスタがＯＮ状態）の時、ほかの行の画素は保持容量にその画素を表示するための画像信号電圧を保持している。このとき、所定行の画素に信号線によって画像信号がスイッチングトランジスタを介して保持容量に書き込まれる。このとき、図９に示すように、信号線２０４と他の画素の保持容量２０９の端部との間は寄生容量が存在するために、この寄生容量を介して保持状態中の容量電極端に電位の変動を起こす。保持状態中の容量電極の電位が変化すると、液晶の光学的特性を変化するため、本来の画像が表現できなくなり、著しい画質の低下を招くことになる。これをクロストークと呼んでいる。

クロストークを測定する評価パターンは、例えば、水平方向に３分割、垂直方向に３分割した９分割画面で行う。中央部の分割画面には１００％の輝度を表示させ、周りの８つの分割画面にはハーフトーンの輝度（例えば１０％輝度）を表示させたときに、寄生容量によるクロストークが輝度の境界部分で発生する。

このクロストークを回避するために、信号線２０４の下部にポリシリコンで形成された容量電極２０９を配置しない、すなわち、保持容量を形成しない構成が考えられる。このレイアウト構成を用いれば、信号線２０４と容量電極２０９のオーバーラップがないので信号線２０４が容量電極端に与えるクロストークを少なくすることが出来るが、保持容量が小さくなってしまう。これでは、画素サイズが小さくなったとき、画素電圧の保持能力が低下する。保持能力が低下すると、画像的にはコントラストの小さい画像になってしまい、画質の低下に繋がる。

なお、信号線２０４と反射電極２１４との間には反射電極間の隙間から侵入する光を遮光するための遮光層２１５が配置されている。この遮光層２１５には固定電位を与えているので、遮光層２１５がシールド層として機能するため、信号線２０４が反射電極２１４にあたえるクロストークは起こりにくい構成となっている。

上述したように、通常、クロストークは、人間の目において、隣接画素の相対輝度差２〜３％以下であれば認識されないとされている。

近年、表示装置の高精細化が進んでおり、これに伴い画素サイズも小さくしなければコストを抑えることが出来ない。しかしながら、液晶の駆動は、前述したように信頼性の面から反転駆動するのが一般的である。そのために必要な駆動電源電圧は１０〜１５V程度であり、Ｓｉ基板上に形成されるトランジスタトランジスタや容量は駆動電源電圧に対して安定動作する耐圧が必要である。それ故、画素サイズが小さくなっても素子を形成するサイズ（例えば、素子分離幅など）を容易に小さくすることが出来ない。さらに、クロストークに強い画素構造を得るためには、保持容量は可能な限り大きくすることが望ましい。

本発明の目的は、限られた画素サイズの中に、スイッチ素子と大きい保持容量を形成し、信号線が保持容量端（ドレイン配線、容量電極、および、反射電極）に与えるクロストークを減少させることにある。そして、結果として、高品質な画像を得ることができる反射型液晶表示装置を提供することにある。

本発明の反射型液晶表示装置は、透明電極を有する光透過性基板と、液晶層と、スイッチ素子と保持容量と反射電極とを有する画素と、前記スイッチ素子を介して前記保持容量及び前記反射電極に接続され、且つ前記保持容量の少なくとも一部の上部に配置された信号線と、を有し、前記液晶層を間に挟んで前記透明電極と前記反射電極とが対向するように配置された半導体基板と、を含む反射型液晶表示装置であって、前記信号線は第１の導電層からなり、前記保持容量は、前記半導体基板に形成された拡散層からなる第１電極と、前記第１の導電層に対して下層となる第２の導電層からなる第２電極と、を有し、少なくとも前記保持容量の一部上に前記信号線が配置された領域において、前記第２電極と前記信号線との間に、固定電位が供給されたシールド線が配置されている。

また本発明の反射型液晶表示装置は、前記スイッチ素子と前記反射電極とは配線パターンを介して接続され、該配線パターンは前記信号線と同一の前記第１の導電層からなり、前記信号線と前記配線パターンとの間に、固定電位が供給された、前記第１の導電層からなる他のシールド線が配置されていることを特徴とする。また、前記画素がマトリックス状に複数配置されており、隣接する画素の配線パターンと前記信号線との間に、固定電位が供給された、前記第１の導電層からなる前記隣接する画素の別のシールド線が配置されていることを特徴とする。また、前記反射電極と前記信号線との間に、固定電位が与えられた遮光層が配置されていることを特徴とする。また、前記シールド線と前記他のシールド線とがスルーホールを介して接続されていることを特徴とする。また、前記導電層に供給される固定電位は、前記拡散層に供給される固定電位と同じ電位であることを特徴とする。

本発明の反射型液晶表示装置用の基板は、スイッチ素子と保持容量と反射電極とを有する画素と、前記スイッチ素子を介して前記保持容量及び前記反射電極に接続され、且つ前記保持容量の少なくとも一部の上部に配置された信号線と、を含み、半導体基板からなる反射型液晶表示装置用の基板であって、前記信号線は第１の導電層からなり、前記保持容量は、前記半導体基板に形成された拡散層からなる第１電極と、前記第１の導電層に対して下層となる第２の導電層からなる第２電極と、を有し、少なくとも前記保持容量の一部上に前記信号線が配置された領域において、前記第２電極と前記信号線との間に、固定電位が供給されたシールド線が配置されている。

また本発明の液晶プロジェクターシステムは、上記反射型液晶表示装置を有することを特徴とする。

本発明によれば、画素サイズが小さくなっても保持容量の容量値を大きくとることができ、信号線からスイッチングトランジスタのドレイン配線、容量電極、および、反射電極へのクロストークを減少することが可能である。その結果、良好な出力画像を得ることができる反射型液晶表示装置を提供することが出来る。

以下、本発明の実施の形態について図面を用いて詳細に説明する。
［実施形態１］
図１は本発明の第１の実施形態を示す１画素の概略平面図であり、図２は図１に示すＸ−Ｙ方向の断面図であり、図３は、図１中のＡ−ＡＡ方向の断面図である。図７は、本発明の反射型液晶表示装置におけるアクティブマトリックス駆動回路を説明するブロック図である。図１１は、図１で示した画素を４×４のマトリックス状に複数配置した概略平面図である。なお、図１は、図面を見やすくするために、図２に示す遮光層よりＳｉ基板（半導体基板）側（反射電極、遮光層、および、反射電極に接続されるスルーホールを含まない）のみを表現している。なお、本実施形態では、アクティブマトリックス駆動回路を有する半導体基板としてＰ型Ｓｉ基板を使用し、スイッチ素子はＮＭＯＳトランジスタからなるスイッチングトランジスタであるとする。

まず、液晶表示装置としての回路動作について、図７を用いて説明する。

図７では説明の簡略化のため３×３画素を配置し、またそれぞれの画素の回路構成も記載している。

図７に示すアクティブマトリックス駆動回路はＰ型Ｓｉ基板に形成されているものとする。

図７において、１０１は１つの画素を示し、画素１０１はスイッチングトランジスタ等からなるスイッチ素子１０２と保持容量１０３と反射電極１０４で構成されている。画素内のスイッチ素子１０２はＮＭＯＳトランジスタで構成されている。同一行の画素内のスイッチ素子１０２のゲートは、ゲート線１０５に接続されており、ゲート線１０５には垂直走査シフトレジスタ１０６の各レジスタの出力が印加される。同一列の画素内のスイッチ素子１０２のソース（図示したトランジスタの左側）は信号線１０７に接続されている。各画素のスイッチ素子１０２のドレイン（図示した右側）は保持容量１０３と反射電極１０４とに接続され、保持容量１０３のもう一端は、全画素共通のＶｃｏｍ電位に接続されている。信号線１０７は、転送スイッチ１０８を介してビデオ線１０９に接続されている。転送スイッチ１０８のＯＮ／ＯＦＦは、水平走査シフトレジスタ１１０の各レジスタ出力によって制御される。

図７に示すアクティブマトリックス駆動回路の動作を簡単に説明する。順次タイミングをずらして入力されたビデオ信号がビデオ線１０９に出力される。そして、水平走査シフトレジスタ１１０によって転送スイッチ１０８を順次ＯＮ状態（導通状態）にしていくことで、ビデオ信号電圧がサンプリングされながら信号線１０７に供給される。この一つの信号線１０７と、垂直走査シフトレジスタ１０６によって選択されたゲート線１０５との交差した位置にある所望の画素のスイッチ素子１０２が選択されてＯＮ状態とされる。すると、スイッチ素子１０２を介して画素の保持容量１０３にビデオ信号電圧が書き込まれる。反射電極１０４は、保持容量１０３に書き込まれた電圧になる。そして、反射電極１０４と透明共通電極（図示していない）との間に生じる電位差が液晶に印加され、液晶の光学特性を変化させている。

次に本実施形態の反射型液晶表示装置の１画素の構成について図１から図３、及び図１１を用いて説明する。

図１及び図２において、１はポリシリコン（第２の導電層に相当）で形成されたゲート線であり、その一部が分岐してスイッチングトランジスタのゲートになっている。２は第２メタル層（第１の導電層に相当）で形成された信号線であり、列方向に配置された画素のスイッチングトランジスタのソース領域３にソースコンタクト４を介して接続されている。第２メタル層で形成された信号線２は、その下層の第１メタル層（第３の導電層に相当）で形成されたソース配線５とスルーホールで接続された後、ソース配線５とソース領域３とをソースコンタクト４を介して接続している。スイッチングトランジスタのドレイン領域７はドレインコンタクト６を介して第１メタル層で形成された第１のドレイン配線８に接続されている。第１のドレイン配線８はスルーホールを介して第２メタル層で形成された第２のドレイン配線（配線パターンとなる）９に接続されている。さらに、第２のドレイン配線９はスルーホールを介して、従来技術と同様に遮光層１７の穴を通って反射電極１６に接続されている。液晶層１９は、反射電極１６上に図示しない保護膜をつけた後、反射電極１６の対向電極となる、光透過性基板に形成された透明電極となる液晶共通電極１８との間に所定の間隔をもって挟み込まれる。ここで、第１及び第２メタル層は、Ａｌなどの金属材料が好適に用いられるが、それに限定するものではなく、電気的な導通が可能な材料である導電層であればよい。

また、第１のドレイン配線８は、第１のコンタクトを介してその下層のポリシリコン（第２の導電層に相当）で形成された容量電極１０に接続されている。容量電極１０は、スイッチングトランジスタを形成するゲート酸化膜を同等の酸化膜を挟んでＮ^＋型の拡散領域で形成された共通電極１１（Ｖｃｏｍ電極）とで各画素の保持容量を形成している。

スイッチングトランジスタのゲート電極の上部には、第１メタル層（第３の導電層に相当）で形成され且つ信号線２に接続されているソース配線５と、第１メタル層で形成されたドレイン配線８との間に配置された第１のシールド線１２が設けられている。なお、第１のシールド線は固定電位が供給された導電層となる。

この第１のシールド線１２に所定の定電圧を印加して固定電位とすることで、ソース配線５から第１のドレイン配線８へのクロストークが起こらないようにシールドしている。

さらに、第１のシールド線１２の上部には、第２メタル層（第１の導電層に相当）で形成された第２のシールド線１３がある。そしてシールド線１３は信号線２と第２メタル層（第１の導電層に相当）で形成された第２のドレイン配線９との間に配置されている。この第２のシールド線１３に第１のシールド線１２と同様に所定の定電圧を印加し固定電位することで、信号線２から第２のドレイン配線９へのクロストークが起こらないようにシールドしている。また、第１のシールド線１２は、第２のコンタクトを介して容量を構成する共通電極（Ｎ^＋拡散層）１１と接続されている。

さらに、図３に示すように、第１のシールド線１２は、ポリシリコン（第２の導電層に相当）で形成された容量電極１０と第２メタル層（第１の導電層に相当）で形成された信号線２との間に配置されるように容量上部は幅広くパターンニングされている。

これにより、信号線２と容量電極１０との間をシールドすることになり、信号線からのクロストークの影響を受けにくくしている。

また、図１中の右側（画素の右側）には、第１メタル層（第３の導電層に相当）で形成されたシールド線１４が配置され、容量が形成されていないところで、第３のコンタクトを介してＰ^＋領域に接続されＰ型Ｓｉ基板の電位をとっている。さらに、図１及び図３に示すように、シールド線１４の上部には、第２メタル層（第１の導電層に相当）で形成されたシールド線１５が配置されている。これにより、シールド線１４は、隣接画素のソース配線５に対してシールドの役割をしており、シールド線１５は、隣接画素の信号線に対してシールドの役割を果たしている。

図１１は、図１で示した画素を４×４のマトリックス状に複数配置したものである。本実施形態においては、全ての画素は略同一の向きで配置されている。図１１に示すように、所定の画素の信号線２と、この所定の画素のドレイン配線９との間には、その画素のシールド線１３が配置されている。また、所定の画素の信号線２と、この所定の画素と隣接する画素のドレイン配線９の間には、隣接画素のシールド線１５が配置された構成となっている。更に所定の画素のソース配線５と、この所定の画素のドレイン配線８との間にはシールド線１２が配置され、所定の画素のソース配線５と、この所定の画素と隣接する画素のドレイン配線８との間にはシールド線１４が配置されている。このような構成により、クロストークの発生を低減することが出来る。また、液晶層が封止されている反射電極１６から液晶共通電極までは従来と同じ構造なので説明を省く。

なお、本実施形態において、画素のマトリックスレイアウトは図１１に示されるものに限定されるものではなく、例えば図１２〜図１４に示されるマトリックスも好適に適用可能である。

図１２は画素を４×４のマトリックス状に複数配置したものである。図１２では、奇数列の画素と偶数列の画素が、垂直方向（図面の縦方向）を軸として線対称となるように配置されている。この構成を用いた場合は、２Ｎ画素単位（Ｎは正の整数）で画素電圧を同時に書き込むこと事が必要である。図１２で示す構成の場合も、信号線２とドレイン配線９の間には、シールド線１３が配置された構成となっている。また、ソース配線５とドレイン配線８と間にはシールド線１２が配置される構成となっている。それによりクロストークの発生を低減することが出来る。

図１３も画素を４×４のマトリックス状に複数配置したものである。図１２では、奇数行の画素と偶数行の画素が、水平方向（図面の横方向）を軸として線対称となるように配置されている。図１３で示す構成の場合でも、信号線２とドレイン配線９の間には、シールド線１３またはシールド線１５が配置された構成となっている。また、ソース配線５とドレイン配線８と間にはシールド線１２またはシールド線１４が配置される構成となっている。それによりクロストークの発生を低減することが出来る。

図１４も画素を４×４のマトリックス状に複数配置したものである。図１４では、奇数行の画素と偶数行の画素が、水平方向（図面の横方向）に対して線対称で且つ垂直方向（図面の縦方向）に対して線対称となるように配置されている。この構成を用いた場合も図１２で示す構成と同様に、２Ｎ画素単位（Ｎは正の整数）で画素電圧を同時に書き込むこと事が必要である。図１４で示す構成の場合も、信号線２とドレイン配線９の間には、シールド線１３が配置された構成となっている。また、ソース配線５とドレイン配線８と間にはシールド線１２が配置される構成となっている。それによりクロストークの発生を低減することが出来る。

ここで、これまでに示した画素のマトリックスのレイアウトは、本実施形態に限定されるものではなく、本発明の他の実施形態にも好適に適用可能である。

なお、図２および図３中に示す各層（電極、配線等）の間で特記していないところは絶縁膜が配置されている。

さらに、反射電極１６も保持容量の一端を形成しているが、信号線２と反射電極１６の間には、遮光層１７が配置されている。そしてこの遮光層１７は、所定の定電圧が印加され、固定電位とされているのでシールド層として機能し、信号線２が反射電極１６にクロストークの影響を与えることは抑制される。また、遮光層１７に定電圧を印加することで、反射電極１６と遮光層１７の間も保持容量として使用することが出来る。

上述したように、本実施形態が示す画素レイアウトを用いることにより、図１１、図１３の画素レイアウトにおいては、図３に示すように、信号線の上下方向および左右方向に対して、所定の固定電位を持った配線パターンが配置される。また、図１２、図１４の画素レイアウトにおいては、同じ画素電圧が与えられる信号線群の上下方向、左右方向に対して、所定の固定電位を持った配線パターンが配置される。この構成によって、信号線または同じ画素電圧が与えられる信号線群を４方向（図３の上下方向、左右方向）からシールドした形になり、信号線の下も有効に保持容量として形成することが可能なので容量値を大きくとることができる。さらに、ドレイン配線、容量電極、および、反射電極に与えるクロストークを減少させることができ、画素サイズが小さくなっても良好な出力画像が得られる。

また、本実施形態においては、Ｐ型Ｓｉ基板を用いて説明したが、Ｎ型Ｓｉ基板を用いても構わず、どちらの基板を用いても、本実施形態による効果は変わらない。

さらに、本実施形態では、ゲート線にポリシリコンを用いたが、必ずしもゲート線がポリシリコンである必要が無い。すなわち、第１メタル層を用いてゲート線を形成し、必要な場所において、コンタクトを介してポリシリコンに接続して、そのポリシリコンがスイッチングトランジスタのゲートを構成する形になっても構わない。
［実施形態２］
図４は、本発明の第２の実施形態を示す１画素の概略平面図であり、図５は図４に示すＸ−Ｙ方向の断面図である。また、図６は、図１中のＡ−ＡＡ方向の断面図である。

本実施形態の第１の実施形態と大きく違う点は、保持容量の第１電極であるＮ^＋型の拡散層からなる電極がスイッチングトランジスタのドレイン領域と接しており、ドレイン配線と反射電極とに接続されていることである。また保持容量を形成する第２電極である共通電極はポリシリコンで形成されており、シールド線に接続されていることである。本実施形態では、第１の実施形態の第２メタル層に相当する層が要らない。

以下に、図４に示す画素レイアウト、および、断面構造の説明を行う。

１はポリシリコンで形成されたゲート線であり、その一部が分岐して、画素のスイッチングトランジスタのゲートになっている。２aは第１メタル層で形成された信号線であり、列方向に配置された画素のスイッチングトランジスタのソース領域３にソースコンタクト４を介して接続されている。スイッチングトランジスタのドレイン領域７はドレインコンタクト６を介して第１メタル層で形成されたドレイン配線８に接続されており、ドレイン配線８はスルーホールを介して反射電極１６に接続されている。

また、ドレイン領域７は、トランジスタと容量の素子分離を必要とせずに、Ｎ^＋型の拡散層で形成された容量電極１０ａに拡散領域の延長で接続されている。容量電極１０ａは、スイッチングトランジスタを形成するゲート酸化膜を同等の酸化膜を挟んでポリシリコンで形成された共通電極１１ａ（Ｖｃｏｍ電極）とで各画素の保持容量を形成している。

スイッチングトランジスタのゲート電極（ゲート配線の一部）の上部には、第１メタル層で形成されたシールド線１２がある。そして、シールド線１２は、信号線２ａと第１メタル層で形成されたドレイン配線８との間に配置されている。シールド線１２に所定の定電圧を印加することで、信号線２からドレイン配線８へのクロストークが起こらないようにシールドしている。シールド線１２は、コンタクトを介して容量を構成する共通電極１１ａと接続されている。

さらに、ポリシリコンで形成された共通電極１１ａは、第１のメタル層で形成された信号線２とＮ⁺拡散で形成された容量電極１０ａとの間に配置されている。よって、信号線２と容量電極１０ａとの間をシールドすることになり、信号線からのクロストークの影響を受けなくなる。

また、図４中の右側（画素の右側）には、第１メタル層で形成されたＧＮＤシールド線１４が配置され、容量が形成されていないところで、コンタクトを介してＰ^＋領域に接続されＰ型Ｓｉ基板の電位をとっている。これにより、ＧＮＤシールド線１４は、隣接画素の信号線に対してシールドの役割をしている。また、遮光層１７は、実施形態１と同様に所望の固定電位をもって配置されているので、信号線２が反射電極１６に及ぼすクロストークは抑制される。また、液晶層１９が封止されている反射電極１６から液晶共通電極１８までは実施形態１と同じ構造なので説明を省く。

なお、図５および図６中に示す各層（電極、配線）の間で特記していないところには絶縁膜が配置されている。

上述したように、本実施形態が示す画素レイアウトを用いることにより、信号線の上下方向および左右方向に対して、所定の固定電位を持った配線パターンが配置される。その結果、信号線を４方向（上下、左右）からシールドした形になり、信号線の下も有効に保持容量として形成することが可能なので容量値を大きくとることができる。さらに、ドレイン配線、保持容量電極、および、反射電極に与えるクロストークを減少させることができ、画素サイズが小さくなっても良好な出力画像が得られる。

また、本実施形態においては、Ｐ型Ｓｉ基板を用いて説明したが、Ｎ型Ｓｉ基板を用いても構わず、どちらの基板を用いても、本実施形態が示す効果は変わらない。

なお、本実施形態の構成では、第１の実施形態の構成よりメタル層が一層少なくても実現できる構成である。
［実施形態３］
図８を用いて、本発明に係わるアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクターシステムについて説明する。図８は液晶プロジェクタ用光学システムの一例である。１１０１はランプ、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。また、１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は本発明に係わるアクティブマトリックス基板を用いた反射型液晶パネル、１１１１は投影レンズ、１１１２は全反射ミラーである。

ランプ１１０１から出た光束はリフレクター１１０２で反射し、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法も有るが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。Ｐ波は偏光ビームスプリッター１１０５で反射し、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６により、パネルに集光される。パネルに集光される間に、色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶パネル１１１０に入射する。液晶パネル１１１０では液晶シャッターが、映像に合わせて画素ごとに電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。

本発明は、液晶を用いて画像、文字を表示する反射型液晶表示装置、反射型液晶表示装置用基板及び液晶プロジェクターシステムに適用できる。

本発明の第１の実施形態を示す１画素の概略平面図である。 図１のＸ−Ｙ方向の断面図である。 図１のＡ−ＡＡ方向の断面図である。 本発明の第２の実施形態を示す１画素の概略平面図である。 図４のＸ−Ｙ方向の断面図である。 図４のＡ−ＡＡ方向の断面図である。 本発明の反射型液晶表示装置におけるアクティブマトリックス駆動回路を説明するブロック図である。 液晶プロジェクターシステムを示す図である。 従来の１画素の概略平面図である。 図９のＸ−Ｙ方向の断面図である。 図１の画素を４×４に配列したマトリックスのレイアウト図である。 画素を４×４に配列した他の例のマトリックスのレイアウト図である。 画素を４×４に配列した他の例のマトリックスのレイアウト図である。 画素を４×４に配列した他の例のマトリックスのレイアウト図である。

符号の説明

１ ゲート線
２ 信号線
３ ソース領域
４ ソースコンタクト
５ ソース配線（第１メタル層）
６ ドレインコンタクト
７ ドレイン領域
８ ドレイン配線（第１メタル層）
９ ドレイン配線（第２メタル層）
１０ 容量電極（ポリシリコン）
１１ 共通電極（N+拡散）
１２ シールド線（第１メタル層）
１３ シールド線（第２メタル層）
１４ シールド線（第１メタル層）
１５ シールド線（第２メタル層）
１６ 反射電極
１７ 遮光層

Claims (8)

1. 透明電極を有する光透過性基板と、
   液晶層と、
   スイッチ素子と保持容量と反射電極とを有する画素と、前記スイッチ素子を介して前記保持容量及び前記反射電極に接続され、且つ前記保持容量の少なくとも一部の上部に配置された信号線と、を有し、前記液晶層を間に挟んで前記透明電極と前記反射電極とが対向するように配置された半導体基板と、
   を含む反射型液晶表示装置であって、
   前記信号線は第１の導電層からなり、
   前記保持容量は、前記半導体基板に形成された拡散層からなる第１電極と、前記第１の導電層に対して下層となる第２の導電層からなる第２電極と、を有し、
   少なくとも前記保持容量の一部上に前記信号線が配置された領域において、前記第２電極と前記信号線との間に、固定電位が供給されたシールド線が配置されていることを特徴とする反射型液晶表示装置。
2. 前記スイッチ素子と前記反射電極とは配線パターンを介して接続され、該配線パターンは前記信号線と同一の前記第１の導電層からなり、前記信号線と前記配線パターンとの間に、固定電位が供給された、前記第１の導電層からなる他のシールド線が配置されていることを特徴とする請求項１に記載の反射型液晶表示装置。
3. 前記画素はマトリックス状に複数配置されており、隣接する画素の配線パターンと前記信号線との間に、固定電位が供給された、前記第１の導電層からなる前記隣接する画素の別のシールド線が配置されていることを特徴とする請求項２に記載の反射型液晶表示装置。
4. 前記反射電極と前記信号線との間に、固定電位が与えられた遮光層が配置されていることを特徴とする請求項１〜３のいずれか１項に記載の反射型液晶表示装置。
5. 前記シールド線と前記他のシールド線とがスルーホールを介して接続されていることを特徴とする請求項２に記載の反射型液晶表示装置。
6. 前記導電層に供給される固定電位は、前記拡散層に供給される固定電位と同じ電位であることを特徴とする請求項２に記載の反射型液晶表示装置。
7. 請求項１〜６のいずれか１項に記載の反射型液晶表示装置を有する液晶プロジェクターシステム。
8. スイッチ素子と保持容量と反射電極とを有する画素と、前記スイッチ素子を介して前記保持容量及び前記反射電極に接続され、且つ前記保持容量の少なくとも一部の上部に配置された信号線と、を含み、半導体基板からなる反射型液晶表示装置用の基板であって、前記信号線は第１の導電層からなり、
   前記保持容量は、前記半導体基板に形成された拡散層からなる第１電極と、前記第１の導電層に対して下層となる第２の導電層からなる第２電極と、を有し、
   少なくとも前記保持容量の一部上に前記信号線が配置された領域において、前記第２電極と前記信号線との間に、固定電位が供給されたシールド線が配置されていることを特徴とする反射型液晶表示装置用の基板。