JPWO2009041112A1

JPWO2009041112A1 - 表示装置

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Publication number: JPWO2009041112A1
Application number: JP2009534208A
Authority: JP
Inventors: 海瀬　泰佳; 泰佳海瀬; 吉田　圭介; 圭介吉田; 前田　和宏; 和宏前田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2007-09-27
Filing date: 2008-05-09
Publication date: 2011-01-20
Also published as: US20100231493A1; CN101796455A; CN101796455B; EP2192442A4; WO2009041112A1; EP2192442A1

Abstract

本発明は、表示品位の向上が可能な表示装置を提供する。本発明の表示装置は、ｎ行ｍ列（ｎ及びｍは、それぞれ２以上の整数を表す。）のマトリクス状に配列された画素と、略格子状に設けられたｎ本のソースライン及びｍ本のゲートラインとを有する表示装置であって、該表示装置は、奇数行の画素と偶数行の画素とが互いに反転した構成を有し、かつ該奇数行の画素と該偶数行の画素との境界領域に設けられた共通の保持容量配線を有し、該保持容量配線は、奇数行の画素用の保持容量用電極と、偶数行の画素用の保持容量用電極とそれぞれ絶縁膜を挟んで対向する表示装置である。

Description

本発明は、表示装置に関する。より詳しくは、画素に保持容量が形成されるアクティブマトリクス駆動型の表示装置に関するものである。

近年、スイッチング素子としてＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えるアクティブマトリクス型液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板の間に液晶層が配置されてなる液晶表示パネルを備える。液晶表示パネルの一方の基板には、ゲートライン（走査信号線）とソースライン（映像信号線）とが格子状に設けられ、画像を形成するための画素電極がマトリクス状に配置されている。ゲートラインとソースラインとの交点近傍にはＴＦＴが設けられ、画素電極への電圧の印加が制御される。また、液晶表示パネルの他方の基板には、画素電極との間に電圧を印加するための共通電極が設けられており、画素電極と共通電極とによって液晶容量が形成されている。

このような液晶表示装置では、各ゲートラインを１水平走査期間ずつ順次に選択するために、各ゲートラインへの走査信号の印加が１垂直走査期間を周期として繰り返される。このため、画素電極と共通電極とによって形成される各液晶容量に蓄積された電荷は、ほぼ１垂直走査期間保持されなければならない。ところが、液晶容量だけではその蓄積された電荷が保持されない場合には、液晶容量と並列に保持容量が設けられる。保持容量は、一般的に、画素電極又は画素電極と電気的に接続された保持容量用電極と、保持容量配線とによって形成される。

一方、液晶表示装置等の表示装置の分野では、解像度の向上や小型化に伴って、画素の高精細化が進展しており、画素の開口率を向上させる技術がより強く求められるようになっている。開口率を向上させる方法として、特許文献１の図２９、３０には、反射領域内の液晶層の厚さを透過領域内の液晶層の厚さよりも小さくする透明誘電体層に関し、行方向及び／又は列方向に沿って隣接した画素領域の透明誘電体層を連続するように形成する技術が開示されている。

このように画素の開口率向上が求められるなか、一般に保持容量を大きく確保しようとすると、開口率の低下を招いていた。これに対し、開口率を減少させることなく保持容量を形成させる技術として、特許文献２には、画素の隣り合う２つの行間に形成した電極配線とトランジスタのゲート絶縁膜の延長部とトランジスタの半導体薄膜の延長部とによって保持容量を形成する技術が開示されている。
特開２００５−１８９３５１号公報特開平２−１７６７２５号公報

しかしながら、特許文献２には、ソースラインを画素の列数に対して２倍の本数設け、ゲートラインを画素の行数に対して１／２倍設ける構成が開示されており、そのような構成については、開口率においてゲートラインの本数が減ることによる利得よりもソースラインの本数が増えることによる損失の方が大きくなりやすく、工夫の余地があった。また、ソースライン同士を近接させて設けることで短絡が生じやすくなるおそれもあった。

本発明は、上記現状に鑑みてなされたものであり、表示品位の向上が可能な表示装置を提供することを目的とするものである。

本発明者らは、高精細な表示装置の表示品位を向上させる手段について種々検討したところ、表示装置における保持容量配線の配置に着目した。そして、ｎ本のソースラインとｍ本のゲートラインとが格子状に設けられた構成において、奇数行の画素と偶数行の画素とを、奇数行の画素と偶数行の画素との境界線を対称軸として互いに反転した構成となるようにそれぞれ設けることにより、奇数行の画素と偶数行の画素とで保持容量配線を共用させることが可能となり、それによって、保持容量配線の本数を削減して開口率を向上させる効果や、保持容量配線１本あたりの配線幅を広げて電気抵抗を低減させる効果が充分に得られることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、ｎ行ｍ列（ｎ及びｍは、それぞれ２以上の整数を表す。）のマトリクス状に配列された画素と、格子状に設けられたｎ本のソースライン及びｍ本のゲートラインとを有する表示装置であって、該表示装置は、奇数行の画素と偶数行の画素とが互いに反転した構成を有し、かつ該奇数行の画素と該偶数行の画素との境界領域に設けられた共通の保持容量配線を有し、該保持容量配線は、奇数行の画素用の保持容量用電極と、偶数行の画素用の保持容量用電極とそれぞれ絶縁膜を挟んで対向する表示装置である。なお、マトリクス状に配列された画素とは、行方向及び列方向に複数配置された画素であればよく、デルタ配列の画素も含まれる。また、格子状とは、配線（ライン）が設けられた領域が全体として実質的に格子状となっていればよく、各配線が必ずしも直交していなくてもよい。

上記共通の保持容量配線は、奇数行の画素用の保持容量用電極と絶縁膜を挟んで対向することにより奇数行の画素の保持容量を形成し、かつ偶数行の画素用の保持容量用電極と絶縁膜を挟んで対向することにより偶数行の画素の保持容量を形成する。言い換えれば、上記共通の保持容量配線は、奇数行の画素と偶数行の画素とで共用され、１本で２行の画素の保持容量を形成するといえ、従来１行の画素ごとに設けられていた保持容量配線を２行の画素ごとに設けることになる。したがって、上記共通の保持容量配線は、通常、平行に複数存在する奇数行の画素と偶数行の画素との境界領域に対し、１つおきに配置されることになる。その結果として、本発明によれば、保持容量配線の設置面積を減らし、開口率の向上を図ることができる。また、保持容量配線の設置面積を減らすことに代えて、又は、保持容量配線の設置面積を減らすことに加えて、保持容量配線１本あたりの配線幅を広げれば電気抵抗を低減させることができ、クロストークの抑制等を図ることができる。更に、保持容量配線のパターンの簡素化による歩留り向上も可能となる。なお、本発明において、保持容量配線及び保持容量用電極の少なくとも一方は、金属等の遮光性の導電材料から形成されるものであることが好ましい。

本発明の好ましい形態としては、上記奇数行の画素用の保持容量用電極と上記偶数行の画素用の保持容量用電極とは、保持容量配線の延伸方向に並んで配置されている形態が挙げられる。この形態によれば、保持容量配線の配線幅を広げることなく、奇数行の画素用及び偶数行の画素用の保持容量用電極を保持容量配線と重なり合うように配置することができるので、保持容量配線の設置面積を減らして開口率の向上を図る場合に好適である。なお、保持容量用電極は、保持容量配線に対して上層であっても下層であってもよい。

また、好ましい形態としては、半導体層を備える薄膜トランジスタを画素ごとに有し、上記半導体層は、ゲートラインとの重畳部を備え、かつ上記奇数行の画素の半導体層と上記偶数行の画素の半導体層とは、一体化されており、共通のコンタクトホールによりソースラインに接続されている形態が挙げられる。この形態は、ｎ行の画素に対してｎ本のソースラインが設けられ、奇数行の画素と偶数行の画素とが共通のソースラインに接続される構成において可能となる。この形態では、奇数行の画素の半導体層と偶数行の画素の半導体層とを一体化することによって、奇数行及び偶数行の画素の半導体層とソースラインとを共通のコンタクトホールにより接続することが可能となっている。このようにして、奇数行の画素と偶数行の画素とでコンタクトホールを共用することにより、コンタクトホールの数を減らすことができ、本発明において更なる開口率の向上を図ることができる。

上記共通のコンタクトホールの好ましい形態としては、保持容量配線が配置されていない奇数行の画素と偶数行の画素との間に設けられた形態が挙げられる。本発明においては、従来１行の画素ごとに設けられていた保持容量配線を２行の画素ごとに設けることができるので、それにより保持容量配線が配置されなくなる奇数行の画素と偶数行の画素との間の領域を活用することが可能となる。したがって、この領域に上記共通のコンタクトホールを配置することにより、画素ごとに独立したコンタクトホールを他の領域に形成する場合に比べて開口率を高めることが可能となる。

上記共通のコンタクトホールは、１つの半導体層に対して１つであってもよいし、２以上であってもよい。１つの半導体層に対して１つであれば、奇数行の画素の半導体層と偶数行の画素の半導体層とを一体化したことにより、従来１つの画素ごとに１つずつ必要であったコンタクトホールを半減させることができ、開口率の向上を図ることができる。また、１つの半導体層に対して２以上であれば、画素ごとに独立して設けられた半導体層と接続されるコンタクトホールの数を２以上設ける場合に比べ、開口率の低下を抑制しつつ効率よく接続信頼性を向上させることができる。

本発明の表示装置の好ましい形態としては、保持容量配線が配置されていない奇数行の画素と偶数行の画素との間に共通の付加回路を有する形態が挙げられる。本発明においては、従来１行の画素ごとに設けられていた保持容量配線を２行の画素ごとに設けることができるので、それにより保持容量配線が配置されなくなる奇数行の画素と偶数行の画素との間の領域を活用することが可能となる。したがって、この領域に上記共通の付加回路を配置することにより、画素ごとに独立した付加回路を他の領域に形成する場合に比べて開口率を高めることが可能となる。上記付加回路の種類としては、例えば、光センサー用回路、メモリー回路が挙げられる。

本発明の表示装置の好ましい形態としては、画素ごとに反射領域と透過領域とを有し、奇数行の画素と偶数行の画素とが互いに反転して奇数行の画素の反射領域と偶数行の画素の反射領域とが隣接する構成を有し、かつ隣接する奇数行の画素の反射領域及び偶数行の画素の反射領域に対応する位置に一体化された突起を有する形態が挙げられる。上記突起は、本発明の表示装置が液晶表示装置である場合には、反射電極が形成された基板側の反射電極と重なり合う位置に設けられたものであってもよいし、反射電極が形成された基板と液晶層を挟んで対向する対向基板の反射電極と対向する位置に設けられたものであってもよい。一般に、画素の反射領域に対応する位置に形成される突起上にはスペーサを配置することがあり、そのためには、スペーサの配置領域を確保し、かつスペーサの配置ずれに対する余裕分（マージン）を確保する必要がある。このため、突起の小型化は困難であるが、この形態によれば、画素ごとに独立して突起を形成する場合に比べて、画素内の突起の配置面積が同じであっても突起を大型化することができる。その結果、突起の形成上の問題が解消され、画素内の反射領域の面積をより小さくすることが可能となり、透過領域の開口率を高めることが可能となる。

また、フォトリソグラフィーにより感光性樹脂で突起を形成する場合等には、製造技術の問題上、突起の側面は傾斜し、この側面に対応する基板上の領域は、所望の表示を行うことができない無効領域となってしまうことがあるが、上記一体化された突起を有する形態においては、画素ごとに独立して突起を形成する場合に比べて、無効領域の面積を低減することができる。

更に、本発明においては、従来１行の画素ごとに設けられていた保持容量配線を２行の画素ごとに設けることができるので、それにより保持容量配線が配置されなくなる奇数行の画素と偶数行の画素との間の領域を活用することが可能となる。したがって、この領域に上記一体化された突起を配置することが好ましい。上記突起は、通常、半透過型液晶表示装置において、反射領域と透過領域の液晶層の光路長を揃えるために、反射領域の液晶層の厚みを減少させる目的で設けられる。

本発明の表示装置によれば、保持容量配線の設置面積を減らし、開口率の向上を図ることができる。また、保持容量配線の設置面積を減らすことに代えて、又は、保持容量配線の設置面積を減らすことに加えて、保持容量配線１本あたりの配線幅を広げれば電気抵抗を低減させることができ、クロストークの抑制等を図ることができる。更に、保持容量配線のパターンの簡素化による歩留り向上も可能となる。

以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。例えば、以下の実施形態は、液晶表示装置に関するものであるが、本発明の表示装置はそれに限定されるものではない。

実施形態１
液晶表示装置は、一対の基板の間に液晶層が設けられてなる液晶表示パネルを備え、基板に設けられた電極を用いて液晶層に電圧を印加することにより液晶分子の配向を変化させて表示を行うものである。本実施形態において、画素の駆動制御は、薄膜トランジスタ（ＴＦＴ）、画素電極が画素ごとにマトリクス状に配置されたアクティブマトリクス基板において行われる。図１は、実施形態１の表示装置においてアクティブマトリクス基板上の画素の回路構成を示す平面模式図である。図２は、図１のＡ−Ｂ線に沿った切断面の構成を示す断面模式図である。

図１に示すように、アクティブマトリクス基板においては、ＴＦＴ及び画素電極１８が画素ごとに配置されている。ＴＦＴは、シリコンで形成されたＴＦＴ半導体層１２とゲートライン１４とがゲート絶縁膜１３を挟んで重なり合う部分の一方の側に、第一のコンタクトホール３１によってソースライン１６に接続される部分が設けられ、他方の側に、第二及び第三のコンタクトホール３２、３３によって画素電極１８に接続される部分が設けられた構成を有する。ゲートライン１４を通じて走査信号が供給されると、ＴＦＴ半導体層１２が導通し、ソースライン１６を通じて供給される画像信号が画素電極１８に供給されることになる。画素電極１８に供給された画像信号が液晶層の分子の配向を制御することにより、画像の表示が行われる。

本実施形態においては、図１に示すように、図１中の上段に示された奇数行の画素と、図１中の中段に示された偶数行の画素とは、互いに反転した構成を有しており、奇数行の画素と偶数行の画素との境界線を中心軸として線対称の関係にある。このため、画素同士の境界領域において、奇数行の画素の保持容量用電極２２ａと偶数行の画素の保持容量用電極２２ｂが近接し、奇数行及び偶数行の画素において共用される保持容量配線２４の配置が可能となる。本実施形態では、奇数行の画素において画素電極１８の下端部と重なり合うように保持容量用電極２２ａが設けられ、偶数行の画素において画素電極１８の上端部と重なり合うように保持容量用電極２２ｂが設けられており、保持容量配線２４は、両保持容量用電極２２ａ、２２ｂと重なり合う領域及び両保持容量用電極２２ａ、２２ｂ間の領域に形成されている。また、本実施形態では、画素ごとに保持容量用電極２２の配置がずれることによって保持容量の値がばらつくのを防止するために、保持容量用電極２２の配置精度に対応した余裕分（マージン）だけ保持容量配線２４が太く形成されている。

また、本実施形態のアクティブマトリクス基板は、図２に示すように、基板１１側から順にＴＦＴ半導体層１２、ゲート絶縁膜１３、ゲートライン１４、第一の層間絶縁膜１５、ソースライン１６、第二の層間絶縁膜１７、画素電極１８、配向膜１９が順次積層して形成された構造を有する。また、ＴＦＴ半導体層１２と同じ階層には、保持容量用電極２２がＴＦＴ半導体層１２と同じ材料により形成され、ゲートライン１４と同じ階層には保持容量配線２４がゲートライン１４と同じ材料により形成され、保持容量用電極２２と保持容量配線２４とがゲート絶縁膜１３を挟んで対向する。ＴＦＴ半導体層１２と保持容量電極２２とは、フォトリソグラフィーにより同時に形成することができる。同様に、ゲートライン１４と保持容量配線２４とは、フォトリソグラフィーにより同時に形成することができる。

本実施形態において、画素電極１８は長方形で形成されており、説明の便宜上、画素電極１８が配置される基板面内の領域を画素と称し、その長辺に沿った方向を縦方向と称し、その短辺に沿った方向を横方向と称する。ゲートライン１４は、画素の中央を横方向に伸び、ソースライン１６は画素同士の間を縦方向に伸び、これらは直交している。ゲートライン１４は、ソースライン１６と直交する部分の近傍で枝分かれした分岐部１４ａを有しており、分岐部１４ａもゲート絶縁膜１３を挟んでＴＦＴ半導体層１２と重なり合っている。このように、ゲートライン１４とＴＦＴ半導体層１２とは、ゲートラインの分岐部１４ａを含めて画素ごとに２ヶ所で重なり合っており、デュアルゲート構造を有している。

図１において、ソースライン１６は、画素の右上に位置し、かつ第一の層間絶縁膜１５及びゲート絶縁膜１３を貫通する第一のコンタクトホール３１により、ＴＦＴ半導体層１２と電気的に接続されている。ＴＦＴ半導体層１２は、ソースライン１６に沿って線状に伸び、画素の右端の中央付近においてゲートライン１４及びその分岐部１４ａとの重なり部（チャネル）を形成し、画素の右端の下寄りの位置で画素中央側に屈曲する。そして、ＴＦＴ半導体層１２は、画素の下端近傍、右寄りに位置し、かつゲート絶縁膜１３及び第一の層間絶縁膜１５を貫通する第二のコンタクトホール３２により、ソースライン１６と同じ階層に設けられた島状の導電部２６と電気的に接続されている。島状の導電部２６は、第二の層間絶縁膜１７を貫通する第三のコンタクトホール３３により、画素電極１８と電気的に接続されている。

また、本実施形態においては、図１に示すように、奇数行の画素のＴＦＴ半導体層と偶数行の画素のＴＦＴ半導体層とは一体化されている。本実施形態においては同一列の画素のＴＦＴ半導体層１２は、それぞれ共通のソースライン１６に接続されることから、奇数行の画素のＴＦＴ半導体層と偶数行の画素のＴＦＴ半導体層との一体化が可能である。例えば、図１において、図１中の中段の画素と下段の画素とで一体化されたＴＦＴ半導体層１２は、第一のコンタクトホール３１から上方に伸び、図１中の中段に示された偶数行の画素の画素電極１８との接続に用いられる部分と、第一のコンタクトホール３１から下方に伸び、図１中の下段に示された奇数行の画素の画素電極１８との接続に用いられる部分とを有している。このように、第一のコンタクトホール３１を奇数行の画素と偶数行の画素とで共用することにより、コンタクトホールの数を減らし、開口率を向上させることができる。また、本実施形態においては、図１中の上段に示された奇数行の画素と、図１中の中段に示された偶数行の画素との境界領域に保持容量配線２４が設けられ、かつ図１中の中段に示された偶数行の画素と、図１中の下段に示された奇数行の画素との間に第一のコンタクトホール３１が設けられることにより、開口率の向上が図られている。

本実施形態においては、奇数行の画素の保持容量用電極２２ａと偶数行の画素の保持容量用電極２２ｂとは、保持容量配線２４の延伸方向に沿って互いに平行に配置されているが、保持容量配線２４を細くする場合や画素電極１８の長辺側に位置させる場合には、保持容量配線２４の延伸方向に並んで配置させてもよい。図３に示すように、保持容量配線２４の延伸方向に沿って互いに平行な配置では、保持容量用電極２２ａ、２２ｂ間に電極の配置精度に応じたマージンを確保する必要があり、保持容量配線２４の細線化が困難な場合がある。これに対し、図４に示すように、保持容量配線２４の延伸方向に並んだ配置では、保持容量用電極２２ａ、２２ｂ間のマージンは保持容量配線２４の配線幅に影響しない。

また、本実施形態においては、第一の層間絶縁膜１５及びゲート絶縁膜１３を貫通し、ソースライン１６とＴＦＴ半導体層１２とを電気的に接続する第一のコンタクトホール３１は、１つのＴＦＴ半導体層１２につき１つ設けられているが、図５に一例を示すように、１つのＴＦＴ半導体層１２につき複数設ける形態としてもよい。これにより、ソースライン１６と各ＴＦＴ半導体層１２との電気的接続の信頼性を効率よく高めることができる。

実施形態２
本実施形態は、奇数行（Ｎ行目）の画素と偶数行（Ｎ＋１行目）の画素との境界領域に保持容量配線が設けられ、かつ該偶数行（Ｎ＋１行目）の画素と次の奇数行の画素（Ｎ＋２行目）との間に付加回路が設けられた形態に関するものである。図６は、実施形態２の表示装置においてアクティブマトリクス基板上の画素の回路構成を回路記号により模式的に示す平面図である。図６中、Ｃ_ＳＬ（Ｎ，Ｎ＋１）は、第Ｎ行及び第（Ｎ＋１）行の画素の駆動に用いられる保持容量配線を表し、ＧＬ（Ｎ）、ＧＬ（Ｎ＋１）は、それぞれ第Ｎ行、第（Ｎ＋１）行の画素の駆動に用いられるゲートラインを表し、ＳＬ（Ｍ）、ＳＬ（Ｍ＋１）、ＳＬ（Ｍ＋２）はそれぞれ第Ｍ列、第（Ｍ＋１）列、第（Ｍ＋２）列の画素の駆動に用いられるソースラインを表している。

本実施形態においては、保持容量配線の配置されない画素間の領域に、付加回路として光センサー用回路の一部が形成されている。図６に示すように、付加回路には、６つ（３行２列）の画素ごとに１つのフォトダイオード４１が配置されており、このフォトダイオード４１により入射光を電気信号に変換する。第（Ｎ＋１）行の画素に設けられたフォトダイオード４１のアノード側には、第（Ｎ＋１）行及び第（Ｎ＋２）行の画素に対応するリセット線ＲＳＩ（Ｎ＋１，Ｎ＋２）が接続され、カソード側には読出用ＴＦＴ４２のゲート電極が接続されている。読出用ＴＦＴ４２のソース電極は、ソースラインＳＬ（Ｍ＋１）に接続され、ドレイン電極は、ソースラインＳＬ（Ｍ）に接続されている。また、フォトダイオード４１のカソード側の配線は結節点（ｎｏｄｅ）４４で２つに分岐し、一方は、読出用ＴＦＴ４２のゲート電極に接続され、他方は、第（Ｎ＋１）行及び第（Ｎ＋２）行の画素に対応する読出制御線ＲＷＩ（Ｎ＋１，Ｎ＋２）とコンデンサ４３を形成している。

本実施形態の光センサー用回路の動作原理について、図６及び下記表１を参照して以下に説明する。表１は、光センサー用回路の各部の電位変化の一例を示したものであり、読出用ＴＦＴ４２の閾値電圧Ｖｔｈは１Ｖである。表１中、「Ｆ」はフローティング状態（電気的に浮かせた状態）にあることを表している。

（１）初期化
ＲＳＩ（Ｎ＋１，Ｎ＋２）の電位を−１０Ｖから０Ｖにすることで、フォトダイオード４１に順方向バイアス電位が印加され、結節点（ｎｏｄｅ）４４は０Ｖにリセットされる。リセット後、ＲＳＩ（Ｎ＋１，Ｎ＋２）の電位を再び−１０Ｖにする。

（２）センシング
第（Ｎ＋１）行の画素に設けられたフォトダイオード４１に照射される外光の光量が大きい場合には、フォトダイオード４１の抵抗が大きく低下し、結節点（ｎｏｄｅ）４４の電位はＲＳＩ（Ｎ＋１，Ｎ＋２）の電位−１０Ｖに近づく。一方、第（Ｎ＋１）行の画素に設けられたフォトダイオード４１に照射される外光の光量が小さい場合には、フォトダイオード４１の抵抗があまり低下せず、結節点（ｎｏｄｅ）４４の電位は０Ｖから大きくは変動しない。このように、マトリクス状に配列された複数のフォトダイオード４１のうち、明るい領域に位置するフォトダイオード４１は抵抗が大きく低下し、それに接続された結節点（ｎｏｄｅ）４４の電位が対応するＲＳＩの電位に近づくのに対し、暗い領域に位置するフォトダイオード４１は抵抗があまり低下せず、それに接続された結節点（ｎｏｄｅ）４４の電位は変動しない。

（３）読み出し
ＲＷＩ（Ｎ＋１，Ｎ＋２）を０Ｖから１０Ｖにすることで、コンデンサを介して接続される結節点（ｎｏｄｅ）４４は約１０Ｖ電位が上昇する。結節点（ｎｏｄｅ）４４は読出用ＴＦＴ４２のゲート電極に接続されていることから、結節点（ｎｏｄｅ）４４の電位に応じた電位がＳＬ（Ｍ＋１）からＳＬ（Ｍ）に出力される。すなわち、フローティング状態にあったＳＬ（Ｍ）の電位は、結節点（ｎｏｄｅ）４４の電位から読出用ＴＦＴ４２の閾値電圧Ｖｔｈ（＝１Ｖ）を差し引いた電位まで上昇し、その時点で読出用ＴＦＴ４２がオフ状態となる。この読み出しにおいて、ＳＬ（Ｍ＋１）は光センサーの読出基準電位線として機能し、ＳＬ（Ｍ）は光センサーの読出線として機能している。

本実施形態の光センサー用回路は、上記（１）〜（３）のサイクルを周期的に繰り返す。このような光センサー用回路を設けることにより、本発明の表示装置にタッチパネル機能等を付与することが可能である。

本実施形態においては、従来１行の画素に対して１本設けられていた保持容量配線を２行の画素に対して１本設ける構成に変更することで生じたスペースに付加回路を配置していることから、付加回路を設けることによる開口率の低下が抑制されている。

実施形態３
本実施形態は、半透過型液晶表示装置に関するものである。図７は、実施形態３の表示装置において画素の構成を示す平面模式図である。図８は、図７のＣ−Ｄ線に沿った液晶表示パネルの切断面の構成の一部を示す断面模式図である。本実施形態の半透過型液晶表示装置のアクティブマトリクス基板では、光を透過する透明電極５２と、液晶層側から入射した光を反射する反射電極５３とにより画素電極１８が形成される。反射電極５３は透明電極５２が配置された領域の一端に配置され、反射電極５３が配置された領域は反射領域を構成する。一方、画素電極１８内の反射電極５３が形成されていない残りの領域が透過領域を構成する。本実施形態においては、図７及び８に示すように、奇数行の画素と偶数行の画素とが互いに反転した構成を有することにより、奇数行の画素と偶数行の画素との境界領域として、反射領域同士が隣接する部分と、透過領域同士が隣接する部分とが交互に現れる。反射領域同士が隣接する部分では、アクティブマトリクス基板と対向する対向基板の側に、奇数行の画素の反射電極及び偶数行の画素の反射電極の両方に対向する一体化された突起５１が形成されている。また、透過領域同士が隣接する部分では、アクティブマトリクス基板の側に、保持容量配線２４が形成されている。突起５１は、反射領域の液晶層の厚みを透過領域の液晶層の厚みよりも小さくし、反射領域と透過領域との光路長の長さを揃えるものであり、好ましくは、反射領域の液晶層の厚みを透過領域の液晶の厚みの１／２にするものである。本実施形態では、奇数行の画素の反射領域に設けられる突起と偶数行の画素の反射領域に設けられる突起とが一体化されていることにより、図９に示すように、スペーサ６１の配置ずれに対するマージンを確保できる大きさであるとともに、画素内の反射領域を狭くして透過領域を広く確保している。また、本実施形態において突起５１は、スピンコート、スリットコート等により塗布して形成した厚さ１．０〜３．０μｍの透明樹脂膜をフォトリソグラフィーによりパターニングして形成することができる。図８に示すように、突起５１は裾が広がり、頂部から底部に向けて切断した断面が略台形状である。突起５１の傾斜した側面は、フォトリソグラフィーを用いた形成方法に起因して非意図的に形成されるものであり、この側面が位置する部分（無効領域）では液晶層の配向を充分に制御できず、所望の表示を行うことができない場合がある。しかしながら、本実施形態においては、２画素で一つの突起５１を共用していることから、一画素あたりの突起側面が位置する部分の面積が半減されており、表示品位の点で有利である。

また、本実施形態においては、突起５１は対向基板側に形成されているが、アクティブマトリクス基板側に設ける構成とすることも可能である。例えば、カラーフィルタオンアレイ型の液晶表示装置では、ＴＦＴ、配線等を備えるアクティブマトリクス基板にカラーフィルタが並設されるが、このような場合に突起をアクティブマトリクス基板に配置してもよい。

実施形態４
本実施形態は、画素の配列がデルタ配列である場合を示す。図１０は、実施形態４の表示装置においてアクティブマトリクス基板上の画素の回路構成を回路記号により模式的に示す平面図である。図１０中、Ｃ_ＳＬ（Ｎ，Ｎ＋１）は、第Ｎ行及び第（Ｎ＋１）行の画素の駆動に用いられる保持容量配線を表し、Ｃ_ＳＬ（Ｎ＋２，Ｎ＋３）は、第（Ｎ＋２）行及び第（Ｎ＋３）行の画素の駆動に用いられる保持容量配線を表し、ＧＬ（Ｎ）、ＧＬ（Ｎ＋１）、ＧＬ（Ｎ＋２）、ＧＬ（Ｎ＋３）は、それぞれ第Ｎ行、第（Ｎ＋１）行、第（Ｎ＋２）行、第（Ｎ＋３）行の画素の駆動に用いられるゲートラインを表し、ＳＬ（Ｒ）、ＳＬ（Ｇ）、ＳＬ（Ｂ）はそれぞれ赤の画素Ｒ、緑の画素Ｇ、青の画素Ｂの駆動に用いられるソースラインを表している。

本実施形態においては、第Ｎ行の赤、緑、青の画素の配列と第（Ｎ＋１）行の赤、緑、青の画素の配列とが画素１．５個分ずれており、例えば第Ｎ行の緑の画素と青の画素との境界線が、第（Ｎ＋１）行の赤の画素の中心線の延長線上に位置している。同じく、第（Ｎ＋１）行の赤、緑、青の画素の配列と第（Ｎ＋２）行の赤、緑、青の画素の配列とは画素１．５個分ずれており、第Ｎ行の赤、緑、青の画素の配列と第（Ｎ＋２）行の赤、緑、青の画素の配列とが揃っている。このように画素の配列がデルタ配列である場合においても、図１０に示すように、奇数行の画素（例えば、第Ｎ行、第（Ｎ＋２）行の画素）と、偶数行の画素（例えば、第（Ｎ＋１）行、第（Ｎ＋３）行の画素）とを、互いに反転した構成とし、画素同士の境界領域において、奇数行及び偶数行の画素において共用される保持容量配線を配置することが可能である。

なお、実施形態１〜４に係る液晶表示装置は、本発明の技術的範囲及び趣旨から乖離しなければ、各種の変更や修正が行われてもよい。例えば、実施形態１〜４では、保持容量用電極は、保持容量配線よりも下層に位置するが、保持容量配線よりも上層に位置してもよい。この場合、保持容量用電極は、画素電極と一体的に形成されていてもよい。すなわち、保持容量用電極を形成しようとする領域の層間絶縁膜を開口しておき、基板全面に導電膜を形成することにより、層間絶縁膜上の画素電極と層間絶縁膜の開口部下の保持容量用電極とを該導電膜によって一体的に形成することができる。

また、表示モードは、ねじれネマチック（ＴＮ；ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、垂直配向（ＶＡ；ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード等のように、画素電極と共通電極とが異なる基板に配置するものであってもよく、面内スイッチング（ＩＰＳ；Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードのように、画素電極と共通電極とを一方の基板に配置するものであってもよい。

更に、実施形態３においては半透過型液晶表示装置を示したが、実施形態１、２、４に係る液晶表示装置は、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置のいずれであってもよい。

なお、本願は、２００７年９月２７日に出願された日本国特許出願２００７−２５２１８０号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。

実施形態１の表示装置においてアクティブマトリクス基板上の画素の回路構成を示す平面模式図である。図１のＡ−Ｂ線に沿った切断面の構成を示す断面模式図である。保持容量配線と保持容量用電極との配置関係の一例を示す平面模式図である。保持容量配線と保持容量用電極との配置関係の別の一例を示す平面模式図である。実施形態１の表示装置において、ソースラインとＴＦＴ半導体層とを電気的に接続する第一のコンタクトホールを１つのＴＦＴ半導体層につき２つ設けた例を示すアクティブマトリクス基板の平面模式図である。実施形態２の表示装置においてアクティブマトリクス基板上の画素の回路構成を回路記号により模式的に示す平面図である。実施形態３の表示装置において画素の構成を示す平面模式図である。図７のＣ−Ｄ線に沿った液晶表示パネルの切断面の構成の一部を示す断面模式図である。突起におけるスペーサの配置マージンを説明するための断面模式図である。実施形態４の表示装置においてアクティブマトリクス基板上の画素の回路構成を回路記号により模式的に示す平面図である。

符号の説明

１１基板
１２ＴＦＴ半導体層
１３ゲート絶縁膜
１４ゲートライン
１４ａ分岐部
１５第一の層間絶縁膜
１６ソースライン
１７第二の層間絶縁膜
１８画素電極
１９配向膜
２２保持容量用電極
２２ａ奇数行の画素の保持容量用電極
２２ｂ偶数行の画素の保持容量用電極
２４保持容量配線
２６導電部
３１第一のコンタクトホール
３２第二のコンタクトホール
３３第三のコンタクトホール
４１フォトダイオード
４２読出用ＴＦＴ
４３コンデンサ
４４結節点（ｎｏｄｅ）
５１突起
５２透明電極
５３反射電極
５５液晶層
６１スペーサ

Claims

ｎ行ｍ列（ｎ及びｍは、それぞれ２以上の整数を表す。）のマトリクス状に配列された画素と、格子状に設けられたｎ本のソースライン及びｍ本のゲートラインとを有する表示装置であって、
該表示装置は、奇数行の画素と偶数行の画素とが互いに反転した構成を有し、かつ
該奇数行の画素と該偶数行の画素との境界領域に設けられた共通の保持容量配線を有し、
該保持容量配線は、奇数行の画素用の保持容量用電極と、偶数行の画素用の保持容量用電極とそれぞれ絶縁膜を挟んで対向することを特徴とする表示装置。
前記奇数行の画素用の保持容量用電極と前記偶数行の画素用の保持容量用電極とは、保持容量配線の延伸方向に並んで配置されていることを特徴とする請求項１記載の表示装置。
半導体層を備える薄膜トランジスタを画素ごとに有し、
該半導体層は、ゲートラインとの重畳部を備え、かつ
該奇数行の画素の半導体層と該偶数行の画素の半導体層とは、一体化されており、共通のコンタクトホールによりソースラインに接続されていることを特徴とする請求項１又は２記載の表示装置。
前記共通のコンタクトホールは、保持容量配線が配置されていない奇数行の画素と偶数行の画素との間に設けられたものであることを特徴とする請求項３記載の表示装置。
前記表示装置は、保持容量配線が配置されていない奇数行の画素と偶数行の画素との間に共通の付加回路を有することを特徴とする請求項１〜４のいずれかに記載の表示装置。
前記表示装置は、画素ごとに反射領域と透過領域とを有し、
奇数行の画素と偶数行の画素とが互いに反転して奇数行の画素の反射領域と偶数行の画素の反射領域とが隣接する構成を有し、かつ
隣接する奇数行の画素の反射領域及び偶数行の画素の反射領域に対応する位置に一体化された突起を有することを特徴とする請求項１〜５のいずれかに記載の表示装置。