JPH07128687A - アクティブマトリックス型パネル装置 - Google Patents
アクティブマトリックス型パネル装置Info
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- JPH07128687A JPH07128687A JP29271493A JP29271493A JPH07128687A JP H07128687 A JPH07128687 A JP H07128687A JP 29271493 A JP29271493 A JP 29271493A JP 29271493 A JP29271493 A JP 29271493A JP H07128687 A JPH07128687 A JP H07128687A
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- Japan
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- substrate
- terminal
- scanning signal
- electrodes
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Abstract
(57)【要約】
【目的】 配線の交差部をなくして製造歩留まりを向上
させ、開口率も向上させる。 【構成】 基板１上にマトリックス状に配置される各画
素ごとにＭＯＳＦＥＴ１２が設けられており、この各Ｍ
ＯＳＦＥＴ１２のゲート電極は画面の水平方向の各画素
に共通の走査信号線１３に接続され、ソース電極はこの
走査信号線１３と平行に形成された共通電極１７に接続
されている。なお、この共通電極１７は、画面の外側で
それぞれ接続されている。そして、ドレイン電極は各画
素電極１５に接続され、映像信号線１４は液晶層１６を
挟んで各画素電極１５に対向する位置に走査信号線１３
に対して垂直方向に形成された透明電極であり、各画素
電極１５との間でコンデンサを形成している。また、こ
れらは基板１１と透明基板１８とで挟まれた構造となっ
ている。
させ、開口率も向上させる。 【構成】 基板１上にマトリックス状に配置される各画
素ごとにＭＯＳＦＥＴ１２が設けられており、この各Ｍ
ＯＳＦＥＴ１２のゲート電極は画面の水平方向の各画素
に共通の走査信号線１３に接続され、ソース電極はこの
走査信号線１３と平行に形成された共通電極１７に接続
されている。なお、この共通電極１７は、画面の外側で
それぞれ接続されている。そして、ドレイン電極は各画
素電極１５に接続され、映像信号線１４は液晶層１６を
挟んで各画素電極１５に対向する位置に走査信号線１３
に対して垂直方向に形成された透明電極であり、各画素
電極１５との間でコンデンサを形成している。また、こ
れらは基板１１と透明基板１８とで挟まれた構造となっ
ている。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型パネル装置に関するものである。
ス型パネル装置に関するものである。
【０００２】
【従来の技術】投射型液晶表示装置などの液晶を使用し
て画像を表示する表示装置は、ＴＦＴ（Thin Film Tran
sistor）を各画素に使用したアクティブマトリックス型
の液晶パネルを用いて、１５０万画素や２００万画素の
映像を表示している。
て画像を表示する表示装置は、ＴＦＴ（Thin Film Tran
sistor）を各画素に使用したアクティブマトリックス型
の液晶パネルを用いて、１５０万画素や２００万画素の
映像を表示している。
【０００３】従来のアクティブマトリックス型の液晶パ
ネルを図５に示し、その等価回路を図６に示して以下に
説明する。まず、図５に示すように、透明な基板（ガラ
ス基板）１上の各画素ごとにＭＯＳＦＥＴ２が形成され
ており、この各ＭＯＳＦＥＴ２のゲート電極が走査信号
線３に接続され、ドレイン電極が映像信号線４に接続さ
れている。そして、ソース電極は各画素電極５に接続さ
れ、液晶層６を挟んで全面に形成されている全画素に対
する共通の透明電極（対向電極）７との間でコンデンサ
を形成しており、これらを基板１と透明基板（ガラス基
板）８とで挟んだ構成となっている。
ネルを図５に示し、その等価回路を図６に示して以下に
説明する。まず、図５に示すように、透明な基板（ガラ
ス基板）１上の各画素ごとにＭＯＳＦＥＴ２が形成され
ており、この各ＭＯＳＦＥＴ２のゲート電極が走査信号
線３に接続され、ドレイン電極が映像信号線４に接続さ
れている。そして、ソース電極は各画素電極５に接続さ
れ、液晶層６を挟んで全面に形成されている全画素に対
する共通の透明電極（対向電極）７との間でコンデンサ
を形成しており、これらを基板１と透明基板（ガラス基
板）８とで挟んだ構成となっている。
【０００４】そして、図６に示す等価回路を用いてその
動作を説明すると、まず、走査される位置にある走査信
号線３に電流が供給され、その走査信号線３に接続され
ている一列の各ＭＯＳＦＥＴ２が全てオン状態になる。
このとき、各映像信号線４には、オン状態となった各Ｍ
ＯＳＦＥＴ２の位置する画素用の映像信号に対応した電
流が供給されており、オン状態のＭＯＳＦＥＴ２に接続
されている各画素電極５に電流が供給れて、対向電極７
との間に形成されるコンデンサ（液晶層６）に電荷が蓄
積される。
動作を説明すると、まず、走査される位置にある走査信
号線３に電流が供給され、その走査信号線３に接続され
ている一列の各ＭＯＳＦＥＴ２が全てオン状態になる。
このとき、各映像信号線４には、オン状態となった各Ｍ
ＯＳＦＥＴ２の位置する画素用の映像信号に対応した電
流が供給されており、オン状態のＭＯＳＦＥＴ２に接続
されている各画素電極５に電流が供給れて、対向電極７
との間に形成されるコンデンサ（液晶層６）に電荷が蓄
積される。
【０００５】また、次の位置にある走査信号線３に電流
が供給されるとき、今までの走査信号線３には電流が供
給されなくなるので、次の走査まで各ＭＯＳＦＥＴ２は
オフ状態となり、その間中、蓄積電荷に応じた電圧が液
晶層６に印加される。そして、この各画素ごとに印加さ
れる電圧が液晶層６の配向方向を変化させて、透明な基
板１の下から照射されるバックライトの光を透過または
遮断させて画像を表示させている。さらに、各走査信号
線３ごとにこの様な動作を繰り返し行うことにより、映
像を表示することができる。
が供給されるとき、今までの走査信号線３には電流が供
給されなくなるので、次の走査まで各ＭＯＳＦＥＴ２は
オフ状態となり、その間中、蓄積電荷に応じた電圧が液
晶層６に印加される。そして、この各画素ごとに印加さ
れる電圧が液晶層６の配向方向を変化させて、透明な基
板１の下から照射されるバックライトの光を透過または
遮断させて画像を表示させている。さらに、各走査信号
線３ごとにこの様な動作を繰り返し行うことにより、映
像を表示することができる。
【０００６】
【発明が解決しようとする課題】以上、説明した従来の
アクティブマトリックス型液晶表示装置は、図５に示す
ように、各画素の周囲に走査信号線３と映像信号線４と
が張り巡らされているが、これらは光を透過しない金属
配線であるため、開口率を低下させる原因となってい
た。特に、高密度化すると、画面全体に対する走査信号
線３や映像信号線４の占める割合が増加して、開口率を
より低下させるため、明るさやコントラスト等の画質を
低下させていた。そして、反射型の液晶表示装置では、
バックライトからの光を基板１を透過させる必要がない
ので、多層構造を用いて、走査信号線３または映像信号
線４にオーバーラップして画素電極５を形成することに
より、開口率を上げることができるが、製造工程が複雑
になるので、この方法では、高密度化した液晶表示装置
を製造するのは困難であった。
アクティブマトリックス型液晶表示装置は、図５に示す
ように、各画素の周囲に走査信号線３と映像信号線４と
が張り巡らされているが、これらは光を透過しない金属
配線であるため、開口率を低下させる原因となってい
た。特に、高密度化すると、画面全体に対する走査信号
線３や映像信号線４の占める割合が増加して、開口率を
より低下させるため、明るさやコントラスト等の画質を
低下させていた。そして、反射型の液晶表示装置では、
バックライトからの光を基板１を透過させる必要がない
ので、多層構造を用いて、走査信号線３または映像信号
線４にオーバーラップして画素電極５を形成することに
より、開口率を上げることができるが、製造工程が複雑
になるので、この方法では、高密度化した液晶表示装置
を製造するのは困難であった。
【０００７】また、図５に示した構造の液晶パネル装置
は、各画素の周囲で走査信号線３と映像信号線４とが交
差しており、この交差部で配線が短絡することが多く、
また、電気的に分離するための製造プロセスも複雑であ
ることから、製造歩留まりを低下させる原因となってい
た。そこで本発明は、配線の交差部をなくして製造歩留
まりを向上させ、さらには、開口率も向上させることを
目的とする。
は、各画素の周囲で走査信号線３と映像信号線４とが交
差しており、この交差部で配線が短絡することが多く、
また、電気的に分離するための製造プロセスも複雑であ
ることから、製造歩留まりを低下させる原因となってい
た。そこで本発明は、配線の交差部をなくして製造歩留
まりを向上させ、さらには、開口率も向上させることを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の手段として、基板上にマトリックス状に複数形成され
た３端子スイッチング素子と、この３端子スイッチング
素子の第１の端子にオン・オフを行う信号を供給する走
査信号線と、前記３端子スイッチング素子の第２の端子
に電流を供給する画素電極と、前記走査信号線と略平行
に設けられ、前記３端子スイッチング素子の第３の端子
から出力される電流が供給される共通電極と、電気光学
材料を介して前記基板と対向する位置に設けられた透明
基板と、この透明基板の前記電気光学材料と接する側の
前記画素電極の対向する位置に設けられた透明電極から
なる映像信号線とを備えたことを特徴とするアクティブ
マトリックス型パネル装置、または、導電性を有する基
板上に形成された半導体層と、この半導体層にマトリッ
クス状に複数形成された３端子スイッチング素子と、こ
の３端子スイッチング素子の第１の端子にオン・オフを
行う信号を供給する走査信号線と、前記３端子スイッチ
ング素子の第２の端子に電流を供給する画素電極と、電
気光学材料を介して前記基板と対向する位置に設けられ
た透明基板と、この透明基板の前記電気光学材料と接す
る側の前記画素電極の対向する位置に設けられた透明電
極からなる映像信号線とを備え、前記３端子スイッチン
グ素子から電流が出力される第３の端子を前記導電性を
有する基板に接続したことを特徴とするアクティブマト
リックス型パネル装置を提供しようとするものである。
の手段として、基板上にマトリックス状に複数形成され
た３端子スイッチング素子と、この３端子スイッチング
素子の第１の端子にオン・オフを行う信号を供給する走
査信号線と、前記３端子スイッチング素子の第２の端子
に電流を供給する画素電極と、前記走査信号線と略平行
に設けられ、前記３端子スイッチング素子の第３の端子
から出力される電流が供給される共通電極と、電気光学
材料を介して前記基板と対向する位置に設けられた透明
基板と、この透明基板の前記電気光学材料と接する側の
前記画素電極の対向する位置に設けられた透明電極から
なる映像信号線とを備えたことを特徴とするアクティブ
マトリックス型パネル装置、または、導電性を有する基
板上に形成された半導体層と、この半導体層にマトリッ
クス状に複数形成された３端子スイッチング素子と、こ
の３端子スイッチング素子の第１の端子にオン・オフを
行う信号を供給する走査信号線と、前記３端子スイッチ
ング素子の第２の端子に電流を供給する画素電極と、電
気光学材料を介して前記基板と対向する位置に設けられ
た透明基板と、この透明基板の前記電気光学材料と接す
る側の前記画素電極の対向する位置に設けられた透明電
極からなる映像信号線とを備え、前記３端子スイッチン
グ素子から電流が出力される第３の端子を前記導電性を
有する基板に接続したことを特徴とするアクティブマト
リックス型パネル装置を提供しようとするものである。
【０００９】
【実施例】本発明のアクティブマトリックス型パネル装
置の第１の実施例を図１、図２を用いて説明する。図１
は本発明のアクティブマトリックス型パネル装置の第１
の実施例を示す構成図であり、図２はその等価回路を示
す回路図である。まず、透明な基板（ガラス基板）１上
にマトリックス状に配置される各画素ごとにＭＯＳＦＥ
Ｔ（３端子スイッチング素子）１２が設けられており、
この各ＭＯＳＦＥＴ１２のゲート電極（第１の端子）は
画面の水平方向の各画素に共通の走査信号線１３に接続
され、ソース電極（第３の端子）はこの走査信号線１３
と平行に形成された共通電極１７に接続されている。な
お、この共通電極１７は、画面の外側でそれぞれ接続さ
れている。そして、ドレイン電極（第２の端子）は各画
素電極１５に接続され、映像信号線１４は液晶層１６を
挟んで各画素電極１５に対向する位置に走査信号線１３
に対して垂直方向に形成された透明電極であり、各画素
電極１５との間でコンデンサを形成している。また、こ
れらは基板１１と透明基板（ガラス基板）１８とで挟ま
れた構造となっている。
置の第１の実施例を図１、図２を用いて説明する。図１
は本発明のアクティブマトリックス型パネル装置の第１
の実施例を示す構成図であり、図２はその等価回路を示
す回路図である。まず、透明な基板（ガラス基板）１上
にマトリックス状に配置される各画素ごとにＭＯＳＦＥ
Ｔ（３端子スイッチング素子）１２が設けられており、
この各ＭＯＳＦＥＴ１２のゲート電極（第１の端子）は
画面の水平方向の各画素に共通の走査信号線１３に接続
され、ソース電極（第３の端子）はこの走査信号線１３
と平行に形成された共通電極１７に接続されている。な
お、この共通電極１７は、画面の外側でそれぞれ接続さ
れている。そして、ドレイン電極（第２の端子）は各画
素電極１５に接続され、映像信号線１４は液晶層１６を
挟んで各画素電極１５に対向する位置に走査信号線１３
に対して垂直方向に形成された透明電極であり、各画素
電極１５との間でコンデンサを形成している。また、こ
れらは基板１１と透明基板（ガラス基板）１８とで挟ま
れた構造となっている。
【００１０】そして、図２に示す等価回路を用いてその
動作を説明すると、まず、走査される位置にある走査信
号線１３に電流が供給され、その走査信号線１３に接続
されている一列の各ＭＯＳＦＥＴ１２が全てオン状態に
なる。このとき、各映像信号線１４には、オン状態とな
った各ＭＯＳＦＥＴ１２の位置する画素用の映像信号に
対応した電流が供給されており、オン状態のＭＯＳＦＥ
Ｔ１２のドレイン電極に接続された各画素電極１５との
間に形成されるコンデンサ（液晶層１６）に電荷が蓄積
される。そして、次の位置の走査信号線１３に電流が供
給されるとき、今までの走査信号線１３には電流が供給
されなくなるので、次の走査まで各ＭＯＳＦＥＴ１２は
オフ状態となり、その間中、蓄積電荷に応じた電圧が液
晶層１６に印加される。その結果、次にこの走査信号線
１３に電流が供給されるまで、この各画素ごとに印加さ
れる電圧によって液晶層１６の配向方向の変化が保持さ
れて、透明な基板１１の下から照射されるバックライト
の光を透過または遮断させて画像を表示させている。そ
して、この様な動作を各走査信号線１３ごとに繰り返し
行うことにより、映像を表示することができる。
動作を説明すると、まず、走査される位置にある走査信
号線１３に電流が供給され、その走査信号線１３に接続
されている一列の各ＭＯＳＦＥＴ１２が全てオン状態に
なる。このとき、各映像信号線１４には、オン状態とな
った各ＭＯＳＦＥＴ１２の位置する画素用の映像信号に
対応した電流が供給されており、オン状態のＭＯＳＦＥ
Ｔ１２のドレイン電極に接続された各画素電極１５との
間に形成されるコンデンサ（液晶層１６）に電荷が蓄積
される。そして、次の位置の走査信号線１３に電流が供
給されるとき、今までの走査信号線１３には電流が供給
されなくなるので、次の走査まで各ＭＯＳＦＥＴ１２は
オフ状態となり、その間中、蓄積電荷に応じた電圧が液
晶層１６に印加される。その結果、次にこの走査信号線
１３に電流が供給されるまで、この各画素ごとに印加さ
れる電圧によって液晶層１６の配向方向の変化が保持さ
れて、透明な基板１１の下から照射されるバックライト
の光を透過または遮断させて画像を表示させている。そ
して、この様な動作を各走査信号線１３ごとに繰り返し
行うことにより、映像を表示することができる。
【００１１】以上説明した第１の実施例は、各映像信号
線１４を透明基板１８側の各画素電極１５に対向する位
置に形成したので、この映像信号線１４が走査信号線３
と交差せず、短絡する危険性がなくなるので、製造歩留
まりが向上する。なお、本実施例は、透明な基板１を使
用した透過型液晶パネルであるが、反射型液晶パネルで
も同様の構成で本発明を実施することができる。
線１４を透明基板１８側の各画素電極１５に対向する位
置に形成したので、この映像信号線１４が走査信号線３
と交差せず、短絡する危険性がなくなるので、製造歩留
まりが向上する。なお、本実施例は、透明な基板１を使
用した透過型液晶パネルであるが、反射型液晶パネルで
も同様の構成で本発明を実施することができる。
【００１２】次に、本発明の第２の実施例として反射型
のアクティブマトリックス型液晶表示装置の構成図を図
３に示す。同図に示すアクティブマトリックス型液晶表
示装置は、ｎ型半導体基板（導電性を有する基板）２１
を共通電極として使用し、その上にｐ型領域（半導体
層）２１ａを設けて、このｐ型領域２１ａに各ＭＯＳＦ
ＥＴ（３端子スイッチング素子）２２を形成したもので
ある。そして、このＭＯＳＦＥＴ２２は、マトリックス
状に配置される各画素ごとに設けられており、この各Ｍ
ＯＳＦＥＴ２２のゲート電極（第１の端子）は画面の水
平方向の各画素に共通の走査信号線２３に接続され、ソ
ース電極（第３の端子）はｎ型半導体基板２１に接続さ
れている。また、ドレイン電極（第２の端子）は各画素
電極２５に接続され、映像信号線２４は液晶層２６を挟
んで各画素電極２５に対向する位置に走査信号線２３に
対して垂直方向に形成されており、各画素電極２５との
間でコンデンサを形成している。この映像信号線２４は
透明基板２８に設けられた構造となっている。
のアクティブマトリックス型液晶表示装置の構成図を図
３に示す。同図に示すアクティブマトリックス型液晶表
示装置は、ｎ型半導体基板（導電性を有する基板）２１
を共通電極として使用し、その上にｐ型領域（半導体
層）２１ａを設けて、このｐ型領域２１ａに各ＭＯＳＦ
ＥＴ（３端子スイッチング素子）２２を形成したもので
ある。そして、このＭＯＳＦＥＴ２２は、マトリックス
状に配置される各画素ごとに設けられており、この各Ｍ
ＯＳＦＥＴ２２のゲート電極（第１の端子）は画面の水
平方向の各画素に共通の走査信号線２３に接続され、ソ
ース電極（第３の端子）はｎ型半導体基板２１に接続さ
れている。また、ドレイン電極（第２の端子）は各画素
電極２５に接続され、映像信号線２４は液晶層２６を挟
んで各画素電極２５に対向する位置に走査信号線２３に
対して垂直方向に形成されており、各画素電極２５との
間でコンデンサを形成している。この映像信号線２４は
透明基板２８に設けられた構造となっている。
【００１３】この場合の等価回路は、第１の実施例と同
じく図２に示すものとなり、その動作も同一であるの
で、その説明を省略する。ここで、この第２の実施例の
拡大断面図を図４に示し、図７に示した従来例の拡大断
面図と比較しながらＭＯＳＦＥＴ２２の構造について説
明する。
じく図２に示すものとなり、その動作も同一であるの
で、その説明を省略する。ここで、この第２の実施例の
拡大断面図を図４に示し、図７に示した従来例の拡大断
面図と比較しながらＭＯＳＦＥＴ２２の構造について説
明する。
【００１４】図７に示した従来例では、ｐ型基板１ａに
ｎ型のドレイン領域２ａとｎ型のソース領域２ｂとを形
成し、ゲート酸化膜３ａを介してゲート電極（走査信号
線３）を形成してから層間絶縁膜９を形成し、ドレイン
領域２ａ及びソース領域２ｂ上のゲート酸化膜３ａと層
間絶縁膜９とに穴を開けてそれぞれ映像信号線４と画素
電極５とを接続していた。この場合では、映像信号線４
と走査信号線３とが交差する部分では、層間絶縁膜９の
上層部分だけで電気的に分離されているので、短絡が生
じやすくなっている。
ｎ型のドレイン領域２ａとｎ型のソース領域２ｂとを形
成し、ゲート酸化膜３ａを介してゲート電極（走査信号
線３）を形成してから層間絶縁膜９を形成し、ドレイン
領域２ａ及びソース領域２ｂ上のゲート酸化膜３ａと層
間絶縁膜９とに穴を開けてそれぞれ映像信号線４と画素
電極５とを接続していた。この場合では、映像信号線４
と走査信号線３とが交差する部分では、層間絶縁膜９の
上層部分だけで電気的に分離されているので、短絡が生
じやすくなっている。
【００１５】図４に示した第２の実施例では、ｎ型基板
２１上にｐ型領域２１ａを形成し、このｐ型領域２１ａ
内にｎ型のドレイン領域２２ａを形成すると共にｎ型基
板２１にまで達する深さのｎ型のソース領域２２ｂを形
成している。このソース領域２２ｂは、高電圧で不純物
をイオン注入するか、予めドレイン領域２２ａを形成す
る部分に他の部分よりも濃度の濃いｐ型領域を埋込み層
の形成またはイオン注入などにより形成しておいてか
ら、ソースドレイン領域に不純物の注入をすることによ
り形成することができる。
２１上にｐ型領域２１ａを形成し、このｐ型領域２１ａ
内にｎ型のドレイン領域２２ａを形成すると共にｎ型基
板２１にまで達する深さのｎ型のソース領域２２ｂを形
成している。このソース領域２２ｂは、高電圧で不純物
をイオン注入するか、予めドレイン領域２２ａを形成す
る部分に他の部分よりも濃度の濃いｐ型領域を埋込み層
の形成またはイオン注入などにより形成しておいてか
ら、ソースドレイン領域に不純物の注入をすることによ
り形成することができる。
【００１６】そして、ゲート酸化膜２３ａを介してゲー
ト電極（走査信号線２３）を形成してから層間絶縁膜２
９を形成し、ドレイン領域２２ａ上のゲート酸化膜２３
ａと層間絶縁膜２９とに穴を開けて画素電極２５を接続
していた。この場合、走査信号線２３と交差する配線が
ないので、短絡が生じることはない。また、図３から判
るように、ｐ型領域２１ａ上における配線は、走査信号
線２３だけであるので、従来よりも開口率が向上し、明
るさやコントラスト及び解像度などの画質を向上させる
ことができる。
ト電極（走査信号線２３）を形成してから層間絶縁膜２
９を形成し、ドレイン領域２２ａ上のゲート酸化膜２３
ａと層間絶縁膜２９とに穴を開けて画素電極２５を接続
していた。この場合、走査信号線２３と交差する配線が
ないので、短絡が生じることはない。また、図３から判
るように、ｐ型領域２１ａ上における配線は、走査信号
線２３だけであるので、従来よりも開口率が向上し、明
るさやコントラスト及び解像度などの画質を向上させる
ことができる。
【００１７】
【発明の効果】本発明のアクティブマトリックス型パネ
ル装置は、配線の交差部分をなくしたので、短絡を防止
することができ、製造歩留まりを高くすることができ
る。また、導電性を有する基板を共通電極として使用し
た場合には、配線が少なくなり、開口率を高めることが
できる。その結果、明るさやコントラスト及び解像度な
どの画質を向上させることができ、高密度化も可能にな
るという効果がある。
ル装置は、配線の交差部分をなくしたので、短絡を防止
することができ、製造歩留まりを高くすることができ
る。また、導電性を有する基板を共通電極として使用し
た場合には、配線が少なくなり、開口率を高めることが
できる。その結果、明るさやコントラスト及び解像度な
どの画質を向上させることができ、高密度化も可能にな
るという効果がある。
【図１】本発明のアクティブマトリックス型パネル装置
の第１の実施例を示す構成図である。
の第１の実施例を示す構成図である。
【図２】本発明の第１の実施例の等価回路を示す回路図
である。
である。
【図３】本発明のアクティブマトリックス型パネル装置
の第２の実施例を示す構成図である。
の第２の実施例を示す構成図である。
【図４】本発明の第２の実施例におけるＭＯＳＦＥＴの
構造を示す拡大断面図である。
構造を示す拡大断面図である。
【図５】従来例を示す構成図である。
【図６】従来例の等価回路を示す回路図である。
【図７】従来例におけるＭＯＳＦＥＴの構造を示す拡大
断面図である。
断面図である。
１，１１ 透明な基板（ガラス基板） １ａ ｐ型基板 ２，１２，２２ ＭＯＳＦＥＴ（３端子スイッチング素
子） ２ａ，２２ａ ドレイン領域 ２ｂ，２２ｂ ソース領域 ３，１３，２３ 走査信号線 ３ａ，２３ａ ゲート酸化膜 ４，１４，２４ 映像信号線 ５，１５，２５ 画素電極 ６，１６，２６ 液晶層 ７ 透明電極（対向電極） ８，１８，２８ 透明基板（ガラス基板） ９，２９ 層間絶縁膜 １７ 共通電極 ２１ ｎ型半導体基板（導電性を有する基板） ２１ａ ｐ型領域（半導体層）
子） ２ａ，２２ａ ドレイン領域 ２ｂ，２２ｂ ソース領域 ３，１３，２３ 走査信号線 ３ａ，２３ａ ゲート酸化膜 ４，１４，２４ 映像信号線 ５，１５，２５ 画素電極 ６，１６，２６ 液晶層 ７ 透明電極（対向電極） ８，１８，２８ 透明基板（ガラス基板） ９，２９ 層間絶縁膜 １７ 共通電極 ２１ ｎ型半導体基板（導電性を有する基板） ２１ａ ｐ型領域（半導体層）
Claims (2)
- 【請求項１】基板上にマトリックス状に複数形成された
３端子スイッチング素子と、 この３端子スイッチング素子の第１の端子にオン・オフ
を行う信号を供給する走査信号線と、 前記３端子スイッチング素子の第２の端子に電流を供給
する画素電極と、 前記走査信号線と略平行に設けられ、前記３端子スイッ
チング素子の第３の端子から出力される電流が供給され
る共通電極と、 電気光学材料を介して前記基板と対向する位置に設けら
れた透明基板と、 この透明基板の前記電気光学材料と接する側の前記画素
電極の対向する位置に設けられた透明電極からなる映像
信号線とを備えたことを特徴とするアクティブマトリッ
クス型パネル装置。 - 【請求項２】導電性を有する基板上に形成された半導体
層と、 この半導体層にマトリックス状に複数形成された３端子
スイッチング素子と、 この３端子スイッチング素子の第１の端子にオン・オフ
を行う信号を供給する走査信号線と、 前記３端子スイッチング素子の第２の端子に電流を供給
する画素電極と、 電気光学材料を介して前記基板と対向する位置に設けら
れた透明基板と、 この透明基板の前記電気光学材料と接する側の前記画素
電極の対向する位置に設けられた透明電極からなる映像
信号線とを備え、 前記３端子スイッチング素子から電流が出力される第３
の端子を前記導電性を有する基板に接続したことを特徴
とするアクティブマトリックス型パネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29271493A JPH07128687A (ja) | 1993-10-28 | 1993-10-28 | アクティブマトリックス型パネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29271493A JPH07128687A (ja) | 1993-10-28 | 1993-10-28 | アクティブマトリックス型パネル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07128687A true JPH07128687A (ja) | 1995-05-19 |
Family
ID=17785366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29271493A Pending JPH07128687A (ja) | 1993-10-28 | 1993-10-28 | アクティブマトリックス型パネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07128687A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396555B1 (en) | 1998-07-24 | 2002-05-28 | Nec Corporation | LCD panel in which the scanning line and the line connected to the drain of the TFT are parallel |
| US6433765B1 (en) | 1999-06-02 | 2002-08-13 | Sharp Kabushiki Kaisha | Liquid crystal display |
| US6570551B2 (en) | 1998-10-05 | 2003-05-27 | Sharp Kabushiki Kaisha | Method of driving liquid crystal display device |
| US6587161B1 (en) | 1998-04-30 | 2003-07-01 | Sharp Kabushiki Kaisha | Liquid crystal display device and method for producing the same |
-
1993
- 1993-10-28 JP JP29271493A patent/JPH07128687A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587161B1 (en) | 1998-04-30 | 2003-07-01 | Sharp Kabushiki Kaisha | Liquid crystal display device and method for producing the same |
| US6396555B1 (en) | 1998-07-24 | 2002-05-28 | Nec Corporation | LCD panel in which the scanning line and the line connected to the drain of the TFT are parallel |
| US6570551B2 (en) | 1998-10-05 | 2003-05-27 | Sharp Kabushiki Kaisha | Method of driving liquid crystal display device |
| US6433765B1 (en) | 1999-06-02 | 2002-08-13 | Sharp Kabushiki Kaisha | Liquid crystal display |
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