JP3957985B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3957985B2 JP3957985B2 JP2001061489A JP2001061489A JP3957985B2 JP 3957985 B2 JP3957985 B2 JP 3957985B2 JP 2001061489 A JP2001061489 A JP 2001061489A JP 2001061489 A JP2001061489 A JP 2001061489A JP 3957985 B2 JP3957985 B2 JP 3957985B2
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- voltage
- memory transistor
- line
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000008878 coupling Effects 0.000 claims description 18
- 238000010168 coupling process Methods 0.000 claims description 18
- 238000005859 coupling reaction Methods 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000001808 coupling effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)に係り、特にNAND型のセルアレイ構成を用いるEEPROMに関する。
【0002】
【従来の技術】
従来より、高集積化が可能なEEPROMとして、NAND型フラッシュEEPROMが知られている。NAND型フラッシュEEPROMのメモリトランジスタは半導体基板上に絶縁膜を介して電荷蓄積層(浮遊ゲート)と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタは、隣接するもの同士でソース若しくはドレインを共有する形で直列接続され、その両端に選択ゲートトランジスタを配置して、NANDセルユニットが構成される。
【0003】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的に、浮遊ゲートにチャネルから電子を注入したしきい値電圧の高い状態を例えばデータ“0”、浮遊ゲートの電子をチャネルに放出させたしきい値電圧の低い状態をデータ“1”として、2値データ記憶を行う。最近では、しきい値分布制御をより細分化することで、4値記憶等の多値記憶方式も行われている。
【0004】
データ書き込みに際しては、予めNANDセルブロック内を一括してデータ消去する。これは、選択されたNANDセルブロックの全制御ゲート線(ワード線)をVssとし、セルアレイのp型ウェルに昇圧された正電圧Vera(消去電圧)を与えて、浮遊ゲートの電子をチャネルに放出させることにより行われる。これにより、NANDセルブロックのデータはオール“1”状態(消去状態)になる。
【0005】
データ書き込みは、上述した一括データ消去後に、ソース側から順に、選択された制御ゲート線に沿う複数のメモリトランジスタ(これを通常、1ページという)に対して一括して行われる。選択されたワード線に昇圧された正の書き込み電圧Vpgmを与えると、“0”データの場合はチャネルから浮遊ゲートに電子が注入され(いわゆる“0”書き込み)、“1”データの場合は電子注入が禁止されて(いわゆる書き込み禁止若しくは“1”書き込み)、データ書き込みが行われる。
【0006】
以上のような制御ゲート線に沿ったメモリトランジスタでの一括データ書き込みに際して、データに応じてメモリトランジスタのチャネル電位を制御することが必要である。例えば、データ“0”の場合には、チャネル電位を低く保ち、制御ゲートに書き込み電圧が印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界がかかるようにする。“1”データ書き込み(即ち書き込み禁止)の場合は、チャネル電位を昇圧して浮遊ゲートへの電子注入を禁止する。
【0007】
上述したデータ書き込みの際のチャネル電位制御の方式には種々あるが、“1”データ書き込みの場合にチャネルをフローティング状態として、制御ゲートからの容量結合によりチャネル電位を昇圧するセルフブースト方式が従来より知られている。即ち、制御ゲート線に書き込み電圧を印加する前に、ビット線にデータ“0”,“1”に応じてVss,Vddを与え、ビット線側の選択ゲートトランジスタをオン、ソース側選択ゲートトランジスタをオフして、“0”データの場合NANDセルのチャネルには、Vssを転送する。“1”データの場合は、NANDセルのチャネルを、選択ゲートトランジスタのゲートに与えられる電圧(例えばVdd+α)から選択ゲートトランジスタのしきい値電圧分低下した電位までプリチャージして、フローティングにする。
【0008】
この後、選択された制御ゲート線に書き込み電圧を印加すると、“0”データの場合、チャネルがVssの低電位に固定されているため、浮遊ゲート下のゲート絶縁膜に大きな電界がかかって、浮遊ゲートに電子がトンネル注入される。“1”データのメモリトランジスタについては、フローティングのチャネルが制御ゲートからの容量結合により電位上昇する。具体的に選択された制御ゲート線に印加された一つの書き込み電圧(例えば20V)と、非選択の制御ゲート線に印加された複数の中間電圧(例えば10V)による容量結合でチャネル電位が6Vまで上昇すると、チャネルと選択された制御ゲート間の電位差は14Vとなり、書き込みが禁止される。
【0009】
セルフブースト方式の例として、例えばNANDセル内の選択されたメモリトランジスタよりビット線側の全てのメモリトランジスタのチャネルを一体に昇圧させる特殊な方式も提案されている(特開平10−283788号公報参照)。この場合、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタは制御ゲートにVssを与えてチャネルをカットオフし、選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その他のメモリトランジスタの制御ゲートには中間電圧を印加する。
【0010】
これにより、既に書き込みが終了したソース側のメモリトランジスタのチャネルは選択されたメモリトランジスタから切り離される。そして選択されたメモリトランジスタに書き込むデータが“0”の場合には、そのチャネルまでVssを転送して、選択されたメモリトランジスタの浮遊ゲートに電子を注入することができる。選択メモリトランジスタよりビット線側のメモリトランジスタでは、制御ゲートに与えられる電圧が中間電圧であって、電子注入が生じない。また書き込むべきデータが“1”の場合には、そのチャネルをビット線側の他のメモリトランジスタのチャネルと共に一体に制御ゲートからの容量結合により昇圧させて、電子注入を禁止することができる。
【0011】
最近一般的に用いられるセルフブースト方式としては、ローカルセルフブースト方式(LSB:Local Self−Boost)がある。これは、“1”書き込みの場合に、選択されたメモリトランジスタの両隣のメモリトランジスタをオフにして、選択されたメモリトランジスタのチャネル部のみを他から切り離されたフローティング状態にして昇圧するものである。選択されたメモリトランジスタとその両隣のメモリトランジスタ以外のメモリトランジスタの制御ゲートには中間電圧が印加される。
【0012】
この場合も、“0”書き込みのビット線では、ビット線から選択されたメモリセルのチャネルまでVssが転送される。そして選択された制御ゲートに書き込み電圧を印加すると、浮遊ゲートに電子注入がなされる。“1”書き込みビット線の場合は、選択されたメモリトランジスタの両隣のメモリトランジスタのチャネルがオフとなり、選択されたメモリトランジスタのチャネル部のみが制御ゲートからの容量結合により昇圧されて、電子注入が禁止される。
【0013】
前述のように、NAND型フラッシュEEPROMのデータ記憶方式として、多値方式も用いられる。この方式は、2値方式に対して同一面積のメモリセルアレイにおいて2倍のデータが記録可能であるという長所の反面、データ記録に使用するメモリトランジスタのしきい値電圧範囲が広がるため必然的に書き込み制御が難しくなるという短所がある。例えば、“1”書き込みのメモリトランジスタのチャネル電位の昇圧が不十分のために、誤って浮遊ゲートに電子が注入されるといった、誤書き込みを防止することが重要になり、LSB方式は特に、多値記憶方式を採用する場合に誤書き込みを防止することができるものとして、有望視されている。
【0014】
【発明が解決しようとする課題】
以上のようにLSB方式では、“1”データ書き込みの場合に着目するメモリトランジスタのチャネルを、その両隣のメモリトランジスタをオフにして昇圧させるという制御を行う。このとき、着目するメモリトランジスタの両隣のメモリトランジスタを完全にカットオフすることが出来れば、ブースト領域は着目するメモリトランジスタのチャネルと拡散層に限定され、狭い領域を書き込み電位Vpgmのみで昇圧すればよいために、効率良くチャネルを昇圧できる可能性がある。
【0015】
しかしこのLSB方式の場合、ビット線及び共通ソース線から2番目のメモリトランジスタへの“1”書き込みにおいて、その他のメモリトランジスタでの“1”書き込みとは異なる事情が存在し、チャネル部の昇圧が不十分になる可能性がある。この点を具体的に、図12及び図13を用いて説明する。
【0016】
図12及び図13は、それぞれNANDセル内の3番目のメモリトランジスタが選択された場合と、2番目のメモリトランジスタが選択された場合の“1”書き込み時の電圧関係とチャネル部の昇圧の様子を示している。図12に示すように、制御ゲート線CG2により3番目のメモリトランジスタが選択された場合、その両隣の制御ゲート線CG1,CG3には、Vss=0Vが与えられ、それ以外の制御ゲート線CG0,CG4,…には、中間電圧Vpassが与えられる。
【0017】
このとき、中間電圧Vpassを例えば10Vとし、容量結合比を50%とすれば、制御ゲート線CG0直下のチャネル部は、約5Vまで昇圧される。制御ゲート線CG0直下のチャネル部を、Vssが与えられた2番目のメモリトランジスタのソースとみれば、このメモリトランジスタのゲート・ソース間電圧は、−5Vとなり、消去状態のしきい値が−5Vより高ければ、このメモリトランジスタはオフになる。同様に、制御ゲート線CG3により制御される4番目のメモリトランジスタのチャネルもオフになる。
【0018】
これにより、書き込み電圧Vpgmが印加された3番目のメモリトランジスタのチャネル部(斜線で示すようにソース,ドレインを含む)は、フローティングになり、書き込み電圧Vpgmにより昇圧される。
【0019】
これに対して、ビット線から2番目のメモリトランジスタが選択された場合は、図13に示すようになる。ビット線側に隣接する制御ゲート線CG0にはVssが与えられ、このメモリトランジスタにとってソースとなる、選択ゲートトランジスタ側の拡散層は、選択ゲート線SGDにVddが与えられて、Vdd−Vth(Vthは、選択ゲートトランジスタのしきい値電圧)である。例えば、Vdd=3V,Vth=1Vとすれば、制御ゲート線CG0のメモリトランジスタのゲート・ソース間電圧は、−2Vである。消去状態のメモリトランジスタのしきい値電圧がこれより低いとすれば、制御ゲート線CG0によりVssが与えられた1番目のメモリトランジスタはオフにならない。
【0020】
そうすると、選択された制御ゲート線CG1に与えられた書き込み電圧Vpgmによって昇圧されるべきチャネル部は、制御ゲート線CG0,CG1の二つのメモリトランジスタのチャネル部を一体にした斜線の範囲になる。つまり、図 と比較して、2倍の面積のチャネル部を書き込み電圧Vpgmにより昇圧しなければならない。この結果、昇圧効率が悪くなり、誤って浮遊ゲートに電子注入が生じる誤書き込みの原因となる。
【0021】
同様の事情は、共通ソース側の2番目のメモリトランジスタを選択した場合にも生じる。
微細化傾向によってメモリトランジスタのゲート長はサブミクロン領域に到達しており、良好なカットオフ特性が実際に得られなくなりつつある。また、プロセス的にもリソグラフィ時にNANDセル両端のメモリトランジスタのゲート長が細くなる等、ゲート長の加工ばらつきもカットオフ特性を悪化させる一要因となる。したがって、上記の問題点は今後ますます顕著になると予想される。
【0022】
この発明は、上記事情を考慮してなされたもので、誤書き込みを確実に防止できるようにした書き込みモードを有する不揮発性半導体記憶装置を提供することを目的としている。
【0023】
【課題を解決するための手段】
この発明は、電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続されたNANDセルを有し、NANDセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン,オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、前記データ書き込みモードにおいて、ビット線側から第2番目のメモリトランジスタが選択されたときに、この第2番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、ビット線側から第3番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、ビット線側から第1番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第1の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第2の中間電圧を印加するようにしたことを特徴とする。
【0024】
この発明によると、LSB方式によるデータ書き込み時に、ビット線側から2番目のメモリトランジスタが選択された場合には、1番目の非選択メモリトランジスタの制御ゲートに中間電圧を印加して、選択メモリトランジスタのチャネルと共にチャネル部を一体に昇圧させるようにしている。これにより、誤書き込みのない確実なデータ書き込みが可能になる。
この場合、ビット線側から第3番目以降の非選択メモリトランジスタには少なくとも一つの制御ゲートに第2の中間電圧を印加することができる。
【0025】
また、共通ソース線側から第2番目のメモリトランジスタが選択されたときにも同様に、この第2番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線側から第3番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第1番目の非選択メモリトランジスタの制御ゲートには第1の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに第2の中間電圧を印加するようにすれば、共通ソース線側から2番目のメモリトランジスタが選択されたときの誤書き込みが確実に防止される。
この場合も、共通ソース線側から第3番目以降の非選択メモリトランジスタには少なくとも一つの制御ゲートに第2の中間電圧を印加することができる。
【0026】
この発明において、第2の中間電圧は、第1の中間電圧と等しく設定してもよいし、異なる値に設定してもよい。
【0027】
この発明において具体的には、それぞれ異なるビット線に接続される行方向に並ぶ複数のNANDセルが一つのNANDセルブロックを構成する。このとき第1の選択ゲートトランジスタのゲートが第1の選択ゲート線に共通接続され、第2の選択ゲートトランジスタのゲートが第2の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続される。そして書き込みモードは、各ビット線に与えられたデータに応じて各NANDセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、(a)ビット線側から第2番目の制御ゲート線が選択されたときには、この第2番目の制御ゲート線に前記書き込み電圧を印加し、ビット線から第3番目の制御ゲート線に前記基準電圧を印加し、ビット線側から第1番目の制御ゲート線には前記第1の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第2の中間電圧を印加すして書き込みを行い、また(b)共通ソース線側から第2番目の制御ゲート線が選択されたときには、この第2番目の制御ゲート線に前記書き込み電圧を印加し、共通ソース線から第3番目の制御ゲート線に前記基準電圧を印加し、共通ソース線側から第1番目の制御ゲート線には前記第1の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第2の中間電圧を印加して書き込みを行う。
【0028】
また通常は、書き込みモードに先立って、NANDセルブロック内の全メモリセルを一括して、しきい値電圧の低い第1データの状態に設定する消去モードを有する。そして、書き込みモードは、一括消去された各NANDセルのチャネルに前記ビット線から書き込むべき第1及び第2データに応じてプリチャージを行い、第1データが与えられたNANDセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルをフローティング状態として書き込み電圧が印加されたときに制御ゲートからの容量結合によりチャネルを昇圧させて電荷蓄積層への電荷注入を禁止し、第2データが与えられたNANDセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルを低電圧に保持してトンネル電流により電荷蓄積層に電荷を注入するものである。
【0029】
この発明はまた、電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続されたNANDセルを有する不揮発性半導体記憶装置において、次の様な書き込みモードを有することを特徴とする。即ち、NANDセルのビット線からK番目の選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その選択されたメモリトランジスタとこれに隣接する少なくとも一つの非選択メモリトランジスタを両側から挟むようにビット線からK−m番目及びビット線からK+n番目(但し、m,nは正の整数で少なくとも一方が2以上)の二つの非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン,オフする基準電圧を印加し、前記二つの非選択メモリトランジスタに挟まれた範囲内の非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第1の中間電圧を印加し、K−m番目よりビット線側及びK+n番目より共通ソース線側にある少なくとも一つずつの非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第2の中間電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う。
【0030】
この発明によると、“1”データ書き込みの場合のチャネル昇圧方式として、従来のLSB方式を変形して、NANDセル内の二つ以上のメモリトランジスタのチャネルを一括して昇圧するようにしている。この場合、書き込み電圧が与えられる選択メモリトランジスタの隣接メモリトランジスタには中間電圧を与える。この様なチャネル昇圧方式とすれば、隣接セル間の容量カップリングの悪影響を低減することができる。即ち、書き込み電圧が与えられたメモリトランジスタの隣接メモリトランジスタの制御ゲートに基準電圧を与える通常のLSB方式では、選択メモリトランジスタの浮遊ゲートの電位が、隣接する基準電圧が与えられた制御ゲートからの容量カップリングにより電位上昇が不十分となり、“0”書き込みセルでは書き込み速度が遅くなる。この場合、“0”書き込み速度を十分速くするためには、より高い書き込み電圧を印加しなければならないが、そうすると周辺回路面積の増加とコストアップをもたらす。
これに対してこの発明のように、選択メモリトランジスタに隣接するメモリトランジスタの制御ゲートに基準電圧より高い中間電圧を与えると、選択メモリトランジスタの浮遊ゲートの電位上昇が大きくなり、書き込み電圧をそれほど高くすることなく、“0”書き込みセルでの書き込み速度も速いものとなる。
【0031】
もう一つの効果として、0V等の基準電圧が与えられた非選択の制御ゲートの電位の浮き上がりが抑制されるという効果が挙げられる。即ち、多数の制御ゲートは長い制御ゲート線に共通接続されるから、その一端を0Vに固定しても、実際には駆動端から離れた位置では、隣接制御ゲート線からの容量カップリングにより電位が浮くという現象が見られる。隣接制御ゲート線が高い書き込み電圧であると、0Vが与えられた制御ゲート線の電位の浮き上がりは大きい。これに対して、書き込み電圧が与えられた制御ゲート線に隣接する制御ゲート線には中間電圧を与え、更にその隣の制御ゲート線に基準電圧を与えるようにすれば、基準電圧が与えられた制御ゲート線の隣接制御ゲート線からの容量カップリングによる電位浮き上がりを抑制することが可能になる。
【0032】
この発明において、K=2のときには、選択されたメモリトランジスタよりビット線側のメモリトランジスタの制御ゲートには第1又は第2の中間電圧を印加することが好ましい。同様に、Kが共通ソース線から2番目であるとき、選択されたメモリトランジスタより共通ソース線側のメモリトランジスタの制御ゲートには第1又は第2の中間電圧を印加することが好ましい。
K−m番目よりビット線側及びK+n番目より共通ソース線側に非選択メモリトランジスタの制御ゲートには、全てに対して第2の中間電圧を印加するようにしてもよい。
第1の中間電圧は、第2の中間電圧と等しく設定してもよいし、異なる値に設定してもよい。
【0033】
この発明の場合も具体的には、それぞれ異なるビット線に接続される行方向に並ぶ複数のNANDセルはNANDセルブロックを構成し、第1の選択ゲートトランジスタのゲートが第1の選択ゲート線に共通接続され、第2の選択ゲートトランジスタのゲートが第2の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続される。そして書き込みモードは、各ビット線に与えられたデータに応じて各NANDセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、ビット線からK番目の制御ゲート線が選択されたときに、その選択された制御ゲート線とこれに隣接する少なくとも一つの非選択の制御ゲート線を両側から挟むようにビット線からK−m番目及びビット線からK+n番目(但し、m,nは正の整数で少なくとも一方が2以上)の二つの非選択制御ゲート線に基準電圧を印加し、前記二つの非選択制御ゲート線に挟まれた範囲内の非選択制御ゲート線に第1の中間電圧を印加し、K−m番目よりビット線側及びK+n番目より共通ソース線側にある少なくとも一つずつの非選択制御ゲート線に第2の中間電圧を印加して行われる。
【0034】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図1は、この発明によるNAND型EEPROMの構成を示す。メモリセルアレイ1は、図2に示すように、複数個(図の例では16個)のメモリトランジスタMC(MC0〜MC15)が、それらのソース、ドレイン拡散層を隣接するもの同士で共有して直列接続されたNANDセルユニットにより構成される。メモリトランジスタMCは、浮遊ゲートと制御ゲートが積層されたスタックゲート構造のMOSFETである。NANDセルの一端は選択ゲートトランジスタSG1を介してビット線BLに接続され、他端は同様に選択ゲートトランジスタSG2を介して共通ソース線SLに接続される。
【0035】
行方向に並ぶメモリトランジスタMCの制御ゲートは共通に制御ゲート線(ワード線)CG(CG0〜CG15)に接続される。選択ゲートトランジスタSG1,SG2のゲートも同様に選択ゲート線SGD,SGSとして、行方向に共通接続される。
一本の制御ゲート線CGに接続されるメモリトランジスタの範囲が、一括してデータ書き込みを行う範囲であり、これが1ページとなる。また、行方向に並ぶNANDセルユニットの範囲が、データの一括消去の単位となるNANDセルブロックを構成する。
【0036】
メモリセルアレイ1のビット線BLは、読み出されるデータをセンスし、書き込むべきデータをラッチするセンスアンプ/データラッチ回路2に接続される。センスアンプ/データラッチ回路2は、カラムデコーダ5により駆動されるカラムゲート3を介してI/Oバッファ9に接続される。
【0037】
メモリセルアレイ1の制御ゲート線の選択及び駆動を行うのが、ロウデコーダ/ワード線駆動回路4である。外部アドレスは、アドレスラッチ6に保持されて、カラムデコーダ5及びロウデコーダ/ワード線駆動回路4に供給される。内部電圧発生回路8は、書き込み時に選択された制御ゲート線に供給される書き込み電圧Vpgm、データ消去時にウェルに供給される消去電圧Vera、これらより低いが電源電圧Vddよりは高い中間電圧Vpass等を発生する昇圧回路である。制御回路7は、コマンドに基づいて、データ書き込みとその後のベリファイ読み出し動作更に、データ消去とその後のベリファイ読み出し等を制御する。
【0038】
この実施の形態において、“1”データ書き込み時のチャネル昇圧には、LSB方式を用いるのが基本である。但し、ビット線BLから2番目のメモリトランジスタを選択した場合、及び共通ソース線SLから2番目のメモリトランジスタを選択した場合に限って、他のメモリトランジスタを選択した場合と異なるチャネル昇圧制御を行う。その具体的な実施の形態を以下に説明する。
【0039】
[実施の形態1]
図3は、ビット線BLから2番目のメモリトランジスタを選択したデータ書き込み時のNANDセルの電位関係を、2本のビット線BL0,BL1について示している。ここで、ビット線BL0,BL1にはそれぞれ“0”,“1”データが与えられる場合を示している。
【0040】
データ書き込みに先立って、NANDセルブロックのデータは一括消去され、ブロック内の全メモリトランジスタは、しきい値電圧が低い(例えば、負のしきい値電圧の)オール“1”状態にされる。その後、センスアンプ/データラッチ回路2からビット線BLに書き込みデータが与えられ、共通ソース線SL側のページから順にデータ書き込みが行われる。図3では、制御ゲート線CG1が選択された場合を示しており、このとき書き込み電圧印加に先立って、ビット線BL0,BL1にそれぞれ、Vss=0V,Vddより昇圧された電位Vpreが与えられ、ビット線側の選択ゲート線SGDをVdd+α,共通ソース線SL側の選択ゲート線SGSをVssとすることにより、ビット線BL0,BL1側のNANDセルのチャネルがそれぞれ低レベルと、高レベルにプリチャージされる。
【0041】
これにより、“0”データが与えられたビット線BL0側のNANDセルのチャネルは、Vssの低レベルに設定され、“1”データが与えられたビット線BL1側のNANDセルのチャネルは、Vdd或いはそれ以上にプリチャージされる。ビット線BL1側では、これにより選択ゲートトランジスタSG11がオフになり、NANDセルのチャネルは高レベルのフローティングの状態になる。
【0042】
この様なチャネルプリチャージを行った後に、図3に示したように、選択された2番目の制御ゲート線CG1には書き込み電圧Vpgm(例えば、20V)が与えられる。このとき、ビット線から3番目の制御ゲート線CG2にはVssを与えるのに対し、ビット線BL側に隣接する制御ゲート線CG0には書き込み電圧Vpgmより低い中間電圧Vpass(例えば、10V))を与える点が、通常のLSB方式とは異なっている。3番目以降の制御ゲート線CG3,CG4,…,CG15には、全て中間電圧Vpassが与えられる。
【0043】
制御ゲート線CG3,CG4,…,CG15に中間電圧Vpassを与えるのは、“1”データが与えられたビット線BL1側で、選択メモリトランジスタMC11に隣接する非選択メモリトランジスタMC21のチャネルを確実にカットオフにするように、制御ゲートからの容量結合による基板バイアスを与えるためである。従って、これらの全てに中間電圧Vpassを与えることは必ずしも必要ではなく、少なくとも一つに中間電圧Vpassを与え、残りはVssとしてもよい。
【0044】
この様な書き込み条件にすると、“0”データが与えられたビット線BL0側のNANDセルでは、少なくともビット線BLから選択されたメモリトランジスタMC10までのチャネルが低電位状態で導通しており、選択されたメモリトランジスタMC10では浮遊ゲート下のゲート絶縁膜に大きな電界がかかり、チャネルから浮遊ゲートに電子が注入される。即ち、“0”書き込みが行われる。メモリトランジスタMC20はデータに応じてオン又はオフになるが、いずれの場合も書き込みが行われない。更にこれよりソース線側のメモリトランジスタMC30〜MC150でも、大きな電界はかからず、書き込みは生じない。
【0045】
“1”データが与えられたビット線BL1側のNANDセルの選択されたメモリトランジスタMC11では、フローティングのチャネル部が容量結合により昇圧されて、浮遊ゲートへの電子注入が阻止され、“1”データが保持される。このときのNANDセルでのチャネル昇圧の様子を、従来の図13と対応させて、図4に示している。前述したように、ビット線BLから2番目のメモリトランジスタMC11が選択されたとき、ビット線側の1番目のメモリトランジスタMC01は、制御ゲートにVssを与えてもオフにならない可能性がある。従って、図13の場合と同様に、メモリトランジスタMC11,MC01の2個分のチャネル部が連続してフローティングとなり、これを一体に昇圧しなければならない。
【0046】
この実施の形態の場合、メモリトランジスタMC11には書き込み電圧Vpgmを印加し、そのビット線側に隣接するメモリトランジスタMC01には中間電圧Vpassを印加しているから、斜線で示す昇圧領域を従来より高い電位まで昇圧することができる。これにより、選択メモリトランジスタMC11での電子注入を確実に禁止することができる。選択制御ゲート線CG2のソース線側の隣接制御ゲート線CG2に沿ったメモリトランジスタMC21は、既に書き込みがなされているが、更にそのソース側に隣接する制御ゲート線CG3に中間電圧Vpassが与えられることから、これがVssの印加によりオフになることは従来と同様である。
【0047】
ビット線BLから2番目の制御ゲート線CG1が選択されたときに、1番目の制御ゲート線CG0に中間電圧Vpassを与えることにより、隣接カップリング効果が低減されるという効果もある。即ち、選択制御ゲート線CG1に書き込み電圧Vpgmを与え、そのビット線側の隣接制御ゲート線CG0にVssを与えた場合は、制御ゲート線CG1に沿ったメモリトランジスタの浮遊ゲートが、Vssが印加された制御ゲート線CG0からの容量カップリングにより“0”書き込みに十分な高い電位になれず、“0”書き込みセルでの書き込み速度が遅くなる。これに対して制御ゲート線CG0に中間電圧Vpassを与えれば、選択された制御ゲート線CG1のメモリトランジスタの浮遊ゲートの電位が高いものとなり、十分な“0”書き込み速度が得られる。
【0048】
参考までに、ビット線BLから3番目のメモリトランジスタが選択された場合の書き込み条件を、図3と対応させて図5に示す。この場合は通常通り、選択された制御ゲート線CG2に書き込み電圧Vpgmを与え、その両隣の制御ゲート線CG1,CG3にはVssを与える。これにより、“1”データが与えられたビット線BL1側のNANDセルでは、選択メモリトランジスタMC21のチャネル部のみが他から分離されてフローティングになり(図12参照)、書き込み電圧Vpgmの容量結合により昇圧される。
【0049】
図6は、共通ソース線SLから2番目のメモリトランジスタが選択された場合の書き込み動作条件を、図3と対応させて示している。このとき選択された制御ゲート線CG14に書き込み電圧Vpgmが、そのビット線BL側に隣接する、共通ソース線SLから3番目の制御ゲート線CG13にVssが与えられ、共通ソース線SL側に隣接する、共通ソース線SLから1番目の制御ゲート線CG15には中間電圧Vpassが与えられる。残りの制御ゲート線には、全て中間電圧Vpassを与えている。
【0050】
この場合、制御ゲート線CG15に沿ったメモリトランジスタは既にデータが書かれている。しかし、“1”データ書き込みのビット線BL1側のNANDセルについて、メモリトランジスタMC151に既に書かれたデータが“1”である場合には、その制御ゲートにVssを与えてもオフにならない可能性があることは、ビット線BL側の2番目のメモリトランジスタMC11を選択したときの1番目のメモリトランジスタMC01と同様である。
【0051】
そこで、共通ソース線SL側の1番目の制御ゲート線CG15には、Vssではなく、中間電圧Vpassを与える。3番目の制御ゲート線CG13には、Vssを与えることにより、メモリトランジスタMC131はオフになる。これにより、選択された2番目のメモリトランジスタMC141と1番目のメモリトランジスタMC151のチャネル部を一体にフローティング状態として昇圧することができる。
【0052】
図6において、Vssが与えられた制御ゲート線CG13よりビット線側にある非選択制御ゲート線は全て中間電圧Vpassとしたが、これは“1”データ側の非選択メモリトランジスタMC131のカットオフを確実にするための基板バイアス用である。従って、全てに中間電圧Vpassを与えなくてもよく、少なくとも一つに中間電圧Vpassを与えればよい。
【0053】
LSB方式において、ビット線BL側から1番目の制御ゲート線が選択された場合には、両側にメモリトランジスタはなく、一方は選択ゲートトランジスタSG1となる。“1”書き込みのビット線BL1側の選択ゲートトランジスタSG11は、Vddが与えられてNANDセルプリチャージによりオフになるから、着目するメモリトランジスタMC01のチャネルのみをフローティング状態で昇圧することになる。共通ソース線SLから1番目の制御ゲート線が選択された場合にも同様に、選択ゲートトランジスタSG21がオフであり、着目するメモリトランジスタMC151のチャネルのみをフローティング状態で昇圧することになる。
【0054】
[実施の形態2]
上記実施の形態では一つの中間電圧Vpassを用いたが、例えば図3の例では、ビット線側から2番目の制御ゲート線CG1が選択されたときに1番目の制御ゲート線CG0に与える中間電圧Vpassは、“1”データ書き込み側の二つのメモリトランジスタMC01,MC11のチャネル領域を一体に昇圧するための補助的電圧である。この趣旨から、具体的な電圧値としては、例えば電源電圧Vddでよい場合もあり、それ以上の適当な値を選択できる。但し、“0”書き込みのビット線BL0側の非選択であるメモリトランジスタMC00で“0”書き込みが行われないようにすることが必要であり、この意味で書き込み電圧Vpgmよりは低いことが必要である。
【0055】
一方、図3の例において、既に書き込みが行われた範囲の制御ゲート線CG3〜CG15に与える中間電圧Vpassは、制御ゲート線CG0に与えるものとは趣旨が異なり、カットオフさせるべきメモリトランジスタMC20,MC21に適当なバックバイアスを与えるためである。以上のように中間電圧の趣旨の相違から、図3において、制御ゲート線CG3〜CG15に与える中間電圧Vpassと、制御ゲート線CG0に与える中間電圧Vpassとを異ならせることもできる。
【0056】
その様な実施の形態の書き込み時の電圧関係を、図3に対応させて図7に示した。制御ゲート線CG0に与える中間電をVpass1とし、制御ゲート線CG3〜CG15に与える中間電圧をVpass2としている。制御ゲート線CG2に沿った、選択メモリトランジスタに隣接する非選択メモリトランジスタMC20,MC21を確実にカットオフさせるためには、Vpass2は、高い方がよく、この様な観点からは例えば、Vpass2>Vpass1に設定することができる。
【0057】
また、選択メモリトランジスタMC10,MC11のチャネル昇圧を確実にし且つ、ビット線側の未書き込みのメモリトランジスタのストレスを緩和するためには、チャネル昇圧の補助として用いられる中間電圧Vpass1が高いことが望ましい。この観点を重視すれば例えば、Vpass1>Vpass2と設定することができる。
【0058】
ここまでの実施の形態における書き込みモードの動作タイミングを、図3の実施の形態を例にとって示すと、図8のようになる。書き込みサイクルが開始される時刻t0で、ビット線側選択ゲートSGDには、Vdd+αに、共通ソース線側選択ゲートSGSにはVssが与えられ、選択された制御ゲート線CG1とこれにビット線側に隣接する制御ゲート線CG0にはVdd、共通ソース線側に隣接する制御ゲート線CG2にはVss、それ以外の制御ゲート線CG3〜CG15には、Vddが与えられる。
【0059】
ビット線BLにはデータに応じてVss(“0”データの場合)、Vpre(“1”データの場合)が与えられ、このビット線データにより選択されたメモリトランジスタのチャネルまでデータに応じた電位が転送される。“1”データが与えられたビット線では、その後選択ゲート線SGDをVddに戻すことにより、Vdd程度にプリチャージされたチャネルがフローティング状態になる。
【0060】
その後時刻t1で書き込みパルス電圧の印加が行われる。即ち、選択された制御ゲート線CG1は、Vddから書き込み電圧Vpgmまで昇圧され、ビット線側に隣接する制御ゲート線CG0は、Vddから中間電圧Vpassまで昇圧され、共通ソース線側に隣接する制御ゲート線CG2はVssのまま保持され、それ以外の制御ゲート線CG3〜CG15は、Vddから中間電圧Vpassまで昇圧される。これにより、上述したように、選択メモリトランジスタではデータに応じて電子注入が生じ、或いは電子注入が阻止される。時刻t2で1回の書き込み動作が終了する。
【0061】
図では省略したが、通常は時刻t2の後、書き込みベリファイ読み出しが行われ、書き込み不十分のメモリトランジスタがある場合には再度、書き込み動作が繰り返される。この様に、書き込み動作とベリファイ読み出し動作を繰り返すことによって、書き込みデータを所定のしきい値電圧分布内に追い込む。
【0062】
[実施の形態3]
ここまでの実施の形態は、“1”データ書き込み時、選択されたメモリトランジスタの隣接メモリトランジスタのチャネルをオフにする従来のLSB方式を基本として、NANDセルのビット線及び共通ソース線から2番目のメモリトランジスタが選択された場合に限って、基本のLSB方式を変形するものであった。これに対して次に、基本となるLSB方式そのものを変形した実施の形態を説明する。
【0063】
この実施の形態の書き込みモードは、NANDセル内のある制御ゲート線が選択されたときに、チャネルブーストを行うためにチャネルをカットオフにするメモリトランジスタは、選択メモリトランジスタの隣接メモリトランジスタでなくてもよく、選択メモリトランジスタを間に含むような任意の二つのメモリトランジスタであればよいという考えに基づく。この場合、チャネルをカットオフするメモリトランジスタの間に選択メモリトランジスタと共に挟まれた非選択メモリトランジスタの制御ゲート線には中間電圧を印加して、選択メモリトランジスタでのチャネル昇圧を補助すればよい。
【0064】
この実施の形態によると、“1”書き込み時のチャネル昇圧は、複数のメモリトランジスタのチャネル領域を一体にして行われることになる。そして、選択メモリトランジスタの制御ゲートには書き込み電圧が与えられ、これと一体にチャネルを昇圧する非選択メモリトランジスタの制御ゲートには中間電圧を与えることにより、書き込み電圧を与える選択メモリトランジスタの制御ゲートに隣接する非選択の制御ゲートにVssを与える通常のLSB方式に比べて、選択メモリトランジスタに隣接する非選択メモリトランジスタによる容量カップリング効果が低減される。
【0065】
即ち、書き込み電圧Vpgmが与えられる選択制御ゲートに、Vssが与えられる非選択制御ゲートが隣接した場合には、Vssが与えられた隣接する非選択制御ゲート線からの容量カップリングにより、選択されたメモリトランジスタの浮遊ゲートの電位上昇が不十分になり、“0”書き込み速度が低下する可能性がある。これに対して、Vpgmの両側に中間電圧Vpassを挟んで、Vss,Vpass,Vpgm,Vpass,Vssという印加電圧にすると、書き込み電圧Vpgmが従来と同じであっても、Vpgmが印加された選択メモリトランジスタの浮遊ゲートの電位は十分に高くなり、“0”書き込み速度が速いものとなる。
【0066】
また、Vssが印加された非選択制御ゲート線は、寄生抵抗と寄生容量のために駆動端から離れた部分は必ずしも電位固定されず、隣接する制御ゲート線が高い電圧Vpgmであると、その容量カップリングにより電位の浮き上がりが生じる。これに対して、Vssが印加される制御制御ゲート線とVpgmが印加される制御ゲート線の間にVpassが印加される制御ゲート線が配置されると、Vssが印加された制御ゲート線の電位の浮き上がりが抑制される。
【0067】
図9は、この実施の形態の書き込み動作時の一つのNANDセルでの電圧関係を示している。ここでは一般的に、NANDセル内のビット線BLからK番目の制御ゲート線CG(K)が選択された場合を示している。先の実施の形態で説明したように、書き込み動作に先立って、ビット線BLから、NANDセルの選択メモリトランジスタのチャネルまでデータ“0”,“1”に応じて、Vss,Vddがプリチャージされる。“1”データの場合は、プリチャージにより選択ゲートトランジスタSG1がオフになり、NANDセルのチャネルはフローティング状態になる。ビット線側の選択ゲート線SGSは先の実施の形態と同様にVssである。
【0068】
選択された制御ゲート線CG(K)には書き込み電圧Vpgmが与えられ、この選択メモリトランジスタの他に少なくとも一つの非選択メモリトランジスタを含むように適当な二本の制御ゲート線CG(K−m)とCG(K+n)とに、Vssが与えられる。ここで、m,nは正の整数であり、少なくとも一方は2以上である。
【0069】
Vssが与えられた制御ゲート線CG(K−m),CG(K+n)に挟まれている非選択制御ゲート線には全て、中間電圧Vpass1が与えられる。また、制御ゲート線CG(K−m)よりビット線BL側の非選択制御ゲート線及び、制御ゲート線CG(K+n)より共通ソース線SL側にある非選択制御ゲート線には、中間電圧Vpass2が与えられる。
【0070】
図9では、制御ゲート線CG(K−m)よりビット線BL側の全ての非選択制御ゲート線及び、制御ゲート線CG(K+n)より共通ソース線SL側にある全ての非選択制御ゲート線に中間電圧Vpass2を与えているが、それぞれ少なくとも一つだけ選択して中間電圧Vpass2を与えるようにしてもよいことは、先の実施の形態の場合と同様である。但し、ビット線側及びソース線側でそれぞれ一つだけVpass2を与える非選択制御ゲート線を選択するとすれば、Vssを与える制御ゲート線CG(K−m)のビット線BL側に隣接する非選択制御ゲート線及び、制御ゲート線CG(K+n)の共通ソース線SL側に隣接する非選択制御ゲート線とすることが好ましい。
【0071】
図9の例は、m=2,n=3の場合であり、この場合、○印で囲んだ選択メモリトランジスタとこれに対してビット線側に隣接する一つの非選択メモリトランジスタと共通ソース線側に隣接する二つの非選択メモリトランジスタの範囲のチャネル部を一体としてブーストすることになる。このとき、一体として昇圧する範囲の非選択制御ゲート線には中間電圧Vpass1を与えているから、チャネル部の昇圧は確実に行われる。また、チャネルのカットオフのためにVss=0Vが与えられる制御ゲート線CG(K−m),CG(K+n)のメモリトランジスタは、選択メモリトランジスタの直近ではなく、その間に中間電圧Vpass1が与えられる非選択制御ゲート線が挟まるため、選択制御ゲート線CG(K)に与えられる書き込み電圧による非選択メモリトランジスタに対する隣接カップリング効果が低減される。
【0072】
この実施の形態のより具体的な態様を、図10(a)(b)に挙げる。図10(a)は、選択メモリトランジスタとこれに対して共通ソース側に隣接する一つの非選択メモリトランジスタを一体に昇圧するようにした例である。従って、選択ゲート線CG(k)に書き込み電圧Vpgm、これに隣接する非選択ゲート線CG(K+1)に中間電圧Vpass1を与え、これらを挟む非選択制御ゲート線CG(K−1)及びCG(K+2)にVssを与える。これにより、二つのメモリトランジスタの範囲のチャネル部を一体の昇圧することになる。
【0073】
図10(a)では、選択制御ゲート線とこれに隣接する一つの非選択制御ゲート線の範囲を昇圧する場合に、共通ソース線SL側に隣接する非選択制御ゲート線を中間電圧Vpassとしているが、ビット線BL側に隣接する非選択制御ゲート線に中間電圧Vpassを与えるようにしてもよい。中間電圧Vpassを印加することによるストレスによる誤書き込みという問題を考慮すると、ビット線BL側に隣接する非選択制御ゲート線に中間電圧Vpassを与える方式が好ましい。何故なら、選択された制御ゲート線より共通ソース線側は既に書き込みが終了しており、しきい値変動は避けなければならないが、ビット線側はこれから書き込みが行われるために、Vpass印加によるしきい値変動はそれほど問題にならないからである。
【0074】
図10(b)は、選択メモリトランジスタとこれを挟む二つの非選択メモリトランジスタを一体に昇圧するようにした例である。従って、選択ゲート線CG(k)に書き込み電圧Vpgm、これに隣接する二つの非選択ゲート線CG(K−1)及びCG(K+1)に中間電圧Vpass1を与え、更にそれらの外側の非選択制御ゲート線CG(K−2)及びCG(K+2)にVssを与える。これにより、三つのメモリトランジスタの範囲のチャネル部を一体の昇圧することになる。
【0075】
この実施の形態において、選択された制御ゲート線がビット線BLから1番目(K=1)の場合及び、2番目(K=2)の場合は、ビット線BL側に非選択制御ゲート線がなくなるか、少なくなるため、例外的になる。これらの場合を、図11(a)(b)に示す。
【0076】
図11(a)は、図10(a)又は(b)の方式の場合であって、K=1即ち、1番目の制御ゲート線CG(1)が選択された場合である。このとき、ビット線BL側は選択ゲート線SGDにVddが与えられて、“1”データの場合これがカットオフする。そして、選択された制御ゲート線CG(1)に書き込み電圧Vpgmが与えられ、その共通ソース線SL側に隣接する非選択の制御ゲート線CG(2)に中間電圧Vpass1が与えられ、更にその隣の制御ゲート線CG(3)にはVssが与えられる。ビット線BL側にVssが与えられる非選択制御ゲート線は存在しない。これにより、二つのメモリトランジスタの範囲のチャネル部を一体に昇圧することになる。
【0077】
図11(b)は、同じくK=2、即ち2番目の制御ゲート線CG(2)が選択された場合である。このときも、ビット線BL側は選択ゲート線SGDにVddが与えられて、“1”データの場合これがカットオフする。そして、選択された制御ゲート線CG(2)に書き込み電圧Vpgmが与えられ、その両隣の非選択の制御ゲート線CG(1),CG(3)に中間電圧Vpass1が与えられ、更にその隣の制御ゲート線CG(4)にはVssが与えられる。この場合も、ビット線BL側にVssが与えられる非選択制御ゲート線は存在しない。この図11(b)の方式は、ビット線側の2番目の制御ゲート線が選択されたときに1番目の制御ゲート線に中間電圧を印加する点で、先の実施の形態1と同様である。これにより、三つのメモリトランジスタの範囲のチャネル部を一体に昇圧することになる。
【0078】
図11(a)(b)は、ビット線BL側から1番目及び2番目のメモリトランジスタが選択された場合であるが、共通ソース線SL側から1番目及び2番目のメモリトランジスタが選択された場合にも事情は同じである。共通ソース線SL側から1番目の制御ゲート線が選択された場合には、これより共通ソース線SL側にはオフ駆動される選択ゲート線SGSしかない。共通ソース線SL側から2番目の制御ゲート線が選択された場合には、それより共通ソース線SL側には非選択の制御ゲート線は1本であり、これは中間電圧Vpass1とすればよい。
【0079】
図9において、Vssが与えられた制御ゲート線の間にある非選択制御ゲート線に与える中間電圧をVpass1とし、Vssが与えられた制御ゲート線の外側の非選択制御ゲート線に与える中間電圧をVpass2としたが、これらの二つの中間電圧は等しくてもよいし、異なる値を選択してもよい。
【0080】
即ち、中間電圧Vpass1は、書き込み電圧Vpgmと共に、選択されたメモリトランジスタのチャネルを含む周囲のチャネル部を一体に昇圧するための補助的電圧であり、中間電圧Vpass2は、Vssが与えられたメモリトランジスタのチャネルをカットオフするための基板バイアス(より具体的には、そのメモリトランジスタのソースバイアス)用として用いられる電圧であるから、それぞれの用途に応じて最適設定すればよい。これらの中間電圧Vpass1,Vpass2として同じ電圧を用いれば、書き込みに必要な制御電圧の種類が少なくて済む。
【0081】
なお上記各実施の形態において、書き込み時に制御ゲートに与えられるVssは、ビット線BLから与えられる“0”,“1”データの電位について、“1”データ電位ではチャネルをカットオフし、“0”データ電位はチャネル転送を許可するという意味でチャネル昇圧を制御する際の基準電圧として用いられており、必ずしも0Vでなくてもよい。
【0082】
【発明の効果】
以上述べたようにこの発明によれば、NANDセル型EEPROMにおいて、従来のセルフブースト方式を改良することにより、微細セルを用いた場合にも誤書き込みを確実に防止することが可能になる。
【図面の簡単な説明】
【図1】この発明によるEEPROMの構成を示す図である。
【図2】同EEPROMのメモリセルアレイの構成を示す図である。
【図3】この発明の実施の形態によるCG1選択時の書き込み動作時の電圧関係を示す図である。
【図4】同実施の形態の“1”書き込み側のチャネル昇圧の様子を示す図である。
【図5】同実施の形態のCG2選択時の書き込み動作時の電圧関係を示す図である。
【図6】同実施の形態のCG14選択時の書き込み動作時の電圧関係を示す図である。
【図7】他の実施の形態によるCG2選択時の書き込み動作時の電圧関係を示す図である。
【図8】各実施の形態の書き込み動作タイミング波形を示す図である。
【図9】他の実施の形態による書き込み動作時の電圧関係を示す図である。
【図10】同実施の形態の具体例における書き込み時の電圧関係を示す図である。
【図11】同実施の形態のビット線側1番目及び2番目が選択されたときの書き込み時の電圧関係を示す図である。
【図12】従来方式でのCG2選択時のチャネル昇圧の様子を示す図である。
【図13】従来方式でのCG1選択時のチャネル昇圧の様子を示す図である。
【符号の説明】
1…メモリセルアレイ、2…センスアンプ/データラッチ、3…カラムゲート、4…ロウデコーダ/ワード線ドライバ、5…カラムデコーダ、6…アドレスラッチ、7…制御回路、8…内部電圧発生回路、9…I/Oバッファ、MC0〜MC15…メモリトランジスタ、SG1,SG1…選択ゲートトランジスタ、BL0〜BL4223…ビット線、SL…共通ソース線、CG0〜CG15…制御ゲート線、SGD,SGS…選択ゲート線。
Claims (17)
- 電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続されたNANDセルを有し、
NANDセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン,オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、
前記データ書き込みモードにおいて、ビット線側から第2番目のメモリトランジスタが選択されたときに、この第2番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、ビット線側から第3番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、ビット線側から第1番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第1の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第2の中間電圧を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。 - 前記残りの非選択メモリトランジスタの全ての制御ゲートに前記第2の中間電圧を印加するようにした
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記データ書き込みモードにおいて、共通ソース線側から第2番目のメモリトランジスタが選択されたときに、この第2番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線側から第3番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第1番目の非選択メモリトランジスタの制御ゲートには前記第1の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記第2の中間電圧を印加するようにした
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記残りの非選択メモリトランジスタの全ての制御ゲートに前記第2の中間電圧を印加するようにした
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続されたNANDセルを有し、
NANDセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン,オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、
前記データ書き込みモードにおいて、共通ソース線側から第2番目のメモリトランジスタが選択されたときに、この第2番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線から第3番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第1番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第1の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第2の中間電圧を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。 - 前記第2の中間電圧は、第1の中間電圧と等しく設定されている
ことを特徴とする請求項1乃至5のいずれかに記載の不揮発性半導体記憶装置。 - 前記第2の中間電圧は、第1の中間電圧と異なる値に設定されている
ことを特徴とする請求項1乃至5のいずれかに記載の不揮発性半導体記憶装置。 - それぞれ異なるビット線に接続される行方向に並ぶ複数のNANDセルは、第1の選択ゲートトランジスタのゲートが第1の選択ゲート線に共通接続され、第2の選択ゲートトランジスタのゲートが第2の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてNANDセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各NANDセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、ビット線側から第2番目の制御ゲート線が選択されたときに、この第2番目の制御ゲート線に前記書き込み電圧を印加し、ビット線から第3番目の制御ゲート線に前記基準電圧を印加し、ビット線側から第1番目の制御ゲート線には前記第1の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第2の中間電圧を印加するようにしたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - それぞれ異なるビット線に接続される行方向に並ぶ複数のNANDセルは、第1の選択ゲートトランジスタのゲートが第1の選択ゲート線に共通接続され、第2の選択ゲートトランジスタのゲートが第2の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてNANDセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各NANDセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、共通ソース線側から第2番目の制御ゲート線が選択されたときに、この第2番目の制御ゲート線に前記書き込み電圧を印加し、共通ソース線から第3番目の制御ゲート線に前記基準電圧を印加し、共通ソース線側から第1番目の制御ゲート線には前記第1の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第2の中間電圧を印加するようにした
ことを特徴とする請求項5記載の不揮発性半導体記憶装置。 - 前記書き込みモードに先立って、NANDセルブロック内の全メモリセルを一括して、しきい値電圧の低い第1データの状態に設定する消去モードを有し、
前記書き込みモードは、一括消去された各NANDセルのチャネルに前記ビット線から書き込むべき第1及び第2データに応じてプリチャージを行い、第1データが与えられたNANDセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルをフローティング状態として前記書き込み電圧が印加されたときに制御ゲートからの容量結合によりチャネルを昇圧させて電荷蓄積層への電荷注入を禁止し、第2データが与えられたNANDセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルを低電圧に保持してトンネル電流により電荷蓄積層に電荷を注入するものである
ことを特徴とする請求項8又は9記載の不揮発性半導体記憶装置。 - 電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続されたNANDセルを有し、
NANDセルのビット線からK番目の選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その選択されたメモリトランジスタとこれに隣接する少なくとも一つの非選択メモリトランジスタを両側から挟むようにビット線からK−m番目及びビット線からK+n番目(但し、m,nは正の整数で少なくとも一方が2以上)の二つの非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン,オフする基準電圧を印加し、前記二つの非選択メモリトランジスタに挟まれた範囲内の非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第1の中間電圧を印加し、K−m番目よりビット線側及びK+n番目より共通ソース線側にある少なくとも一つずつの非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第2の中間電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する
ことを特徴とする不揮発性半導体記憶装置。 - K=2のとき、選択されたメモリトランジスタよりビット線側のメモリトランジスタの制御ゲートには第1又は第2の中間電圧を印加するようにした
ことを特徴とする請求項11記載の不揮発性半導体記憶装置。 - Kが共通ソース線から2番目であるとき、選択されたメモリトランジスタより共通ソース線側のメモリトランジスタの制御ゲートには第1又は第2の中間電圧を印加するようにした
ことを特徴とする請求項11記載の不揮発性半導体記憶装置。 - K−m番目よりビット線側及びK+n番目より共通ソース線側にある全ての非選択メモリトランジスタの制御ゲートに第2の中間電圧を印加するようにした
ことを特徴とする請求項11記載の不揮発性半導体記憶装置。 - 第1の中間電圧は、第2の中間電圧と等しく設定されている
ことを特徴とする請求項11乃至14のいずれかに記載の不揮発性半導体記憶装置。 - 第1の中間電圧は、第2の中間電圧と異なる値に設定されている
ことを特徴とする請求項11乃至14のいずれかに記載の不揮発性半導体記憶装置。 - それぞれ異なるビット線に接続される行方向に並ぶ複数のNANDセルは、第1の選択ゲートトランジスタのゲートが第1の選択ゲート線に共通接続され、第2の選択ゲートトランジスタのゲートが第2の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてNANDセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各NANDセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、
ビット線からK番目の制御ゲート線が選択されたときに、その選択された制御ゲート線とこれに隣接する少なくとも一つの非選択の制御ゲート線を両側から挟むようにビット線からK−m番目及びビット線からK+n番目(但し、m,nは正の整数で少なくとも一方が2以上)の二つの非選択制御ゲート線に基準電圧を印加し、前記二つの非選択制御ゲート線に挟まれた範囲内の非選択制御ゲート線に第1の中間電圧を印加し、K−m番目よりビット線側及びK+n番目より共通ソース線側にある少なくとも一つずつの非選択制御ゲート線に第2の中間電圧を印加するようにした
ことを特徴とする請求項11記載の不揮発性半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001061489A JP3957985B2 (ja) | 2001-03-06 | 2001-03-06 | 不揮発性半導体記憶装置 |
KR10-2002-0011609A KR100536536B1 (ko) | 2001-03-06 | 2002-03-05 | 불휘발성 반도체 기억 장치 |
CNB02106749XA CN1201402C (zh) | 2001-03-06 | 2002-03-06 | 非易失性半导体存储装置 |
TW091104129A TW531879B (en) | 2001-03-06 | 2002-03-06 | Non-volatile semiconductor memory device |
US10/090,995 US6859394B2 (en) | 2001-03-06 | 2002-03-06 | NAND type non-volatile semiconductor memory device |
US10/965,775 US7184309B2 (en) | 2001-03-06 | 2004-10-18 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001061489A JP3957985B2 (ja) | 2001-03-06 | 2001-03-06 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002260390A JP2002260390A (ja) | 2002-09-13 |
JP3957985B2 true JP3957985B2 (ja) | 2007-08-15 |
Family
ID=18920776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001061489A Expired - Fee Related JP3957985B2 (ja) | 2001-03-06 | 2001-03-06 | 不揮発性半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6859394B2 (ja) |
JP (1) | JP3957985B2 (ja) |
KR (1) | KR100536536B1 (ja) |
CN (1) | CN1201402C (ja) |
TW (1) | TW531879B (ja) |
Families Citing this family (113)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8706630B2 (en) | 1999-08-19 | 2014-04-22 | E2Interactive, Inc. | System and method for securely authorizing and distributing stored-value card data |
JP4420823B2 (ja) | 2002-09-24 | 2010-02-24 | サンディスク コーポレイション | 感知動作が改善された不揮発性メモリおよび方法 |
US6987693B2 (en) | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
US7196931B2 (en) * | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
US7443757B2 (en) * | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
US7327619B2 (en) * | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
US7324393B2 (en) * | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
US7046568B2 (en) | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
JP3863485B2 (ja) | 2002-11-29 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100642187B1 (ko) | 2003-09-08 | 2006-11-10 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치 |
US7064980B2 (en) * | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
US6956770B2 (en) | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
JP4212444B2 (ja) | 2003-09-22 | 2009-01-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7161833B2 (en) * | 2004-02-06 | 2007-01-09 | Sandisk Corporation | Self-boosting system for flash memory cells |
US7466590B2 (en) * | 2004-02-06 | 2008-12-16 | Sandisk Corporation | Self-boosting method for flash memory cells |
US7170793B2 (en) * | 2004-04-13 | 2007-01-30 | Sandisk Corporation | Programming inhibit for non-volatile memory |
JP4405405B2 (ja) * | 2004-04-15 | 2010-01-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100559714B1 (ko) * | 2004-04-19 | 2006-03-10 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 및 이의 프로그램 방법 |
US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
US7849381B2 (en) | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
US7369438B2 (en) * | 2004-12-28 | 2008-05-06 | Aplus Flash Technology, Inc. | Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications |
JP4646634B2 (ja) * | 2005-01-05 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7447078B2 (en) * | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
US7170783B2 (en) * | 2005-04-01 | 2007-01-30 | Micron Technology, Inc. | Layout for NAND flash memory array having reduced word line impedance |
US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
US7463521B2 (en) | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
US7196930B2 (en) * | 2005-04-27 | 2007-03-27 | Micron Technology, Inc. | Flash memory programming to reduce program disturb |
KR100621634B1 (ko) | 2005-05-06 | 2006-09-07 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
JP5130646B2 (ja) | 2005-06-06 | 2013-01-30 | ソニー株式会社 | 記憶装置 |
JP4113211B2 (ja) * | 2005-07-27 | 2008-07-09 | 株式会社東芝 | 半導体集積回路装置 |
JP5162846B2 (ja) | 2005-07-29 | 2013-03-13 | ソニー株式会社 | 記憶装置、コンピュータシステム、および記憶システム |
JP4761872B2 (ja) * | 2005-08-01 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4891580B2 (ja) * | 2005-08-31 | 2012-03-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7218552B1 (en) * | 2005-09-09 | 2007-05-15 | Sandisk Corporation | Last-first mode and method for programming of non-volatile memory with reduced program disturb |
JP4907925B2 (ja) * | 2005-09-09 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7286406B2 (en) * | 2005-10-14 | 2007-10-23 | Sandisk Corporation | Method for controlled programming of non-volatile memory exhibiting bit line coupling |
US7301817B2 (en) | 2005-10-27 | 2007-11-27 | Sandisk Corporation | Method for programming of multi-state non-volatile memory using smart verify |
US7366022B2 (en) * | 2005-10-27 | 2008-04-29 | Sandisk Corporation | Apparatus for programming of multi-state non-volatile memory using smart verify |
KR100795634B1 (ko) * | 2005-11-11 | 2008-01-17 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및메모리 카드 |
US7355889B2 (en) * | 2005-12-19 | 2008-04-08 | Sandisk Corporation | Method for programming non-volatile memory with reduced program disturb using modified pass voltages |
JP4808784B2 (ja) * | 2005-12-19 | 2011-11-02 | サンディスク コーポレイション | 改善されたパス電圧を用いてプログラム阻害を低減した不揮発性記憶メモリのプログラミング方法 |
US7355888B2 (en) * | 2005-12-19 | 2008-04-08 | Sandisk Corporation | Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages |
US7436703B2 (en) * | 2005-12-27 | 2008-10-14 | Sandisk Corporation | Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices |
US7362615B2 (en) * | 2005-12-27 | 2008-04-22 | Sandisk Corporation | Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices |
US7436733B2 (en) * | 2006-03-03 | 2008-10-14 | Sandisk Corporation | System for performing read operation on non-volatile storage with compensation for coupling |
US7499319B2 (en) * | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
US7428165B2 (en) * | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
US7511995B2 (en) | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
US7951669B2 (en) * | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
US7606075B2 (en) * | 2006-04-19 | 2009-10-20 | Micron Technology, Inc. | Read operation for NAND memory |
JP2007293986A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 半導体記憶装置 |
US7436709B2 (en) * | 2006-05-05 | 2008-10-14 | Sandisk Corporation | NAND flash memory with boosting |
US7286408B1 (en) | 2006-05-05 | 2007-10-23 | Sandisk Corporation | Boosting methods for NAND flash memory |
WO2007130832A2 (en) * | 2006-05-05 | 2007-11-15 | Sandisk Corporation | Boosting voltage technique fpr programming nand flash memory devices |
JP4960018B2 (ja) * | 2006-05-31 | 2012-06-27 | 株式会社東芝 | 不揮発性半導体メモリ |
US7450421B2 (en) * | 2006-06-02 | 2008-11-11 | Sandisk Corporation | Data pattern sensitivity compensation using different voltage |
US7310272B1 (en) * | 2006-06-02 | 2007-12-18 | Sandisk Corporation | System for performing data pattern sensitivity compensation using different voltage |
US7525841B2 (en) * | 2006-06-14 | 2009-04-28 | Micron Technology, Inc. | Programming method for NAND flash |
US7492633B2 (en) | 2006-06-19 | 2009-02-17 | Sandisk Corporation | System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines |
US7349261B2 (en) * | 2006-06-19 | 2008-03-25 | Sandisk Corporation | Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines |
JP4994447B2 (ja) * | 2006-06-22 | 2012-08-08 | サンディスク コーポレイション | 閾値電圧の分布が緊密化するように不揮発性メモリを非リアルタイムで再プログラミングする方法 |
TWI349286B (en) * | 2006-09-06 | 2011-09-21 | Sandisk Corp | System and method for programming non-volatile memory with improved boosting |
US7440326B2 (en) * | 2006-09-06 | 2008-10-21 | Sandisk Corporation | Programming non-volatile memory with improved boosting |
US8189378B2 (en) * | 2006-09-27 | 2012-05-29 | Sandisk Technologies Inc. | Reducing program disturb in non-volatile storage |
WO2008039667A2 (en) * | 2006-09-27 | 2008-04-03 | Sandisk Corporation | Reducing program disturb in non-volatile storage |
US8184478B2 (en) * | 2006-09-27 | 2012-05-22 | Sandisk Technologies Inc. | Apparatus with reduced program disturb in non-volatile storage |
JP2008090451A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 記憶装置 |
KR100763093B1 (ko) | 2006-09-29 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 프로그램 방법 |
KR100770754B1 (ko) | 2006-10-12 | 2007-10-29 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
US7596031B2 (en) * | 2006-10-30 | 2009-09-29 | Sandisk Corporation | Faster programming of highest multi-level state for non-volatile memory |
US7696035B2 (en) * | 2006-11-13 | 2010-04-13 | Sandisk Corporation | Method for fabricating non-volatile memory with boost structures |
US7511996B2 (en) * | 2006-11-30 | 2009-03-31 | Mosaid Technologies Incorporated | Flash memory program inhibit scheme |
US7495962B2 (en) * | 2006-12-29 | 2009-02-24 | Sandisk Corporation | Alternating read mode |
US7463531B2 (en) * | 2006-12-29 | 2008-12-09 | Sandisk Corporation | Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages |
US7450430B2 (en) * | 2006-12-29 | 2008-11-11 | Sandisk Corporation | Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages |
US7468918B2 (en) * | 2006-12-29 | 2008-12-23 | Sandisk Corporation | Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data |
US7433241B2 (en) * | 2006-12-29 | 2008-10-07 | Sandisk Corporation | Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data |
US7606070B2 (en) * | 2006-12-29 | 2009-10-20 | Sandisk Corporation | Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation |
WO2008083221A2 (en) * | 2006-12-29 | 2008-07-10 | Sandisk Corporation | Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages |
US7518923B2 (en) | 2006-12-29 | 2009-04-14 | Sandisk Corporation | Margined neighbor reading for non-volatile memory read operations including coupling compensation |
US7440324B2 (en) * | 2006-12-29 | 2008-10-21 | Sandisk Corporation | Apparatus with alternating read mode |
US7738291B2 (en) * | 2007-03-12 | 2010-06-15 | Micron Technology, Inc. | Memory page boosting method, device and system |
JP2009048697A (ja) * | 2007-08-20 | 2009-03-05 | Toshiba Corp | Nand型不揮発性半導体メモリ |
KR100885785B1 (ko) * | 2007-09-10 | 2009-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 프로그램 방법 |
US7978520B2 (en) | 2007-09-27 | 2011-07-12 | Sandisk Corporation | Compensation of non-volatile memory chip non-idealities by program pulse adjustment |
JP5376789B2 (ja) * | 2007-10-03 | 2013-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
US7701784B2 (en) * | 2007-11-02 | 2010-04-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
JP5367977B2 (ja) * | 2007-12-12 | 2013-12-11 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法 |
US7826262B2 (en) * | 2008-01-10 | 2010-11-02 | Macronix International Co., Ltd | Operation method of nitride-based flash memory and method of reducing coupling interference |
KR20090120205A (ko) * | 2008-05-19 | 2009-11-24 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 동작 방법 |
JP4881401B2 (ja) | 2009-03-23 | 2012-02-22 | 株式会社東芝 | Nand型フラッシュメモリ |
JP2011008838A (ja) * | 2009-06-23 | 2011-01-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその書き込み方法 |
JP4913188B2 (ja) | 2009-09-18 | 2012-04-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2011076678A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101561270B1 (ko) * | 2009-10-15 | 2015-10-19 | 삼성전자주식회사 | 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들 |
KR101097446B1 (ko) * | 2010-01-29 | 2011-12-23 | 주식회사 하이닉스반도체 | 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법 |
JP2011175712A (ja) * | 2010-02-25 | 2011-09-08 | Toshiba Corp | 半導体記憶装置 |
US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
JP5197730B2 (ja) * | 2010-12-24 | 2013-05-15 | 株式会社東芝 | 半導体記憶装置 |
JP2013020682A (ja) * | 2011-07-14 | 2013-01-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8953380B1 (en) * | 2013-12-02 | 2015-02-10 | Cypress Semiconductor Corporation | Systems, methods, and apparatus for memory cells with common source lines |
US9761313B2 (en) | 2015-04-09 | 2017-09-12 | SK Hynix Inc. | Non-volatile semiconductor memory device with multiple pass voltage and improved verification and programming operating method thereof |
KR20160120990A (ko) * | 2015-04-09 | 2016-10-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
KR102396116B1 (ko) * | 2015-09-25 | 2022-05-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US9460805B1 (en) * | 2015-10-19 | 2016-10-04 | Sandisk Technologies Llc | Word line dependent channel pre-charge for memory |
KR20180027035A (ko) * | 2016-09-05 | 2018-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
JP2018137027A (ja) * | 2017-02-23 | 2018-08-30 | ソニーセミコンダクタソリューションズ株式会社 | 記憶装置 |
JP2021125277A (ja) * | 2020-02-05 | 2021-08-30 | キオクシア株式会社 | 半導体記憶装置 |
US11475957B2 (en) * | 2021-01-14 | 2022-10-18 | Sandisk Technologies Llc | Optimized programming with a single bit per memory cell and multiple bits per memory cell |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0145475B1 (ko) | 1995-03-31 | 1998-08-17 | 김광호 | 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 |
JPH10223866A (ja) * | 1997-02-03 | 1998-08-21 | Toshiba Corp | 半導体記憶装置 |
KR100272037B1 (ko) | 1997-02-27 | 2000-12-01 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 |
JP3481817B2 (ja) * | 1997-04-07 | 2003-12-22 | 株式会社東芝 | 半導体記憶装置 |
KR100252476B1 (ko) * | 1997-05-19 | 2000-04-15 | 윤종용 | 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법 |
JPH1186571A (ja) * | 1997-09-09 | 1999-03-30 | Sony Corp | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
JP3159152B2 (ja) * | 1997-12-26 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
KR100496797B1 (ko) * | 1997-12-29 | 2005-09-05 | 삼성전자주식회사 | 반도체메모리장치의프로그램방법 |
KR100297602B1 (ko) * | 1997-12-31 | 2001-08-07 | 윤종용 | 비휘발성메모리장치의프로그램방법 |
US6011267A (en) * | 1998-02-27 | 2000-01-04 | Euv Llc | Erosion resistant nozzles for laser plasma extreme ultraviolet (EUV) sources |
JP3624098B2 (ja) * | 1998-07-14 | 2005-02-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2000149577A (ja) * | 1998-11-10 | 2000-05-30 | Sony Corp | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100331563B1 (ko) * | 1999-12-10 | 2002-04-06 | 윤종용 | 낸드형 플래쉬 메모리소자 및 그 구동방법 |
-
2001
- 2001-03-06 JP JP2001061489A patent/JP3957985B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-05 KR KR10-2002-0011609A patent/KR100536536B1/ko not_active IP Right Cessation
- 2002-03-06 US US10/090,995 patent/US6859394B2/en not_active Expired - Fee Related
- 2002-03-06 CN CNB02106749XA patent/CN1201402C/zh not_active Expired - Fee Related
- 2002-03-06 TW TW091104129A patent/TW531879B/zh not_active IP Right Cessation
-
2004
- 2004-10-18 US US10/965,775 patent/US7184309B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1374700A (zh) | 2002-10-16 |
US7184309B2 (en) | 2007-02-27 |
US20020126532A1 (en) | 2002-09-12 |
KR20030009074A (ko) | 2003-01-29 |
TW531879B (en) | 2003-05-11 |
US6859394B2 (en) | 2005-02-22 |
JP2002260390A (ja) | 2002-09-13 |
CN1201402C (zh) | 2005-05-11 |
KR100536536B1 (ko) | 2005-12-16 |
US20050047210A1 (en) | 2005-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3957985B2 (ja) | 不揮発性半導体記憶装置 | |
JP3730508B2 (ja) | 半導体記憶装置およびその動作方法 | |
US8149620B2 (en) | Flash memory device having dummy cell | |
JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
US7894266B2 (en) | Method of programming a flash memory device | |
US7263000B2 (en) | NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase | |
JP4213532B2 (ja) | 不揮発性半導体記憶装置 | |
KR100272037B1 (ko) | 불휘발성 반도체 기억 장치 | |
JP4284300B2 (ja) | 半導体記憶装置 | |
JP3866650B2 (ja) | 不揮発性半導体記憶装置及びその消去ベリファイ方法 | |
JP2008084471A (ja) | 半導体記憶装置 | |
TW200847166A (en) | Flash memory program inhibit scheme | |
US7672169B2 (en) | Nonvolatile semiconductor memory and driving method thereof | |
US7924620B2 (en) | Nonvolatile semiconductor memory including charge accumulation layer and control gate | |
JP2007305204A (ja) | 不揮発性半導体記憶装置 | |
US20220093178A1 (en) | Semiconductor memory device | |
KR101330710B1 (ko) | 플래시 메모리 장치 | |
JP5254413B2 (ja) | 不揮発性半導体記憶装置 | |
WO2006059375A1 (ja) | 半導体装置および半導体装置の制御方法 | |
KR20090019718A (ko) | Nand형 불휘발성 반도체 메모리 | |
JP2008300019A (ja) | 不揮発性半導体記憶装置 | |
JP2815077B2 (ja) | 半導体不揮発性記憶装置の使用方法 | |
CN117116326A (zh) | 快闪存储器 | |
JPH11242892A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070501 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070509 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |