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KR102409799B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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KR102409799B1
KR102409799B1 KR1020180006169A KR20180006169A KR102409799B1 KR 102409799 B1 KR102409799 B1 KR 102409799B1 KR 1020180006169 A KR1020180006169 A KR 1020180006169A KR 20180006169 A KR20180006169 A KR 20180006169A KR 102409799 B1 KR102409799 B1 KR 102409799B1
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Inventor
안치욱
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에스케이하이닉스 주식회사
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Abstract

본 기술은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 시스템은 다수의 메모리 블록들을 포함하며, 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 동작을 수행하기 위한 메모리 장치; 및 상기 리드 동작을 수행하도록 상기 메모리 장치를 제어하되, 상기 선택된 메모리 블록의 소스 라인 공유 블록들의 소거 횟수 정보에 기초하여 상기 리드 동작의 초기 턴온 구간을 제어하는 메모리 컨트롤러를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 데이터가 저장되는 메모리 장치의 리드 디스터브 현상을 개선할 수 있는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 리드 동작 시 선택된 메모리 블럭의 채널에 잔류하는 홀을 효과적으로 제거하여 전기적 특성을 개선할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 다수의 메모리 블록들을 포함하며, 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 동작을 수행하기 위한 메모리 장치; 및 상기 리드 동작을 수행하도록 상기 메모리 장치를 제어하되, 상기 선택된 메모리 블록의 소스 라인 공유 블록들의 소거 횟수 정보에 기초하여 상기 리드 동작의 초기 턴온 구간을 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 수의 메모리 블록들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 따라 상기 메모리 장치가 리드 동작을 수행하도록 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 다수의 메모리 블록들 중 선택된 메모리 블록의 소스 라인 공유 블록들에 대한 소거 횟수가 설정 횟수 보다 클 경우 상기 선택된 메모리 블록의 상기 리드 동작 시 초기 턴온 구간을 제1 구간으로 설정하고, 상기 소스 라인 공유 블록들에 대한 소거 횟수가 상기 설정 횟수 보다 작거나 같을 경우 상기 초기 턴온 구간을 제2 구간으로 설정한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 다수의 메모리 블록들 중 리드 동작을 수행할 선택된 메모리 블록의 소스 라인 공유 블록들에 대한 소거 횟수 정보를 리드하는 단계; 상기 소거 횟수 정보에 기초하여 선택된 메모리 블록의 초기 턴온 구간을 설정하는 단계; 상기 초기 턴온 구간 동안 상기 선택된 메모리 블록에 턴온 전압을 인가하는 단계; 및 상기 선택된 메모리 블록에 리드 전압을 인가하는 단계를 포함한다.
본 기술에 따르면, 리드 동작 시 선택된 메모리 블럭의 이전 리드 동작 이후부터 현재까지의 소스 라인 공유 블럭 소거 횟수에 기초하여 리드 동작 중 초기 턴온 구간을 조절함으로써, 선택된 메모리 블럭의 채널에 잔류하는 홀을 효과적으로 제거하여 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 전압 파형도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 스트링의 단면도이다.
도 9는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 리드 동작 시 선택된 메모리 블록의 이전 리드 동작부터 현재까지의 소스 라인 공유 블럭들의 소거 횟수에 기초하여 선택된 메모리 블록의 리드 동작 중 초기 턴온 구간을 조절할 수 있다. 소스 라인 공유 블럭들은 선택된 메모리 블록과 소스 라인을 공유하는 소스 라인 공유하는 적어도 하나 이상의 메모리 블록들이다.
상술한 소스 라인 공유 블럭들의 소거 횟수에 대한 정보는 메모리 장치(1100)의 시스템 블록(110S)에 저장될 수 있으며, 리드 동작시 시스템 블록(110S)에 저장된 소스 라인 공유 블럭들의 소거 횟수에 대한 정보는 리드되어 메모리 컨트롤러(1200)의 소거 횟수 정보 레지스터(1210)에 저장될 수 있다.
메모리 컨트롤러(1200)는 소거 횟수 정보 레지스터(1210)에 저장된 소스 라인 공유 블럭들의 소거 횟수에 대한 정보에 기초하여 선택된 메모리 블록의 리드 동작 중 초기 턴온 구간을 조절할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다. 메모리 장치(1100)는 다수의 메모리 블록들을 포함하여 구성될 수 있으며, 다수의 메모리 블록들 중 적어도 하나의 메모리 블록을 시스템 블록(110S)으로 정의할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110S, 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다. 다수의 메모리 블록들(MB1~MBk) 중 적어도 하나의 메모리 블록(예를 들어 MB1; 101S)을 시스템 블록으로 정의할 수 있으며, 시스템 블록에는 메모리 블록들(MB2 내지 MBk; 110) 각각에 대해 이전 리드 동작부터 현재까지 소스 라인을 공유하는 소스 라인 공유 블록들의 소거 횟수에 대한 정보가 저장된다. 예를 들어 메모리 블록(MB2)에 대한 소스 라인 공유 블록들의 소거 횟수에 대한 정보는 메모리 블록(MB2)의 최근 리드 동작부터 현재까지 메모리 블록(MB2)과 소스 라인을 공유하는 메모리 블록들의 소거 횟수가 계속적으로 업데이트되어 시스템 블록에 저장되고, 메모리 블록(MBk)에 대한 소스 라인 공유 블록들의 소거 횟수에 대한 정보는 메모리 블록(MBk)의 최근 리드 동작부터 현재까지 메모리 블록(MBk)과 소스 라인을 공유하는 메모리 블록들의 소거 횟수가 계속적으로 업데이트되어 시스템 블록에 저장된다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다. 또한 페이지 버퍼들(PB1~PBn; 231)은 리드 동작 시 로컬 라인들(LL) 중 선택된 로컬 라인에 하나의 리드 전압이 인가되는 동안 메모리 셀들의 프로그램 상태에 따른 셀 커런트 차이를 이용하여 적어도 3개 이상의 프로그램 상태들을 센싱할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고 소스 노드(source node)의 전압을 제어할 수 있다. 예시적으로 소스 라인 드라이버(270)는 리드(read) 또는 검증(verify) 동작시 메모리 셀의 소스 노드를 접지 노드와 전기적으로 연결시킬 수 있다. 또한 소스 라인 드라이버(270)는 프로그램 동작시 메모리 셀의 소스 노드에 접지 전압을 인가할 수 있다. 소스 라인 드라이버(270)는 소거 동작시 메모리 셀의 소스 노드에 소거 전압을 인가시킬 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)을 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 노드의 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
상술한 본원 발명의 실시 예에 따른 메모리 장치(1100)는 리드 동작 시 시스템 블록(110S)에 저장된 선택된 메모리 블록에 대한 소스 라인 공유 블록들의 소거 횟수 정보를 우선적으로 리드하여 도 1의 메모리 컨트롤러(1200)로 출력한다. 이 후, 메모리 컨트롤러(1200)의 제어에 따라 다수의 메모리 블록들(MB1~MBk; 110) 중 선택된 메모리 블록의 리드 동작을 수행하며, 메모리 컨트롤러(1200)의 제어에 따라 리드 동작 중 초기 턴온 구간을 제1 시간 또는 제1 시간보다 짧은 제2 시간 동안 설정하여 수행될 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 16에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 4 및 도 5에서 설명된 다수의 메모리 블록들(MB1~MBk; 110)은 소스 라인(SL)을 공유할 수 있다. 이로 인하여 다수의 메모리 블록들(MB1~MBk; 110) 중 선택된 메모리 블록의 소거 동작시 소스 라인(SL)으로 인가되는 소거 전압에 의해 비 선택된 메모리 블록의 채널 내에는 핫홀이 유입될 수 있다. 따라서, 소스 라인을 공유하는 메모리 블록들의 소거 횟수가 증가할수록 채널 내로 유입되는 핫홀의 양이 증가할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 전압 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하면 다음과 같다.
1) 리드 커맨드 입력(S610)
호스트(2000)로부터 리드 커맨드(Read CMD)가 입력되면, 메모리 컨트롤러(1200)는 리드 커맨드(Read CMD)에 응답하여 메모리 장치(1100)의 리드 동작을 제어하기 위한 커맨드(CMD)를 생성하고, 리드 커맨드(Read CMD)와 함께 수신되는 어드레스를 메모리 장치(1100)의 어드레스로 변환시켜 변환된 어드레스(ADD)를 생성한다.
2) 소스 라인 공유 블록들의 소거 횟수 정보 리드(S620)
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)에 응답하여 시스템 블록(110S)에 저장된 선택된 메모리 블록에 대한 소스 라인 공유 블록들의 소거 횟수 정보를 리드하여 메모리 컨트롤러(1200)로 출력한다. 메모리 컨트롤러(1200)의 소거 횟수 정보 레지스터(1210)는 메모리 장치(1100)로부터 수신된 선택된 메모리 블록에 대한 소스 라인 공유 블록들의 소거 횟수 정보를 저장한다.
3) 소스 라인 공유 블록들의 소거 횟수 판단(S630)
메모리 컨트롤러(1200)는 소거 횟수 정보 레지스터(1210)에 저장된 선택된 메모리 블록에 대한 소스 라인 공유 블록들의 소거 횟수 정보를 이용하여 소스 라인 공유 블록들의 소거 횟수가 설정된 횟수(N; N은 1보다 큰 자연수)보다 큰지를 판단한다.
4) 초기 턴온 구간 A로 설정(S640)
상술한 단계 S630의 판단 결과 소스 라인 공유 블록들의 소거 횟수가 설정된 횟수(N) 보다 크다고 판단될 경우(예), 메모리 컨트롤러(1200)는 선택된 메모리 블록의 리드 동작 중 초기 턴온 구간을 도 7의 (a)와 같이 제1 시간(A)으로 설정한다.
5) 초기 턴온 구간 B로 설정(S650)
상술한 단계 S630의 판단 결과 소스 라인 공유 블록들의 소거 횟수가 설정된 횟수(N) 보다 같거나 작다고 판단될 경우(아니오), 메모리 컨트롤러(1200)는 선택된 메모리 블록의 리드 동작 중 초기 턴온 구간을 도 7의 (b)와 같이 제2 시간(B)으로 설정한다. 제2 시간(B)는 제1 시간(A)보다 짧은 것이 바람직하다.
6) 리드 동작 수행(S660)
상술한 단계 S640 또는 단계 S650에서 초기 턴온 구간이 설정되면, 선택된 메모리 블록에 대한 리드 동작을 수행한다. 리드 동작은 페이지 단위로 수행될 수 있으며, 선택된 메모리 블록에 포함된 복수의 페이지들을 순차적으로 리드할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 메모리 컨트롤러(1200)에서 설정한 초기 턴온 구간 동안 턴온 전압(Vturn_on)을 생성하여 출력하고, 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 턴온 전압(Vturn_on)을 선택된 메모리 블록(MB1)의 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 모든 워드라인들(WL1 내지 WL16)에 인가한다. 이로 인하여 선택된 메모리 블록(MB1)의 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)가 턴온되고, 선택된 메모리 블록(MB1)의 채널은 접지 전압 레벨의 소스 라인(SL)과 전기적으로 연결되어 선택된 메모리 블록(MB1)의 채널 내의 핫홀들이 제거된다.
초기 턴온 구간 이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 리드 전압(Vread)을 다수의 워드라인들 중 선택된 워드라인(Sel WL)에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압(Vpass)을 다수의 워드라인들 중 비 선택된 워드 라인(Unsel WL)에 인가한다.
페이지 버퍼 그룹(230)의 다수의 페이지 버퍼들(PB1~PBn; 231)은 리드 전압(Vread)이 인가되는 동안 대응하는 비트 라인들(BL1~BLn)의 전위 레벨 또는 전류량을 센싱하여 선택된 페이지에 포함된 메모리 셀들에 프로그램된 데이터를 센싱하여 임시 저장한다. 임시 저장된 데이터는 컬럼 디코더(240) 및 입출력 회로(250)를 통해 메모리 컨트롤러(1200)로 출력된다.
리드 전압(Vread)을 일정 시간 동안 인가한 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 이퀄라이징 전압(Veq)을 생성한다. 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 이퀄라이징 전압(Veq)을 선택된 워드라인(Sel WL)에 인가한 후, 일정 시간 후 선택된 워드라인(Sel WL) 및 비 선택된 워드라인(Unsel WL)을 로우 레벨로 디스차지한다. 이퀄라이징 전압(Veq)은 패스 전압(Vpass)과 동일한 전위 레벨일 수 있으며, 이로 인하여 선택된 워드라인(Sel WL) 및 비 선택된 워드라인(Unsel WL)은 동일한 전위 레벨에서 디스차지 되어 동일한 디스차지 시간 및 동일한 레벨로 디스차지될 수 있다.
선택된 페이지에 대한 리드 동작이 완료되면 다음 페이지에 대한 리드 동작을 수행한다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 스트링의 단면도이다.
도 8의 (a)는 소거 동작 시 비 선택된 메모리 블록에 포함되는 복수의 스트링들 중 하나의 스트링을 나타낸다. 도 4 및 도 5에서 설명된 다수의 메모리 블록들(MB1~MBk; 110)은 소스 라인(SL)을 공유할 수 있다. 이로 인하여 다수의 메모리 블록들(MB1~MBk; 110) 중 선택된 메모리 블록의 소거 동작시 소스 라인(SL)으로 인가되는 소거 전압(Verase)에 의해 비 선택된 메모리 블록의 채널(Channel) 내에는 핫홀(ⓗ)이 유입될 수 있다.
도 8의 (b)는 리드 동작 중 초기 턴온 구간에서 선택된 메모리 블록에 포함되는 복수의 스트링들 중 하나의 스트링을 나타낸다. 초기 턴온 구간에서 턴온 전압(Vturn_on)이 선택된 메모리 블록의 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 모든 워드라인들(WL1 내지 WLn)에 인가된다. 이로 인하여 선택된 메모리 블록의 소스 셀렉트 트랜지스터, 다수의 메모리 셀들 및 드레인 셀렉트 트랜지스터가 턴온되고, 선택된 메모리 블록의 채널(Channel)은 접지 전압(Vss) 레벨의 소스 라인(SL)과 전기적으로 연결되어 선택된 메모리 블록의 채널(Channel) 내의 핫홀(ⓗ)들이 제거된다.
상술한 본원 발명의 실시 예에 따르면, 선택된 메모리 블록의 리드 동작 시 선택된 메모리 블록과 소스 라인을 공유하는 소스 라인 공유 블럭들의 소거 횟수가 설정 값보다 크다고 판단되면 초기 턴온 구간을 상대적으로 길게 설정하여 리드 동작을 수행함으로써, 선택된 메모리 블록의 채널 내의 핫홀들을 효과적으로 제거할 수 있다. 반면, 선택된 메모리 블록과 소스 라인을 공유하는 소스 라인 공유 블럭들의 소거 횟수가 설정 값보다 같거나 작다고 판단되면 초기 턴온 구간을 상대적으로 짧게 설정하여 리드 동작의 전체 동작 시간을 감소시킬 수 있다.
도 9는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (19)

  1. 다수의 메모리 블록들을 포함하며, 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 동작을 수행하기 위한 메모리 장치; 및
    상기 리드 동작을 수행하도록 상기 메모리 장치를 제어하되, 상기 선택된 메모리 블록의 소스 라인 공유 블록들의 소거 횟수 정보에 기초하여 상기 리드 동작의 초기 턴온 구간을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 소스 라인 공유 블록들의 소거 횟수 정보에 기초하여 상기 초기 턴온 구간을 제1 시간 또는 상기 제1 시간 보다 짧은 제2 시간으로 설정하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 상기 소스 라인 공유 블록들의 상기 소거 횟수 정보에 기초하여 상기 선택된 메모리 블록의 상기 소스 라인 공유 블록들의 상기 소거 횟수가 설정 횟수보다 클 경우 상기 초기 턴온 구간을 상기 제1 시간으로 설정하고,
    상기 소스 라인 공유 블록들의 상기 소거 횟수가 상기 설정 횟수와 같거나 작을 경우 상기 초기 턴온 구간을 상기 제2 시간으로 설정하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 소스 라인 공유 블록들의 상기 소거 횟수 정보는 상기 선택된 메모리 블록의 이전 리드 동작부터 현재까지 상기 다수의 메모리 블록들 중 상기 선택된 메모리 블록과 소스 라인을 공유하는 메모리 블록들의 소거 횟수에 대한 정보인 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 장치는 상기 다수의 메모리 블록들 중 적어도 하나의 메모리 블록을 시스템 블록으로 하여, 상기 소스 라인 공유 블록들의 상기 소거 횟수 정보를 상기 시스템 블록에 저장하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 리드 동작 시 상기 선택된 메모리 블록에 대한 상기 소스 라인 공유 블록들의 상기 소거 횟수 정보를 저장하기 위한 소거 횟수 정보 레지스터를 포함하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 리드 동작 시 상기 다수의 메모리 블록들 중 선택된 메모리 블록의 채널은 상기 초기 턴온 구간에서 상기 선택된 메모리 블록의 워드 라인들 및 셀렉트 라인들에 인가되는 턴온 전압에 의해 소스 라인과 전기적으로 연결되는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 초기 턴온 구간은 상기 리드 동작 중 리드 전압이 인가되기 이전인 메모리 시스템.
  9. 다수의 메모리 블록들을 포함하는 메모리 장치; 및
    호스트로부터의 요청에 따라 상기 메모리 장치가 리드 동작을 수행하도록 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 다수의 메모리 블록들 중 선택된 메모리 블록의 소스 라인 공유 블록들에 대한 소거 횟수가 설정 횟수 보다 클 경우 상기 선택된 메모리 블록의 상기 리드 동작 시 초기 턴온 구간을 제1 구간으로 설정하고, 상기 소스 라인 공유 블록들에 대한 소거 횟수가 상기 설정 횟수 보다 작거나 같을 경우 상기 초기 턴온 구간을 제2 구간으로 설정하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제1 구간은 상기 제2 구간보다 긴 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 소스 라인 공유 블록들에 대한 상기 소거 횟수는 상기 선택된 메모리 블록의 이전 리드 동작부터 현재까지 상기 선택된 메모리 블록과 소스 라인을 공유하는 메모리 블록들의 소거 횟수인 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 메모리 컨트롤러는 상기 리드 동작 시 상기 소스 라인 공유 블록들에 대한 상기 소거 횟수를 저장하기 위한 소거 횟수 정보 레지스터를 포함하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 메모리 장치는 상기 다수의 메모리 블록들 중 적어도 하나의 메모리 블록을 시스템 블록으로 하여, 상기 소스 라인 공유 블록들의 상기 소거 횟수를 상기 시스템 블록에 저장하는 메모리 시스템.
  14. 제 9 항에 있어서,
    상기 리드 동작 시 상기 다수의 메모리 블록들 중 선택된 메모리 블록의 채널은 상기 초기 턴온 구간에서 상기 선택된 메모리 블록의 워드 라인들 및 셀렉트 라인들에 인가되는 턴온 전압에 의해 소스 라인과 전기적으로 연결되는 메모리 시스템.
  15. 제 9 항에 있어서,
    상기 초기 턴온 구간은 상기 리드 동작 시 리드 전압이 인가되기 이전인 메모리 시스템.
  16. 다수의 메모리 블록들 중 리드 동작을 수행할 선택된 메모리 블록의 소스 라인 공유 블록들에 대한 소거 횟수 정보를 리드하는 단계;
    상기 소거 횟수 정보에 기초하여 선택된 메모리 블록의 초기 턴온 구간을 설정하는 단계;
    상기 초기 턴온 구간 동안 상기 선택된 메모리 블록에 턴온 전압을 인가하는 단계; 및
    상기 선택된 메모리 블록에 리드 전압을 인가하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제 16 항에 있어서,
    상기 선택된 메모리 블록의 상기 소스 라인 공유 블록들에 대한 상기 소거 횟수 정보는 상기 선택된 메모리 블록의 이전 리드 동작부터 현재까지 상기 다수의 메모리 블록들 중 상기 선택된 메모리 블록과 소스 라인을 공유하는 메모리 블록들의 소거 횟수에 대한 정보인 메모리 시스템의 동작 방법.
  18. 제 16 항에 있어서,
    상기 초기 턴온 구간을 설정하는 단계는 상기 상기 소거 횟수 정보에 기초하여 상기 소스 라인 공유 블록들에 대한 소거 횟수가 설정 횟수 보다 클 경우 상기 초기 턴온 구간을 제1 구간으로 설정하고, 상기 소스 라인 공유 블록들에 대한 소거 횟수가 상기 설정 횟수 보다 작거나 같을 경우 상기 초기 턴온 구간을 상기 제1 구간보다 짧은 제2 구간으로 설정하는 메모리 시스템의 동작 방법.
  19. 제 16 항에 있어서,
    상기 선택된 메모리 블록에 턴온 전압을 인가하는 동안 상기 선택된 메모리 블록의 채널은 소스 라인과 전기적으로 연결되는 메모리 시스템의 동작 방법.
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