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JP2023044251A - 半導体装置および半導体記憶装置 - Google Patents

半導体装置および半導体記憶装置 Download PDF

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JP2023044251A JP2021152181A JP2021152181A JP2023044251A JP 2023044251 A JP2023044251 A JP 2023044251A JP 2021152181 A JP2021152181 A JP 2021152181A JP 2021152181 A JP2021152181 A JP 2021152181A JP 2023044251 A JP2023044251 A JP 2023044251A
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Takao Kosaka
秀人 堀井
Hidehito Horii
弘毅 徳平
Koki Tokuhira
一也 松澤
Kazuya Matsuzawa
宏樹 河合
Hiroki Kawai
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Abstract

【課題】半導体装置の動作不良を抑制する。【解決手段】半導体装置は、第１の導電層と、第１の導電層を第１の方向に貫通して設けられ、酸化物半導体を含む半導体層と、第１の方向と交差する第２の方向において第１の導電層と半導体層との間に設けられた第１の絶縁層と、第１の方向において半導体層の一方の側に設けられ、半導体層に電気的に接続された第２の導電層と、第１の方向において半導体層の他方の側に設けられ、半導体層に電気的に接続された第３の導電層と、第１の方向において第３の導電層から第２の導電層に向かって延在し、第２の方向において半導体層に重畳する電気伝導体と、第２の方向において半導体層と電気伝導体との間に設けられた電荷蓄積膜と、を具備する。【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体記憶装置に関する。
半導体装置の一つとして、ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
特開２０１８－２０７１３３号公報
実施形態の発明が解決しようとする課題は、半導体装置の動作不良を抑制することである。
実施形態の半導体装置は、第１の導電層と、第１の導電層を第１の方向に貫通して設けられ、酸化物半導体を含む半導体層と、第１の方向と交差する第２の方向において第１の導電層と半導体層との間に設けられた第１の絶縁層と、第１の方向において半導体層の一方の側に設けられ、半導体層に電気的に接続された第２の導電層と、第１の方向において半導体層の他方の側に設けられ、半導体層に電気的に接続された第３の導電層と、第１の方向において第３の導電層から第２の導電層に向かって延在し、第２の方向において半導体層に重畳する電気伝導体と、第２の方向において半導体層と電気伝導体との間に設けられた電荷蓄積膜と、を具備する。
半導体記憶装置の構成例を示すブロック図である。 メモリセルアレイＭＣＡの回路構成例を示す回路図である。 メモリセルＭＣとセンスアンプＳＡとの接続方式の第１の変形例を示す回路模式図である。 メモリセルＭＣとセンスアンプＳＡとの接続方式の第２の変形例を示す回路模式図である。 メモリトランジスタＭＴＲの構造例を示す斜視模式図である。 メモリトランジスタＭＴＲの構造例を示す断面模式図である。 メモリトランジスタＭＴＲの第１の変形例を示す断面模式図である。 メモリトランジスタＭＴＲの第２の変形例を示す断面模式図である。 メモリトランジスタＭＴＲの第３の変形例を示す断面模式図である。 メモリトランジスタＭＴＲの第４の変形例を示す断面模式図である。 半導体記憶装置の書き込み動作の第１の例を説明するためのタイミングチャートである。 時刻Ｔ５後のメモリトランジスタＭＴＲの状態を示す断面模式図である。 半導体記憶装置の書き込み動作の第２の例を説明するためのタイミングチャートである。 半導体記憶装置の書き込み動作の第３の例を説明するためのタイミングチャートである。 半導体記憶装置の読み出し動作例を説明するためのタイミングチャートである。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。 メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
なお、本明細書において、「接続」とは、物理的な接続だけでなく、電気的な接続も含む。
図１は、半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイＭＣＡと、ロウデコーダＲＤと、センスアンプＳＡと、カラムデコーダＣＤと、を具備する。
図２は、メモリセルアレイＭＣＡの回路構成例を示す回路図である。図２は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬｎ、ワード線ＷＬｎ＋１、ｎは整数）と、ビット線ＢＬと、センスアンプＳＡと、を図示する。なお、ワード線ＷＬおよびビット線ＢＬの数は、図２に示す数に限定されない。
複数のメモリセルＭＣは、メモリセルアレイＭＣＡを形成する。それぞれのメモリセルＭＣは、メモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。複数のメモリセルＭＣの数は、図２に示すメモリセルＭＣの数に限定されない。
メモリトランジスタＭＴＲは、電界効果トランジスタ（ＦＥＴ）である。メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続される。メモリトランジスタＭＴＲのソースまたはドレインの一方は対応するビット線ＢＬに接続される。ワード線ＷＬは、ロウデコーダＲＤに接続される。ビット線ＢＬは、センスアンプＳＡを介してカラムデコーダＣＤに接続される。メモリセルＭＣとセンスアンプＳＡとの接続方式は、図２に示す方式に限定されない。
メモリトランジスタＭＴＲは、バックゲートをさらに有する。メモリトランジスタＭＴＲのバックゲートは、メモリトランジスタＭＴＲのソースまたはドレインの一方に接続される。
メモリキャパシタＭＣＰの一方の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、他方の電極は図示しないが特定の電位を供給する電源線に接続される。他方の電極は、一方の電極に対向して配置される。メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタであってもよい。
メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬから電荷を供給することにより、メモリキャパシタＭＣＰに電荷を蓄積できる。ビット線ＢＬは、書き込み動作において、図示しない書き込み回路により所定の電位に設定できる。また、ビット線ＢＬは、読み出し動作において、図示しないプリチャージ回路や他の回路により所定の電位に設定できる。
ロウデコーダＲＤは、ローアドレス信号に基づいて、対応するメモリセルＭＣを選択する。ロウデコーダＲＤは、例えば選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたワード線ＷＬに転送する。
また、センスアンプＳＡは、読み出し動作において、ビット線ＢＬの電位またはビット線ＢＬに流れる電流に基づいてメモリセルＭＣに記憶されたデータを判定し、判定結果を読み出しデータとして外部に転送する。
カラムデコーダＣＤは、カラムアドレス信号に基づいて、対応するメモリセルＭＣを選択する。カラムデコーダＣＤは、例えば選択されたビット線ＢＬに接続されたセンスアンプＳＡからの出力を、データ信号として外部に転送する。
カラムデコーダＣＤは、例えば複数の選択トランジスタと、メインアンプと、を有する。それぞれの複数の選択トランジスタは、電界効果トランジスタである。
それぞれの選択トランジスタのゲートは、対応するカラム選択線に接続される。それぞれの選択トランジスタのソースまたはドレインの一方は、対応するセンスアンプＳＡの出力端子に接続される。
メインアンプの入力端子は、それぞれの選択トランジスタのソースまたはドレインの他方に接続される。メインアンプの出力端子は、図示しない外部配線に接続される。カラムデコーダＣＤの構成は、上記構成に限定されない。
（メモリセルＭＣとセンスアンプＳＡとの接続方式の第１の変形例）
図３は、メモリセルＭＣとセンスアンプＳＡとの接続方式の第１の変形例を示す回路模式図である。図３は、オープンビットライン方式の例である。
図３に示すように、オープンビットライン方式では、対応する一対のビットラインＢＬ、／ＢＬ（ビット線ＢＬｍ、／ＢＬｍ、ＢＬｍ＋１、／ＢＬｍ＋１、ＢＬｍ＋２、／ＢＬｍ＋２、ｍは整数）が、センスアンプＳＡの両側に（図３の上側と下側）に配置されたメモリセルＭＣにそれぞれ接続され、ビット線ＢＬとビット線／ＢＬとは一つのセンスアンプＳＡに接続される。各ワードＷＬは、ビットＢＬおよびビット線／ＢＬのうち一方と交差する。ワードＷＬとビットＢＬとの交差部およびワードＷＬとビット線／ＢＬとの交差部にそれぞれ対応してメモリセルＭＣが配置される。
（メモリセルＭＣとセンスアンプＳＡとの接続方式の第２の変形例）
図４は、メモリセルＭＣとセンスアンプＳＡとの接続方式の第２の変形例を示す回路模式図である。図４は、フォールデッドビットライン方式の例である。
図４に示すように、フォールデッドビットライン方式では、対応する一対のビット線ＢＬ、／ＢＬ（ビット線ＢＬｍ、／ＢＬｍ、ＢＬｍ＋１、／ＢＬｍ＋１、ｍは整数）が、センスアンプＳＡの一方の側に配置された異なるメモリセルＭＣに接続され、ビット線ＢＬとビット線／ＢＬとは一つのセンスアンプＳＡに接続する。各ワードＷＬは、ビットＢＬおよびビット線／ＢＬの両方と交差する。ビットＢＬおよびビット線／ＢＬのうち一方とワードＷＬとの交差部にそれぞれ対応してメモリセルＭＣが配置される。
（メモリトランジスタＭＴＲの構造例）
図５は、メモリトランジスタＭＴＲの構造例を示す斜視模式図である。図６は、メモリトランジスタＭＴＲの構造例を示す断面模式図である。図５および図６は、導電層１１と、導電層１２と、導電層１３と、柱状体２０と、絶縁層４０ａと、絶縁層４０ｂと、絶縁層４０ｃと、を図示する。図６は、柱状体２０のＹ－Ｚ断面を示す。Ｘ軸、Ｙ軸、およびＺ軸は、互いに交差する。
導電層１１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極としての機能を有する。導電層１１は、メモリキャパシタＭＣＰのセル電極としての機能を有していてもよい。
導電層１２は、例えばＹ軸方向に延在する。導電層１２は、メモリトランジスタＭＴＲのソース電極またはドレイン電極としての機能を有する。また、導電層１２は、ビット線ＢＬ、ビット線／ＢＬ側電極としての機能を有していてもよい。
導電層１３は、例えばＸ軸方向に延在する。導電層１３は、メモリトランジスタＭＴＲのゲート電極としての機能を有する。
導電層１１ないし導電層１２は、例えば、導電性酸化物、導電性窒化物、金属、金属化合物、又は、半導体を含む。導電性酸化物の例は、インジウムと錫を含む酸化物（ＩＴＯ）、アルミニウムと亜鉛を含む酸化物（ＡＺＯ）、インジウムと亜鉛を含む酸化物（ＩＺＯ）、シリコンと亜鉛を含む酸化物（ＳＺＯ）、フッ素と亜鉛を含む酸化物（ＦＺＯ）、フッ素と錫を含む酸化物（ＦＴＯ）、アンチモンと錫を含む酸化物（ＡＴＯ）、リンと錫を含む酸化物（ＰＴＯ）等が挙げられる。導電性窒化物材料の例は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）等が挙げられる。金属材料の例は、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）等が挙げられる。シリコン材料の例は、アモルファスシリコン（ａ－Ｓｉ）等が挙げられる。
導電層１３は、例えば、金属、金属化合物、又は、半導体を含む。導電層１３の例は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。
柱状体２０は、導電層１２から導電層１１まで延在し、Ｚ軸方向において導電層１３を貫通する。柱状体２０は、半導体層２１と、電気伝導体２２と、電荷蓄積膜（電子トラップ膜ともいう）２３と、を有する。
半導体層２１は、半導体層２１の一方の側（図６では半導体層２１の下方）に設けられた導電層１１に接続されるとともに、半導体層２１の他方の側（図６では半導体層２１の上方）に設けられた導電層１２に接続される。
半導体層２１は、メモリトランジスタＭＴＲのチャネルとしての機能を有する。半導体層２１は、Ｚ軸方向に延在する。半導体層２１は、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において、導電層１３に囲まれる。半導体層２１は、Ｚ軸方向における電荷蓄積膜２３と導電層１１との間を延在する。半導体層２１は、酸化物半導体を含む。酸化物半導体は、インジウム、ガリウム、亜鉛、及び錫からなる群より選ばれる少なくとも一つの元素を含む酸化物を含む。酸化物半導体の例は、インジウムとガリウムを含む酸化物、インジウムと亜鉛を含む酸化物、又は、インジウムと錫を含む酸化物等が挙げられる。また、酸化物半導体の一例として、インジウム、ガリウム、及び、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を用いてもよい。
電気伝導体２２は、メモリトランジスタＭＴＲのバックゲート電極としての機能を有する。電気伝導体２２は、Ｚ軸方向において導電層１２から導電層１１に向かって延在する。電気伝導体２２は、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において半導体層２１に囲まれる。なお、本明細書において、電気伝導体は、導体に限定されず、例えばドナーやアクセプタ等の不純物元素を含有する半導体も含む。
電気伝導体２２は、例えば導電性酸化物材料、導電性窒化物材料、金属材料、またはシリコン材料を含む。
導電性酸化物材料の例は、インジウムと錫を含む酸化物（ＩＴＯ）、アルミニウムと亜鉛を含む酸化物（ＡＺＯ）、インジウムと亜鉛を含む酸化物（ＩＺＯ）、シリコンと亜鉛を含む酸化物（ＳＺＯ）、フッ素と亜鉛を含む酸化物（ＦＺＯ）、フッ素と錫を含む酸化物（ＦＴＯ）、アンチモンと錫を含む酸化物（ＡＴＯ）、リンと錫を含む酸化物（ＰＴＯ）等が挙げられる。導電性窒化物材料の例は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）等が挙げられる。金属材料の例は、タングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）等が挙げられる。シリコン材料の例は、アモルファスシリコン（ａ－Ｓｉ）等が挙げられる。
電気伝導体２２は、Ｚ軸方向において、導電層１１に向かって先細る場合がある。この場合、電気伝導体２２の下端に電界が集中する場合がある。
電荷蓄積膜２３は、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において半導体層２１と電気伝導体２２との間に設けられる。電荷蓄積膜２３は、Ｚ軸方向において導電層１１と電気伝導体２２との間を延在する。電荷蓄積膜２３は、例えば酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）、または酸化ハフニウム（ＨｆＯ）を含む。
絶縁層４０ａは、Ｚ軸方向において導電層１１と導電層１３との間に設けられる。
絶縁層４０ｂは、Ｚ軸方向において導電層１３と導電層１２との間に設けられる。
絶縁層４０ｃは、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において導電層１３と半導体層２１との間に設けられる。絶縁層４０ｃは、メモリトランジスタＭＴＲのゲート絶縁膜としての機能を有する。
絶縁層４０ａ、絶縁層４０ｂ、及び絶縁層４０ｃは、例えば酸化シリコンを含む。
メモリトランジスタＭＴＲは、ゲート電極がチャネル層を囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体記憶装置の面積を小さくできる。
ＩＧＺＯ等の酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制できる。
しかしながら、上記電界効果トランジスタは、チャネル層の酸素欠損により電子キャリアが発生し、オフリーク電流が増加する場合がある。これは、半導体記憶装置１の動作不良の原因となる。
これに対し、実施形態の半導体記憶装置は、チャネル層の酸素欠損により発生した電子キャリアを電荷蓄積膜２３にトラップさせる動作（トラップ動作）により、半導体記憶装置の動作不良を低減できる。
（メモリトランジスタＭＴＲの第１の変形例）
図７は、メモリトランジスタＭＴＲの第１の変形例を示す断面模式図である。図７は、柱状体２０のＹ－Ｚ断面を示す。
図７に示す柱状体２０は、図６に示す柱状体２０と比較して、Ｚ軸方向において電荷蓄積膜２３が導電層１２から導電層１１まで延在する点が異なる。その他の部分については、図６の説明を適宜援用できる。
Ｚ軸方向において電荷蓄積膜２３は導電層１１に接触する。
電荷蓄積膜２３は、ｐ型の導電型を有していてもよい。これにより、導電層１１と電荷蓄積膜２３とのコンタクト抵抗を高くすることができる。
（メモリトランジスタＭＴＲの第２の変形例）
図８は、メモリトランジスタＭＴＲの第２の変形例を示す断面模式図である。図８は、柱状体２０のＹ－Ｚ断面を示す。
図８に示す柱状体２０は、図６に示す柱状体２０と比較して、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において半導体層２１と電荷蓄積膜２３との間に絶縁層としてトンネル絶縁膜２４を有する点が異なる。その他の部分については、図６の説明を適宜援用できる。
トンネル絶縁膜２４は、例えば酸化シリコン、または酸化アルミニウムを含む。
トンネル絶縁膜２４は、電気伝導体２２を通じた導電層１１と導電層１２との電気的接続を防ぐ絶縁膜としての機能を有する。トンネル絶縁膜２４を形成することにより、電荷蓄積膜２３に電荷をトラップさせた場合に、半導体層２２にデトラップすることを抑制できる。
なお、第２の変形例において、半導体層２１がＺ軸方向におけるトンネル絶縁膜２４と導電層１１との間を延在してもよい。
（メモリトランジスタＭＴＲの第３の変形例）
図９は、メモリトランジスタＭＴＲの第３の変形例を示す断面模式図である。図９は、柱状体２０のＹ－Ｚ断面を示す。
図９に示す柱状体２０は、図６に示す柱状体２０と比較して、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において電気伝導体２２と電荷蓄積膜２３との間に絶縁層としてブロック絶縁膜２５を有する点が異なる。その他の部分については、図６の説明を適宜援用できる。
ブロック絶縁膜２５は、例えば酸化シリコン、または酸化アルミニウムを含む。
ブロック絶縁膜２５は、電気伝導体２２と電界蓄積膜２３との電気的接続を防ぐ絶縁膜としての機能を有する。ブロック絶縁膜２５を形成することにより、電荷蓄積膜２３に電荷をトラップさせた場合に、電気伝導体２２にデトラップすることを抑制できる。
なお、第３の変形例において、電荷蓄積膜２３がＺ軸方向において電気伝導体２２と対向する部分（図９のＺ軸方向における電気伝導体２２と導電層１１との間の部分）を有していなくてもよい。この場合、ブロック絶縁膜２５は導電層１１と接していてもよい。ブロック絶縁膜２５により、電気伝導体２２と導電層１１との間が絶縁される。
また、半導体層２１がＺ軸方向における電気伝導体２２と導電層１１との間を延在してもよい。さらにまた、電荷蓄積膜２３がＺ軸方向において電気伝導体２２と対向する部分を有していなくてもよい。この場合、ブロック絶縁膜２５は半導体層２１と接していてもよい。この場合、ブロック絶縁膜２５により、電気伝導体２２と半導体層２１との間が絶縁される。
（メモリトランジスタＭＴＲの第４の変形例）
図１０は、メモリトランジスタＭＴＲの第４の変形例を示す断面模式図である。図１０は、柱状体２０のＹ－Ｚ断面を示す。
図１０に示す柱状体２０は、図６に示す柱状体２０と比較して、Ｘ軸方向およびＹ軸方向を含むＸ－Ｙ平面において、半導体層２１と電荷蓄積膜２３との間にトンネル絶縁膜２４と、電気伝導体２２と電荷蓄積膜２３との間にブロック絶縁膜２５と、を有する点が異なる。その他の部分については、図６の説明を適宜援用できる。また、トンネル絶縁膜２４およびブロック絶縁膜２５の説明は、メモリトランジスタＭＴＲの第２の変形例および第３の変形例の説明を適宜援用できる。
なお、第４の変形例において、電荷蓄積膜２３がＺ軸方向において電気伝導体２２と対向する部分（図１０のＺ軸方向における電気伝導体２２と導電層１１との間の部分）を有していなくてもよい。この場合、ブロック絶縁膜２５はトンネル絶縁膜２４と接していてもよく、トンネル絶縁膜２４が除去されている場合は導電層１１と接していてもよい。ブロック絶縁膜２５により、電気伝導体２２と導電層１１との間が絶縁される。
また、半導体層２１がＺ軸方向における電気伝導体２２と導電層１１との間を延在してもよい。さらにまた、電荷蓄積膜２３がＺ軸方向において電気伝導体２２と対向する部分を有していなくてもよい。この場合、ブロック絶縁膜２５はトンネル絶縁膜２４と接していてもよく、トンネル絶縁膜２４が除去されている場合は半導体層２１と接していてもよい。この場合、ブロック絶縁膜２５により、電気伝導体２２と半導体層２１との間が絶縁される。
（半導体記憶装置の動作例）
さらに、半導体記憶装置のトラップ動作を含む動作例について以下に説明する。トラップ動作は、例えば書き込み動作時、読み出し動作時、およびリフレッシュ動作時の少なくとも一つの動作時に行うことが好ましい。各動作時にトラップ動作を行う例について以下に説明する。
［書き込み動作の第１の例］
図１１は、半導体記憶装置の書き込み動作の第１の例を説明するためのタイミングチャートである。まず、データを書き込むメモリセルＭＣに対応するワード線ＷＬおよびビット線ＢＬを選択する。
時刻Ｔ１において、各ワード線ＷＬおよびビット線ＢＬを電位ＶＳＳに設定する。ＶＳＳは、接地電位以下の電位であり、例えば０Ｖである。ＶＳＳは負電位であってもよい。
次に、時刻Ｔ２後において、選択されたワード線ＷＬ（選択ワード線ＷＬ）の電位を電位ＶＤＤ＋Ｖｔｈよりも大きい値に設定する。また、選択されなかったワード線ＷＬ（非選択ワード線ＷＬ）およびビット線ＢＬは、電位ＶＳＳに維持される。ＶＤＤは、接地電位よりも高い電位であり、例えば正電位である。Ｖｔｈは、メモリトランジスタＭＴＲの閾値電圧である。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態になる。メモリキャパシタＭＣＰに電荷が蓄積されている場合、メモリキャパシタＭＣＰから電荷がビット線ＢＬに放出される。
次に、時刻Ｔ３後において、選択ワード線ＷＬを電位ＶＳＳまたは電位ＶＰに設定する。また、非選択ワード線ＷＬおよびビット線ＢＬは、電位ＶＳＳに維持される。
電位ＶＰは、電位ＶＳＳよりも高い正電位である。電位ＶＰの値は、メモリトランジスタＭＴＲの材料や構造に応じて設定される。
次に、時刻Ｔ４後において、非選択ワード線ＷＬを電位－ＶＮに設定する。－ＶＮは、電位ＶＳＳよりも低い負電位である。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
非選択ワード線ＷＬを電位－ＶＮに設定することにより、非選択のメモリセルＭＣのメモリトランジスタＭＴＲがオン状態になることを抑制できるため、誤書き込みを抑制できる。
次に、時刻Ｔ５後において、ビット線ＢＬを電位ＶＣＨに設定する。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。電位ＶＣＨは、電位ＶＤＤよりも高い電位である。電位ＶＣＨの値は、トラップ動作に必要な電圧に応じて設定される。
図１２は、時刻Ｔ５後のメモリトランジスタＭＴＲの状態を示す断面模式図である。図１２は、メモリトランジスタＭＴＲのＹ－Ｚ断面を示す。ビット線ＢＬを電位ＶＣＨに設定することにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲのゲート（導電層１３）とバックゲート（電気伝導体２２）との間に負電圧が印加される。これにより、半導体層２１の導電層１３との重畳部（チャネル領域）において、半導体層２１内の酸素欠損に起因して生じる電子キャリアが電荷蓄積膜２３に移動してトラップされる。半導体層２１の導電層１３との重畳部は、半導体層２１の他の領域よりも電子キャリア密度が低下する。
次に、時刻Ｔ６後において、ビット線ＢＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。
次に、時刻Ｔ７後において、選択ワード線ＷＬを電位ＶＳＳに設定し、非選択ワード線ＷＬを電位ＶＳＳに設定する。また、ビット線ＢＬは、電位ＶＳＳに維持される。
次に、時刻Ｔ８後において、選択ワード線ＷＬの電位を電位ＶＤＤ＋Ｖｔｈよりも大きい値に設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態になる。
次に、時刻Ｔ９後において、ビット線ＢＬを電位ＶＳＳまたは電位ＶＤＤに設定する。「０」のデータを書き込む場合は、ビットＢＬは、電位ＶＳＳに設定される。「１」のデータを書き込む場合は、ビットＢＬは、電位ＶＤＤに設定される。また、選択ワード線ＷＬの電位は、電位ＶＤＤ＋Ｖｔｈを超える値に維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態のまま、メモリキャパシタＭＣＰの一方の電極がビット線ＢＬの電位（電位ＶＤＤまたは電位ＶＳＳ）に設定される。
次に、時刻Ｔ１０後において、選択ワード線ＷＬを電位ＶＳＳに設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＤＤまたは電位ＶＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオフ状態になり、メモリキャパシタＭＣＰのデータが保持される。
次に、時刻Ｔ１１後において、ビット線ＢＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。以上が書き込み動作の第１の例の説明である。
［書き込み動作の第２の例］
図１３は、半導体記憶装置の書き込み動作の第２の例を説明するためのタイミングチャートである。まず、データを書き込むメモリセルＭＣに対応するワード線ＷＬおよびビット線ＢＬを選択する。なお、第１の例と同様の部分は、第１の例の説明を適宜援用できる。
時刻Ｔ１において、各ワード線ＷＬおよびビット線ＢＬを電位ＶＳＳに設定する。
次に、時刻Ｔ２後において、選択ワード線ＷＬを電位ＶＳＳまたは電位ＶＰに設定する。また、非選択ワード線ＷＬおよびビット線ＢＬは、電位ＶＳＳに維持される。
次に、時刻Ｔ３後において、非選択ワード線ＷＬを電位－ＶＮに設定する。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
非選択ワード線ＷＬを電位－ＶＮに設定することにより、非選択のメモリセルＭＣのメモリトランジスタＭＴＲがオン状態になることを抑制できるため、誤書き込みを抑制できる。
次に、時刻Ｔ４後において、ビット線ＢＬを電位ＶＣＨに設定する。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。
ビット線ＢＬを電位ＶＣＨに設定することにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲのゲート（導電層１３）とバックゲート（電気伝導体２２）との間に負電圧が印加される。これにより、半導体層２１の導電層１３との重畳部（チャネル領域）において、半導体層２１内の酸素欠損に起因して生じる電子キャリアが電荷蓄積膜２３に移動してトラップされる。半導体層２１の導電層１３との重畳部は、半導体層２１の他の領域よりも電子キャリア密度が低下する。
次に、時刻Ｔ５後において、ビット線ＢＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＰまたは電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。
次に、時刻Ｔ６後において、選択ワード線ＷＬを電位ＶＳＳに設定し、非選択ワード線ＷＬを電位ＶＳＳに設定する。また、ビット線ＢＬは、電位ＶＳＳに維持される。
次に、時刻Ｔ７後において、選択ワード線ＷＬの電位を電位ＶＤＤ＋Ｖｔｈよりも大きい値に設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態になる。メモリキャパシタＭＣＰに電荷が蓄積されている場合、メモリキャパシタＭＣＰから電荷がビット線ＢＬに放出される。
次に、時刻Ｔ８後において、ビット線ＢＬを電位ＶＳＳまたは電位ＶＤＤに設定する。「０」のデータを書き込む場合は、ビットＢＬは、電位ＶＳＳに設定される。「１」のデータを書き込む場合は、ビットＢＬは、電位ＶＤＤに設定される。また、選択ワード線ＷＬの電位は、電位ＶＤＤ＋Ｖｔｈを超える値に維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態のまま、メモリキャパシタＭＣＰの一方の電極がビット線ＢＬの電位（電位ＶＤＤまたは電位ＶＳＳ）に設定される。
次に、時刻Ｔ９後において、選択ワード線ＷＬを電位ＶＳＳに設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＤＤまたは電位ＶＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオフ状態になり、メモリキャパシタＭＣＰのデータが保持される。
次に、時刻Ｔ１０後において、ビット線ＢＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。以上が書き込み動作の第２の例の説明である。
［書き込み動作の第３の例］
図１４は、半導体記憶装置の書き込み動作の第３の例を説明するためのタイミングチャートである。まず、データを書き込むメモリセルＭＣに対応するワード線ＷＬおよびビット線ＢＬを選択する。なお、第１の例と同様の部分は、第１の例の説明を適宜援用できる。
時刻Ｔ１において、各ワード線ＷＬおよびビット線ＢＬを電位ＶＳＳに設定する。
次に、時刻Ｔ２後において、選択ワード線ＷＬの電位を電位ＶＤＤ＋Ｖｔｈよりも大きい値に設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態になる。
次に、時刻Ｔ３後において、ビット線ＢＬを電位ＶＳＳまたは電位ＶＤＤに設定する。「０」のデータを書き込む場合は、ビットＢＬは、電位ＶＳＳに設定される。「１」のデータを書き込む場合は、ビットＢＬは、電位ＶＤＤに設定される。また、選択ワード線ＷＬの電位は、電位ＶＤＤ＋Ｖｔｈを超える値に維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態のまま、メモリキャパシタＭＣＰの一方の電極がビット線ＢＬの電位（電位ＶＤＤまたは電位ＶＳＳ）に設定される。
次に、時刻Ｔ４後において、選択ワード線ＷＬを電位ＶＳＳに設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＤＤまたは電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオフ状態になり、メモリキャパシタＭＣＰのデータが保持される。
次に、時刻Ｔ５後において、非選択ワード線ＷＬを電位－ＶＮに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。
非選択ワード線ＷＬを電位－ＶＮに設定することにより、非選択のメモリセルＭＣのメモリトランジスタＭＴＲがオン状態になることを抑制できるため、誤書き込みを抑制できる。
次に、時刻Ｔ６後において、ビット線ＢＬを電位ＶＣＨに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。
ビット線ＢＬを電位ＶＣＨに設定することにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲのゲート（導電層１３）とバックゲート（電気伝導体２２）との間に負電圧が印加される。これにより、半導体層２１の導電層１３との重畳部（チャネル領域）において、半導体層２１内の酸素欠損に起因して生じる電子キャリアが電荷蓄積膜２３に移動してトラップされる。半導体層２１の導電層１３との重畳部は、半導体層２１の他の領域よりも電子キャリア密度が低下する。
次に、時刻Ｔ７後において、ビット線ＢＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位－ＶＮに維持される。
次に、時刻Ｔ８後において、非選択ワード線ＷＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＳＳに維持される。以上が書き込み動作の第３の例の説明である。
［読み出し動作］
図１５は、半導体記憶装置の読み出し動作例を説明するためのタイミングチャートである。なお、図１５において、ビットＢＬの変化は、データ「０」を読み出す場合と、データ「１」を読み出す場合に分けて示す。なお、リフレッシュ動作も読み出し動作と同様である。
時刻Ｔ１において、ビット線ＢＬおよびセンスアンプＳＡを電位ＶＭに設定する。電位ＶＭは、例えば電位ＶＤＤの半分の電位（ＶＤＤ／２）である。また、各ワード線ＷＬは、電位ＶＳＳに設定される。
次に、データを読み出すメモリセルＭＣに対応するワード線ＷＬおよびビット線ＢＬを選択する。時刻Ｔ２後において、選択ワード線ＷＬの電位を電位ＶＤＤ＋Ｖｔｈを超える値に設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＭに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオン状態になり、メモリキャパシタＭＣＰに蓄積された電荷に応じて変化する電位を各ビット線ＢＬを介してセンスアンプＳＡに入力する。ビット線ＢＬの電位は、電位ＶＳに変化した後、センスアンプＳＡにより電位ＶＤＤまたは電位ＶＳＳに変化する。データ「０」を読み出す場合、電位ＶＳは、電位ＶＭよりも低い値である。データ「１」を読み出す場合、電位ＶＳは、電位ＶＭよりも高い値である。なお、フォールデッドビットライン方式のように、ビット線／ＢＬを用いる場合、ビット線／ＢＬの電位は、ビット線ＢＬの電位の逆の電位に設定される。例えば、ビット線ＢＬが電位ＶＤＤに設定される場合、ビット線／ＢＬは、電位ＶＳＳに設定される。
次に、時刻Ｔ３後において、選択ワード線ＷＬを電位ＶＳＳに設定する。また、非選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＤＤまたは電位ＶＳＳに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲがオフ状態になる。
次に、時刻Ｔ４後において、ビット線ＢＬおよびセンスアンプＳＡを電位ＶＭに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。非選択ワード線ＷＬは、電位ＶＳＳに維持される。
次に、時刻Ｔ５後において、非選択ワード線ＷＬを電位－ＶＮに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＭに維持される。
非選択ワード線ＷＬを電位－ＶＮに設定することにより、非選択のメモリセルＭＣのメモリトランジスタＭＴＲがオン状態になることを抑制できるため、誤書き込みを抑制できる。
次に、時刻Ｔ６後において、ビット線ＢＬを電位ＶＣＨに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。また、非選択ワード線ＷＬは、電位－ＶＮに維持される。
これにより、選択ワード線ＷＬに接続されたメモリセルＭＣにおいて、メモリトランジスタＭＴＲのゲート（導電層１３）とバックゲート（電気伝導体２２）との間に負電圧が印加される。これにより、半導体層２１内の酸素欠損に起因して生じる電子キャリアが電荷蓄積膜２３に移動してトラップされる。
次に、時刻Ｔ７後において、ビット線ＢＬを電位ＶＭに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。また、非選択ワード線ＷＬは、電位－ＶＮに維持される。
次に、時刻Ｔ８後において、非選択ワード線ＷＬを電位ＶＳＳに設定する。また、選択ワード線ＷＬは、電位ＶＳＳに維持される。ビット線ＢＬは、電位ＶＭに維持される。以上が読み出し動作例の説明である。
以上のように、実施形態の半導体記憶装置は、メモリトランジスタＭＴＲがＳＧＴにより構成され、酸化物半導体層と、電荷蓄積膜と、ソース電極またはドレイン電極からＺ軸方向に延在する電気伝導体と、を有する。これにより、ビット線ＢＬの電位をバックゲートに印加できる。また、電気伝導体２２および導電層１２に正電圧を印加することにより、チャネルホットキャリア注入を利用して、電荷蓄積膜２３に電荷を注入することができる。よって、書き込み動作、または読み出しおよびリフレッシュ動作の際に、メモリトランジスタＭＴＲのゲートとバックゲートとの間に負電圧を印加してチャネル層内の酸素欠損に起因して生じる電子キャリアを電荷蓄積膜にトラップさせることができる。よって、チャネル領域の電子キャリア密度の低下およびトラップ電子のポテンシャルにより、メモリトランジスタＭＴＲのオフリーク電流を低下させて半導体記憶装置の動作不良を抑制できる。
（半導体記憶装置の製造方法例）
次に、半導体記憶装置の製造方法例において、メモリトランジスタＭＴＲの形成方法例について図１６ないし図２３を参照して説明する。図１６ないし図２３は、メモリトランジスタＭＴＲの製造方法例を説明するための断面模式図である。図１６ないし図２３は、メモリトランジスタＭＴＲのＹ－Ｚ断面を示す。
まず、図１６に示すように、導電層１１と、絶縁層４０ａと、導電層１３と、絶縁層４０ｂと、を順に形成する。各層は、例えばスパッタリングまたは化学気相成長法（ＣＶＤ）を用いて形成可能である。
次に、図１７に示すように、絶縁層４０ａと、導電層１３と、絶縁層４０ｂと、の積層を部分的に加工して開口Ｈを形成する。開口Ｈは、例えばフォトリソグラフィ技術を用いて形成されたマスクを用いて上記積層を部分的にエッチングすることにより形成可能である。
次に、図１８に示すように、開口Ｈの内壁面に絶縁層４０ｃを形成する。絶縁層４０ｃは、例えば開口Ｈの内底面および内壁面に絶縁膜を形成した後、反応性イオンエッチング（ＲＩＥ）やドライエッチングを用いたエッチバックにより部分的に絶縁膜を除去することにより形成可能である。
次に、図１９に示すように、絶縁層４０ｃの表面および開口の内底面の表面に半導体層２１を形成する。半導体層２１は、例えばスパッタリングまたはＣＶＤを用いて半導体膜を形成した後、ＲＩＥやドライエッチングを用いたエッチバックにより部分的に半導体膜を除去することにより形成可能である。
図６に示す第１の変形例のメモリトランジスタＭＴＲを形成する場合、図１９に示すように、エッチバックにより、半導体膜において開口Ｈの内底面に面する部分を残存させる。
図７に示す第２の変形例のメモリトランジスタＭＴＲを形成する場合、図２０に示すように、エッチバックにより、開口Ｈにおいて導電層１１の上面を露出させる。
次に、図２１に示すように、半導体層２１の表面に電荷蓄積膜２３を形成する。なお、図８に示す構造のメモリトランジスタＭＴＲを形成する場合、半導体層２１の表面にトンネル絶縁膜２４を形成する。図９に示す構造のメモリトランジスタＭＴＲを形成する場合、電荷蓄積膜２３の表面にブロック絶縁膜２５を形成する。図１０に示す構造のメモリトランジスタＭＴＲを形成する場合、半導体層２１の表面にトンネル絶縁膜２４を形成し、トンネル絶縁膜２４の表面に電荷蓄積膜２３を形成し、電荷蓄積膜２３の表面にブロック絶縁膜２５を形成する。電荷蓄積膜２３、トンネル絶縁膜２４、およびブロック絶縁膜２５は、例えばＣＶＤを用いて各膜を形成した後に、ＲＩＥやドライエッチングを用いたエッチバックにより各膜を部分的に除去することにより形成可能である。
形成可能である。
また、図９および図１０に示す構造のメモリトランジスタＭＴＲにおいて、電荷蓄積膜２３がＺ軸方向において電気伝導体２２と対向する部分（Ｚ軸方向における電気伝導体２２と導電層１１との間の部分）を有しない構造を形成する場合、開口Ｈの内底面および内壁面に沿って電荷蓄積膜２３を形成した後に、ＲＩＥやドライエッチングを用いたエッチバックにより内壁面に沿う部分を残したまま内底面に沿う部分を除去することにより上記構造を形成できる。
次に、図２２に示すように、開口Ｈを埋めるように電気伝導体２２を形成する。電気伝導体２２は、例えばＣＶＤまたはスパッタリングを用いて電気伝導体層を形成した後に、ＲＩＥやドライエッチングを用いたエッチバックにより部分的に電気伝導体層を除去することにより形成可能である。
次に、図２３に示すように、電気伝導体２２の上に導電層１２を形成する。導電層１２は、例えばスパッタリングを用いて形成可能である。以上がメモリトランジスタＭＴＲの製造方法例である。
以上のように、実施形態の半導体記憶装置の製造方法では、メモリトランジスタＭＴＲをＳＧＴで形成する場合であっても、電気伝導体のバックゲートを容易に形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１１…導電層、１２…導電層、１３…導電層、２０…柱状体、２１…半導体層、２２…電気伝導体、２３…電荷蓄積膜、２４…トンネル絶縁膜、２５…ブロック絶縁膜、４０ａ…絶縁層、４０ｂ…絶縁層、４０ｃ…絶縁層。

Claims (10)

  1. 第１の導電層と、
    前記第１の導電層を第１の方向に貫通して設けられ、酸化物半導体を含む半導体層と、
    前記第１の方向と交差する第２の方向において前記第１の導電層と前記半導体層との間に設けられた第１の絶縁層と、
    前記第１の方向において前記半導体層の一方の側に設けられ、前記半導体層に電気的に接続された第２の導電層と、
    前記第１の方向において前記半導体層の他方の側に設けられ、前記半導体層に電気的に接続された第３の導電層と、
    前記第１の方向において前記第３の導電層から前記第２の導電層に向かって延在し、前記第２の方向において前記半導体層に重畳する電気伝導体と、
    前記第２の方向において前記半導体層と前記電気伝導体との間に設けられた電荷蓄積膜と、
    を具備する、半導体装置。
  2. 前記電気伝導体は、前記第１の導電層と前記電気伝導体との間に電圧を印加することにより電子キャリアを前記半導体層から前記電荷蓄積膜に移動させるための電極としての機能を有する、請求項１に記載の半導体装置。
  3. 前記電気伝導体は、導電性酸化物材料、導電性窒化物材料、金属材料、またはシリコン材料を含む、請求項１または請求項２に記載の半導体装置。
  4. 前記電荷蓄積膜は、酸化アルミニウム、窒化アルミニウム、窒化シリコン、または酸化ハフニウムを含む、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 前記半導体層の前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び錫からなる群より選ばれる少なくとも一つの元素を含む酸化物を含む、請求項１ないし請求項４のいずれか一項に記載の半導体装置。
  6. 前記電荷蓄積膜は、前記第３の導電層から前記第２の導電層まで前記第１の方向に延在する、請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  7. 前記電荷蓄積膜は、前記第１の方向における前記電気伝導体と前記第２の導電層との間を延在し、
    前記半導体層は、前記第１の方向における前記電荷蓄積膜と前記第２の導電層との間を延在する、請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  8. 前記第２の方向において前記半導体層と前記電荷蓄積膜との間に設けられた第２の絶縁層をさらに具備する、請求項１ないし請求項７のいずれか一項に記載の半導体装置。
  9. 前記第２の絶縁層は、酸化シリコンまたは酸化アルミニウムを含む、請求項８に記載の半導体装置。
  10. メモリセルを含むメモリセルアレイを具備し、
    前記メモリセルは、
    第１の導電層と、
    前記第１の導電層を第１の方向に貫通して設けられ、酸化物半導体を含む半導体層と、
    前記第１の方向と交差する第２の方向において前記第１の導電層と前記半導体層との間に設けられた第１の絶縁層と、
    前記第１の方向において前記半導体層の一方の側に設けられ、前記半導体層に電気的に接続された第２の導電層と、
    前記第１の方向において前記半導体層の他方の側に設けられ、前記半導体層に電気的に接続された第３の導電層と、
    前記第１の方向において前記第３の導電層から前記第２の導電層に向かって延在し、前記第２の方向において前記半導体層に重畳する電気伝導体と、
    前記第２の方向において前記半導体層と前記電気伝導体との間に設けられた電荷蓄積膜と、
    前記第２の導電層に電気的に接続された第１の電極と、
    前記第１の電極に対向する第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた第２の絶縁層と、
    を具備する、半導体記憶装置。
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