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JP4334005B2 - 配線基板の製造方法及び電子部品実装構造体の製造方法 - Google Patents

配線基板の製造方法及び電子部品実装構造体の製造方法 Download PDF

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Description

本発明は配線基板の製造方法及び電子部品実装構造体の製造方法に係り、さらに詳しくは、電子部品の実装基板に適用できる配線基板及びその配線基板に電子部品を実装するための電子部品実装構造体の製造方法に関する。
従来、電子部品が実装される配線基板として、仮基板の上に剥離できる状態で所要の配線層を形成した後に、配線層を仮基板から分離して配線基板を得る方法がある。特許文献１には、樹脂基板の上に銅箔をその周縁側のみを接着層で接着して形成し、その上にビルドアップ配線層を形成した後に、配線基板の接着層の内側部分を切断することにより、銅箔及びビルドアップ配線層を樹脂基板から分離して配線基板を得る方法が記載されている。
また、特許文献２には、キャリア板の上に、それより小さな剥型フィルムとキャリア板と同じ大きさのメタルベースを接着層で貼着し、メタルベースの上に金属パッドを形成した後に、配線基板の剥型フィルムの周縁部分を切断することによりメタルベースを剥型フィルム及びキャリア板から分離する方法が記載されている。
また、特許文献３には、コア基板の上に、第１の金属層の外周縁の位置が第２の金属層の外周縁の位置よりも内側になるように積層して両者を接着フィルムで接着し、第２の金属層の上にビルドアップ配線層を形成した後に、配線基板の第１の金属層の周縁部分を切断することにより第２の金属層及びビルドアップ配線層を第１の金属層及びコア基板から分離する方法が記載されている。
さらには、特許文献４には、上側に下地誘電体シートが設けられた基板の上に、第１誘誘電体シートとそれをくるむように配置される第２誘電体シートを形成し、それらの上に配線層を形成した後に、配線基板の第１誘電体シートの外周部分を切断することにより第１誘電体シートを下地誘電体シートが設けられた基板から分離する方法が記載されている。
特開２００５−２３６２４４号公報 特開２００４−８７７０１号公報 特開２００４−２３５３２３号公報 特開２００５−６３９８７号公報
しかしながら、上記した特許文献１〜３では、各種の仮基板の上に剥離できる状態で金属薄膜やメタルベースを接着層で接着する工程が必要であるので、工程が煩雑になると共にコスト上昇を招くおそれがある。
本発明は以上の課題を鑑みて創作されたものであり、仮基板の上に剥離できる状態で所要の配線層を形成した後に、配線層を仮基板から分離して配線基板を得る製造方法において、何ら不具合が発生することなく、低コストで製造できる配線基板の製造方法及びその配線基板に電子部品を容易に実装するための電子部品実装構造体の製造方法を提供することを目的とする。
上記課題を解決するため、本発明は配線基板の製造方法に係り、プリプレグ上の配線形成領域に下地層が配置され、前記下地層の大きさより大きな銅箔が前記配線形成領域の外周部に接するように、前記下地層を介して前記銅箔を前記プリプレグ上に配置し、加熱・加圧によってプリプレグを硬化させることにより、前記プリプレグから仮基板を得ると同時に、該仮基板の少なくとも片面に前記銅箔を接着する工程と、前記銅箔の上に、該銅箔に接触し、金、ニッケル又はすずからなる配線層を含むビルドアップ配線層を形成する工程と、前記仮基板上に前記下地層、前記銅箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記銅箔を分離して、前記銅箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、前記配線部材の前記金、ニッケル又はすずからなる前記配線層に対して前記銅箔を選択的に除去することにより、前記ビルドアップ配線層の最下の前記配線層の下面を露出させる工程とを有することを特徴とする。
本発明では、まず、半硬化状態のプリプレグを用意し、プリプレグ上の配線形成領域に下地層（金属箔、離型フィルム又は離型剤）が配置され、下地層より大きさが一回り大きな金属箔がプリプレグの配線形成領域の外周部に接するように、金属箔が下地層を介してプリプレグ上に配置される。
その後に、プリプレグ、下地層及び金属箔を加熱・加圧することにより、プリプレグを硬化させて仮基板を得ると同時に、仮基板上に下地層を介して金属箔を部分的に接着させる。このとき、下地層が金属箔の場合は、金属箔同士が重なる領域では、両者が単に接触した状態となっている。
次いで、金属箔の上に所要のビルドアップ配線層を形成する。さらに、仮基板上に下地層、金属箔及びビルドアップ配線層が形成された構造体の下地層の周縁に対応する部分を切断する。これにより、下地層と金属箔とが重なる領域が得られ、下地層と金属箔を容易に分離することができる。下地層として離型剤を使用する場合は、離型剤が設けられた金属箔が仮基板から分離される。
このようにして、金属箔の上にビルドアップ配線層が形成された配線部材が得られる。本発明では、特別に接着層を設けることなく、接着機能をもつプリプレグを硬化させることで仮基板上に下地層と金属箔の周縁部とが接着された構造を容易に形成することができる。このため、下地層及び金属箔を仮基板に接着する工程を簡易とすることができ、コア基板をもたない配線基板の製造コストの低減を図ることができる。
本発明の一つの好適な形態では、配線部材を得た後に、金属箔が除去されてビルドアップ配線層の最下の配線層が露出する。そして、ビルドアップ配線層の最下又は最上の配線層が電子部品を実装するための内部接続パッドとなり、その反対側の配線層が外部接続パッドとなる。
また、本発明の配線基板に電子部品を実装する好適な態様では、金属箔及びその上のビルドアップ配線層を下地層から分離して配線部材を得た後に、下面側に金属箔を残した状態で配線部材の上面側に電子部品を実装し、その後に配線部材から金属箔を除去して最下の配線層を露出させて外部接続パッドとする。金属箔は補強材として機能するので、金属箔を除去した後に電子部品を実装する場合よりも、反りの影響を受けなくなって搬送や取り扱いが容易になるので、電子部品を信頼性よく実装することができる。
あるいは、仮基板の上に下地層、金属箔及びビルドアップ配線層を形成した後に、電子部品を実装し、その後に構造体を切断して下地層と金属箔とを分離してもよい。この態様の場合も仮基板が存在する状態で電子部品が実装されるので、同様に反りの影響を受けることなく電子部品を信頼性よく実装することができる。
以上説明したように、本発明では、何ら不具合が発生することなくコア基板をもたない配線基板を製造することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１〜図４は本発明の第１実施形態の配線基板の製造方法を順に示す断面図である。
図１（ａ）に示すように、まず、ガラスクロス（織布）、ガラス不織布又はアラミド繊維などにエポキシ樹脂などの樹脂を含侵させて構成されるプリプレグ（prepreg）１０ａを用意する。プリプレグ１０ａはＢ−ステージ（半硬化状態）のものが使用される。
プリプレグ１０ａの両面側には、配線形成領域Ａとその外側の外周部Ｂがそれぞれ画定されている。配線形成領域Ａは、プリプレグ１０ａの両面側において一つずつ区画されてもよいし、複数で区画されていてもよい。
その後に、図１（ｂ）に示すように、下地層１２ａと厚みが１２〜１８μｍの銅箔１２ｂ（金属箔）とを用意する。下地層１２ａとしては、銅箔などの金属箔、離型フィルム又は離型剤が使用される。離型フィルムとしては、ポリエステル又はＰＥＴ（ポリエチレンテレフタレート）のフィルムに薄いフッ素樹脂（ＥＴＦＥ）層を積層したもの、若しくは、ポリエステル又はＰＥＴのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
下地層１２ａはプリプレグ１０ａの配線形成領域Ａと同等な大きさに設定される。また、銅箔１２ｂはプリプレグ１０ａの配線形成領域Ａ及び外周部Ｂを覆う大きさであり、下地層１２ａよりも一回り大きな大きさに設定される。
そして、プリプレグ１０ａの両面側に下から順に下地層１２ａと銅箔１２ｂをそれぞれ配置する。下地層１２ａはプリプレグ１０ａ上の配線形成領域Ａに対応して配置され、銅箔１２ｂは下地層１２ａ上に重なると共に、その周縁部がプリプレグ１０ａの配線形成領域Ａの外周部Ｂに接した状態で配置される。そして、プリプレグ１０ａ、下地層１２ａ及び銅箔１２ｂを両面側から真空雰囲気で１９０〜２００℃の温度で加熱・加圧する。これにより、図１（ｃ）に示すように、プリプレグ１０ａが硬化してガラスエポキシ樹脂などからなる仮基板１０が得られると共に、プリプレグ１０ａの硬化に伴って仮基板１０の両面に下地層１２ａ及び銅箔１２ｂがそれぞれ接着される。下地層１２ａはその全体が仮基板１０に接着し、銅箔１２ｂはその周縁部が仮基板１０の配線形成領域Ａの外周部Ｂに部分的に接着する。下地層１２ａと銅箔１２ｂとが重なる領域では、両者が単に接触した状態となっており、後述するようにその領域では下地層１２ａと銅箔１２ｂとを容易に分離できるようになっている。
なお、下地層１２ａとして離型剤を使用する場合は、銅箔１２ｂの下面の下地層１２ａが配置される領域に上記したような離型剤を塗布や噴射によって形成し、離型剤を介して銅箔１２ｂをプリプレグ１０ａ上に配置し、加熱・加圧して接着する。これにより、離型剤（下地層１２ａ）が設けられた部分の銅箔１２ｂと仮基板１０とが容易に分離できるようになる。
このように、本実施形態では、接着層を特別に使用することなく、プリプレグ１０ａ上に下地層１２ａ及び銅箔１２ｂを配置して加熱・加圧することにより、仮基板１０上に下地層１２ａ及び銅箔１２ｂが接着された構造を得ることができる。このため、接着材料費をカットできると共に、下地層１２ａ及び銅箔１２ｂを仮基板１０に接着する工程を簡易化することで製造時間を短縮することが可能になり、これによって製造コストの低減を図ることができる。
次いで、図２（ａ）に示すように、仮基板１０の両面側に、所要部に開口部１６ｘが設けられためっきレジスト膜１６を形成する。さらに、銅箔１２ｂをめっき給電層に利用する電解めっきにより、めっきレジスト膜１６の開口部１６ｘに金（Ａｕ）、ニッケル（Ｎｉ）、又はすず（Ｓｎ）などからなる第１配線層１８を形成する。その後に、図２（ｂ）に示すように、めっきレジスト膜１６が除去される。第１配線層１８は後に説明するように内部接続パッドＣ１として機能する。
続いて、図２（ｃ）に示すように、仮基板１０の両面側に第１配線層１８及び銅箔１２ｂを被覆する第１絶縁層２０をそれぞれ形成する。第１絶縁層２０の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。第１絶縁層２０の形成方法の一例としては、仮基板１０の両面側に樹脂フィルムをそれぞれラミネートした後に、樹脂フィルムをプレス（押圧）しながら１３０〜１５０℃の温度で熱処理して硬化させることにより第１絶縁層２０を得る。
次いで、同じく図２（ｃ）に示すように、仮基板１０の両面側の第１配線層１８が露出するように第１絶縁層２０をレーザなどで加工して第１ビアホール２０ｘをそれぞれ形成する。
なお、第１絶縁層２０は、感光性樹脂膜をフォトリソグラフィによりパターニングして形成してもよいし、あるいは、スクリーン印刷により開口部が設けられた樹脂膜をパターニングしてもよい。
続いて、図３（ａ）に示すように、仮基板１０の両面側に、第１ビアホール２０ｘを介して第１配線層１８に接続される銅（Ｃｕ）などからなる第２配線層１８ａを第１絶縁層２０上にそれぞれ形成する。第２配線層１８ａは、例えばセミアディティブ法により形成される。詳しく説明すると、まず、無電解めっき又はスパッタ法により、第１ビアホール２０ｘ内及び第１絶縁層２０の上にＣｕシード層（不図示）を形成した後に、第２配線層１８ａに対応する開口部を備えたレジスト膜（不図示）を形成する。次いで、Ｃｕシード層をめっき給電層に利用した電解めっきにより、レジスト膜の開口部にＣｕ層パターン（不図示）を形成する。続いて、レジスト膜を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第２配線層１８ａを得る。
第２配線層１８ａの形成方法としては、上記したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用できる。
次いで、図３（ｂ）に示すように、同様な工程を繰り返すことにより、仮基板１０の両面側に、第２配線層１８ａを被覆する第２絶縁層２０ａをそれぞれ形成した後に、第２配線層１８ａ上の第２絶縁層２０ａの部分に第２ビアホール２０ｙをそれぞれ形成する。さらに、第２ビアホール２０ｙを介して第２配線層１８ａに接続される第３配線層１８ｂを仮基板１０の両面側の第２絶縁層２０ａ上にそれぞれ形成する。
続いて、図４（ａ）に示すように、仮基板１０の両面側に、第３配線層１８ｂ上に開口部２２ｘが設けられたソルダレジスト膜２２をそれぞれ形成する。これにより、ソルダレジスト膜２２の開口部２２ｘ内に露出する第３配線層１８ｂの部分が外部接続パッドＣ２となる。なお、必要に応じてソルダレジスト膜２２の開口部２２ｘ内の第３配線層１８ｂにＮｉ／Ａｕめっき層などのコンタクト層を形成してもよい。
このようにして、仮基板１０上の銅箔１２ｂの上に所要のビルドアップ配線層が形成される。上記した例では、３層のビルドアップ配線層（第１〜第３配線層１８〜１８ｂ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。また、仮基板１０の片面のみにビルドアップ配線層を形成してもよい。
前述したように、本実施形態では、下地層１２ａと銅箔１２ｂとが重なる領域では、両者が単に接触している状態となっている。このため、銅箔１２ｂの上にビルドアップ配線層を形成するとき、仮基板１０とビルドアップ配線層の各熱膨張係数が大きく異なる場合、両者において熱膨張する度合が異なることからビルドアップ配線層にしわが発生することがある。このような観点から、仮基板１０として、ガラス不織布エポキシ樹脂基板などのガラス不織布に樹脂を含侵させた基板を使用することが好ましい。ガラス不織布エポキシ樹脂基板の熱膨張係数は３０〜５０ｐｐｍ／℃であり、ビルドアップ配線層の平均の熱膨張係数（２０〜５０ｐｐｍ／℃）に近似させることができる。ビルドアップ配線層の配線層（Ｃｕ）の熱膨張係数は１８ｐｐｍ／℃程度であり、絶縁層（樹脂）の熱膨張係数は５０〜６０ｐｐｍ／℃である。
このようにすることにより、製造工程で熱がかかるとしても仮基板１０とビルドアップ配線層とが同程度で熱膨張するので、ビルドアップ配線層にしわが発生することが防止される。これにより、ビルドアップ配線層の製造歩留りや信頼性を向上させることができる。
次いで、図４（ｂ）に示すように、図４（ａ）の構造体の下地層１２ａの周縁に対応する部分を切断することにより、銅箔１２ｂの周縁部を含む外周部Ｂを廃棄する。これにより、図５（ａ）に示すように、下地層１２ａと銅箔１２ｂとが単に接触する配線形成領域Ａが得られ、銅箔１２ｂと下地層１２ａとを容易に分離することができる。このようにして、銅箔１２ｂ及びその上に形成されたビルドアップ配線層を仮基板１０上の下地層１２ａから分離することができる。これによって、仮基板１０の両面側から銅箔１２ｂとその上に形成されたビルドアップ配線層とからなる配線部材３０がそれぞれ得られる。
その後に、図５（ｂ）に示すように、配線部材３０の銅箔１２ｂを第１配線層１８及び第１絶縁層２０に対して選択的に除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、第１配線層１８（Ａｕなど）及び第１絶縁層２０に対して銅箔１２ｂを選択的にエッチングして除去することができる。
これにより、図５（ｂ）に示すように、第１配線層１８の下面が露出して内部接続パッドＣ１が得られる。以上により、第１実施形態の配線基板１が製造される。
本実施形態の好適な形態では、仮基板１０の両面側に複数の配線形成領域Ａがそれぞれ画定され、複数の配線形成領域Ａからなるブロック領域に下地層１２ａが配置された状態でその最外周部に銅箔１２ｂの周縁側が選択的に接着される。そして、それらの各配線形成領域Ａにビルドアップ配線層がそれぞれ形成される。その後に、その構造体の下地層１２ａの周縁部を切断して得られる配線部材３０から銅箔１２ｂを除去した後に、個々の配線基板が得られるように分割する。
なお、銅箔１２ｂを除去せずにパターニングして第１配線層１８に接続される電極を形成してもよい。
また、本実施形態の配線基板１の好適な例では、内部接続パッドＣ１（第１配線層１８）に半導体チップが電気的に接続されて実装され、外部接続パッドＣ２（第３配線層１８ｂ）に外部接続端子が設けられる。
以上説明したように、本実施形態の配線基板の製造方法では、プリプレグ１０ａの両面に下地層１２ａとそれより大きな銅箔１２ｂを重ねてそれぞれ配置し、加熱・加圧によってプリプレグ１０ａを硬化させて仮基板１０を得る。このとき同時に、仮基板１０の両面に接着層を使用することなく下地層１２ａ及び銅箔１２ｂを接着することができる。続いて、銅箔１２ｂ上にビルドアップ配線層を形成する。さらに、その構造体の下地層１２ａの周縁に対応する部分を切断することにより、下地層１２ａと銅箔１２ｂとを分離する。これによって、仮基板１０の両面側から、銅箔１２ｂ及びその上に形成されたビルドアップ配線層からなる配線部材３０がそれぞれ得られる。
本実施形態では、仮基板１０の材料として接着機能をもつプリプレグ１０ａを使用するので、接着層を使用することなく仮基板１０上に下地層１２ａ及び銅箔１２ｂを接着することができる。このため、下地層１２ａ及び銅箔１２ｂを接着する工程を簡易とすることができ、製造コストの低減を図ることができる。
（第２の実施の形態）
図６及び図７は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図である。第２実施形態では、本発明の配線基板の製造方法の技術思想に基づいて、配線基板上に電子部品を実装する好適な方法について説明する。
図６（ａ）に示すように、まず、第１実施形態と同様方法により、仮基板１０両面側に下地層１２ａとそれより大きな銅箔１２ｂが接着された構造体を得る。さらに、仮基板１０の両面側の銅箔１２ｂ上に、開口部２２ｙが設けられたソルダレジスト膜２２ａを形成した後に、その開口部２２ｙに電解めっきによって第１配線層２８を形成する。第２実施形態では、第１実施形態の内部接続パッドＣ１と外部接続パッドＣ２が上下反転して配置され、第１配線層２８が外部接続パッドＣ２として機能する。
次いで、図６（ｂ）に示すように、第１実施形態と同様な方法により、仮基板１０の両面側に、第１配線層２８を被覆する第１絶縁層２０を形成した後に、第１絶縁層２０に設けた第１ビアホール２０ｘを介して第１配線層２８に接続される第２配線層２８ａを第１絶縁層２０の上にそれぞれ形成する。
続いて、図６（ｃ）に示すように、仮基板１０の両面側に、第２配線層２８ａを被覆する第２絶縁層２０ａを形成した後に、第２配線層２８ａ上の第２絶縁層２０ａの部分に第２ビアホール２０ｙを形成する。さらに、第２ビアホール２０ｙを介して第２配線層２８ａに接続される第３配線層２８ｂを仮基板１０の両面側の第２絶縁層２０ａ上にそれぞれ形成する。
次いで、図７（ａ）に示すように、第３配線層２８ｂ上に開口部２２ｚが設けられたソルダレジスト膜２２ｂを形成する。そして、第２実施形態では、第３配線層２８ｂの露出部が内部接続パッドＣ１となる。
次いで、同じく図７（ａ）に示すように、第１実施形態と同様に、図７（ａ）の構造体の下地層１２ａの周縁に対応する部分を切断する．これにより、図７（ｂ）に示すように、銅箔１２ｂの上にビルドアップ配線が形成された構造の配線部材３０を得る。さらに、バンプ４０ａを備えた半導体チップ４０（電子部品）を用意し、配線部材３０の上側の内部接続パッドＣ１（第３配線層２８ｂ）に半導体チップ４０のバンプ４０ａをフリップチップ接続する。さらに、半導体チップ４０の下側の隙間にアンダーフィル樹脂３９を充填する。
なお、電子部品として半導体チップ４０を例示したが、キャパシタ部品などの各種の電子部品を実装することができる。また、電子部品の実装方法は、フリップチップ実装の他にワイヤボンディング法などの各種の実装方法を採用してもよい。
本実施形態では、半導体チップ４０を実装する際に、配線部材３０には補強材として機能する銅箔１２ｂが残っているので、反りの発生が防止されて搬送や取り扱いが容易となり、半導体チップ４０を信頼性よく実装することができる。
その後に、図７（ｃ）に示すように、配線部材３０から銅箔１２ｂを除去することにより、下側に外部接続パッドＣ２（第１配線層２８）を露出させる。なお、搬送や取り扱いが問題にならない場合は、銅箔１２ｂを除去した後に、半導体チップ４０を実装してもよい。
以上により、第２実施形態の電子部品実装構造体２（半導体装置）が得られる。
図８及び図９には、第２実施形態の変形例の電子部品実装構造体の製造方法が示されている。図８（ａ）に示すように、前述した図７（ａ）においてその構造体を切断する前に、半導体チップ４０のバンプ４０ａを両面側の内部接続パッドＣ１（第３配線層２８ｂ）にそれぞれフリップチップ接続してもよい。
その後に、図８（ｂ）に示すように、図８（ａ）の構造体の下地層１２ａの周縁に対応する部分を切断する。これにより、図９（ａ）に示すように、銅箔１２ｂが下地層１２ａから分離され、銅箔１２ｂとその上に形成されたビルドアップ配線層によって構成される配線部材３０に半導体チップ４０が実装された構造体が仮基板１０の両面側から得られる。さらに、図９（ｂ）に示すように、配線部材３０から銅箔１２ｂを除去することにより、外部接続パッドＣ２（第１配線層２８）を露出させる。これによって、図７（ｃ）と同一の電子部品実装構造体２が得られる。
変形例においても、仮基板１０上に設けられた配線部材３０に半導体チップ４０を実装するので、反りなどの影響を受けることなく、半導体チップ４０を信頼性よく実装することができる。
図７（ｃ）や図９（ｂ）では、外部接続方式をＬＧＡ（Land Grid Array）型として使用する例が示されており、外部接続パッドＣ２がランドとして使用される。ＢＧＡ（Ball Grid Array）型として使用する場合は、外部接続パッドＣ２にはんだボールなどが搭載されて外部接続端子が設けられる。また、ＰＧＡ（Pin Grid Array）型として使用する場合は、外部接続パッドＣ２にリードピンが設けられる。
図１（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図３（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その３）である。 図４（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その４）である。 図５（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その５）である。 図６（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図７（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図８（ａ）及び（ｂ）は本発明の第２実施形態の変形例の電子部品実装構造体の製造方法を示す断面図（その１）である。 図９（ａ）及び（ｂ）は本発明の第２実施形態の変形例の電子部品実装構造体の製造方法を示す断面図（その２）である。
符号の説明
１…配線基板、２…電子部品実装構造体、１０…仮基板、１０ａ…プリプレグ、１２ａ…下地層、１２ｂ…銅箔、１６…めっきレジスト膜、１６ｘ、２０ｚ，２２ｘ、２２ｙ，２２ｚ…開口部、１８，２８…第１配線層、１８ａ，２８ａ…第２配線層、１８ｂ，２８ｂ…第３配線層、２０…第１絶縁層、２０ａ…第２絶縁層、２０ｘ，２０ｙ…ビアホール、２２，２２ａ，２２ｂ…ソルダレジスト膜、３０…配線部材、３９…アンダーフィル樹脂、Ａ…配線形成領域、Ｂ…外周部、Ｃ１…内部接続パッド、Ｃ２…外部接続パッド。

Claims (13)

  1. プリプレグ上の配線形成領域に下地層が配置され、前記下地層の大きさより大きな銅箔が前記配線形成領域の外周部に接するように、前記下地層を介して前記銅箔を前記プリプレグ上に配置し、加熱・加圧によってプリプレグを硬化させることにより、前記プリプレグから仮基板を得ると同時に、該仮基板の少なくとも片面に前記銅箔を接着する工程と、
    前記銅箔の上に、該銅箔に接触し、金、ニッケル又はすずからなる配線層を含むビルドアップ配線層を形成する工程と、
    前記仮基板上に前記下地層、前記銅箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記銅箔を分離して、前記銅箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
    前記配線部材の前記金、ニッケル又はすずからなる前記配線層に対して前記銅箔を選択的に除去することにより、前記ビルドアップ配線層の最下の前記配線層の下面を露出させる工程とを有することを特徴とする配線基板の製造方法。
  2. 前記銅箔に接触する前記配線層は接続パッドからなることを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記プリプレグは、織布、不織布又は繊維に樹脂を含侵させたものであることを特徴とする請求項１又は２に記載の配線基板の製造方法。
  4. 前記プリプレグはガラス不織布に樹脂を含侵させたものからなり、前記仮基板の熱膨張係数は３０乃至５０ｐｐｍ／℃であることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板の製造方法。
  5. 前記銅箔を除去する工程で露出する前記ビルドアップ配線層の最下の前記配線層が電子部品を実装するための内部接続パッドとなり、前記ビルドアップ配線層の最上の配線層が外部接続パッドとなることを特徴とする請求項１に記載の配線基板の製造方法。
  6. 前記銅箔を除去する工程で露出する前記ビルドアップ配線層の最下の前記配線層が外部接続パッドとなり、前記ビルドアップ配線層の最上の配線層が電子部品を実装するための内部接続パッドとなることを特徴とする請求項１に記載の配線基板の製造方法。
  7. 前記仮基板の両面側に、前記下地層、前記銅箔及び前記ビルドアップ配線層が形成され、前記仮基板の両面側から前記配線部材がそれぞれ得られることを特徴とする請求項１又は２に記載の配線基板の製造方法。
  8. 前記下地層は、金属箔、離型フィルム、又は離型剤からなることを特徴とする請求項１又は２に記載の配線基板の製造方法。
  9. プリプレグ上の配線形成領域に下地層が配置され、前記下地層の大きさより大きな銅箔が前記配線形成領域の外周部に接するように、前記下地層を介して前記銅箔を前記プリプレグ上に配置し、加熱・加圧によってプリプレグを硬化させることにより、前記プリプレグから仮基板を得ると同時に、該仮基板の少なくとも片面に前記銅箔を接着する工程と、
    前記銅箔の上に、該銅箔に接触し、金、ニッケル又はすずからなる配線層を含むビルドアップ配線層を形成する工程と、
    前記仮基板上に前記下地層、前記銅箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記銅箔を分離して、前記銅箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
    前記配線部材の最上の前記配線層に電子部品を電気的に接続して実装する工程と、
    前記配線部材の前記金、ニッケル又はすずからなる前記配線層に対して前記銅箔を選択的に除去することにより、前記ビルドアップ配線層の最下の前記配線層の下面を露出させる工程と有することを特徴とする電子部品実装構造体の製造方法。
  10. プリプレグ上の配線形成領域に下地層が配置され、前記下地層の大きさより大きな銅箔が前記配線形成領域の外周部に接するように、前記下地層を介して前記銅箔を前記プリプレグ上に配置し、加熱・加圧によってプリプレグを硬化させることにより、前記プリプレグから仮基板を得ると同時に、該仮基板の少なくとも片面に前記銅箔を接着する工程と、
    前記銅箔の上に、該銅箔に接触し、金、ニッケル又はすずからなる配線層を含むビルドアップ配線層を形成する工程と、
    前記ビルドアップ配線層の最上の配線層に電気的に接続される電子部品を実装する工程と、
    前記仮基板上に前記下地層、前記銅箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記銅箔を分離して、前記銅箔の上に形成された前記ビルドアップ配線層に電子部品が実装された配線部材を得る工程と、
    前記配線部材の前記金、ニッケル又はすずからなる前記配線層に対して前記銅箔を選択的に除去することにより、前記ビルドアップ配線層の最下の前記配線層の下面を露出させる工程と有することを特徴とする電子部品実装構造体の製造方法。
  11. 前記銅箔に接触する前記配線層は接続パッドからなることを特徴とする請求項９又は１０に記載の電子部品実装構造体の製造方法。
  12. 前記仮基板の両面側に、前記下地層、銅箔及び前記ビルドアップ配線層が形成され、前記仮基板の両面側から前記配線部材がそれぞれ得られることを特徴とする請求項９又は１０に記載の電子部品実装構造体の製造方法。
  13. 前記プリプレグは、織布、不織布又は繊維に樹脂を含侵させたものであることを特徴とする請求項９又は１０に記載の電子部品実装構造体の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012060657A2 (ko) * 2010-11-05 2012-05-10 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
WO2012096537A3 (ko) * 2011-01-13 2012-11-22 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
KR101216926B1 (ko) * 2011-07-12 2012-12-28 삼성전기주식회사 캐리어 부재와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
KR101234759B1 (ko) * 2011-09-28 2013-02-19 주식회사 심텍 단층 기판의 제조방법
KR101321185B1 (ko) * 2012-09-13 2013-10-23 삼성전기주식회사 캐리어 부재

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545042B2 (en) 2005-12-22 2009-06-09 Princo Corp. Structure combining an IC integrated substrate and a carrier, and method of manufacturing such structure
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
US8238114B2 (en) 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
JP5094323B2 (ja) 2007-10-15 2012-12-12 新光電気工業株式会社 配線基板の製造方法
JP2009135184A (ja) * 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2009135162A (ja) 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP5079475B2 (ja) 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US8552570B2 (en) 2008-01-09 2013-10-08 Renesas Electronics Corporation Wiring board, semiconductor device, and method for manufacturing wiring board and semiconductor device
JP5029911B2 (ja) * 2008-04-02 2012-09-19 日立化成工業株式会社 回路形成用支持基板と、半導体素子搭載用パッケージ基板及び基板の製造方法
FI121909B (fi) * 2008-04-18 2011-05-31 Imbera Electronics Oy Piirilevy ja menetelmä sen valmistamiseksi
KR100956688B1 (ko) * 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5101451B2 (ja) 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
JP5328281B2 (ja) * 2008-10-03 2013-10-30 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその方法を用いて得られる多層プリント配線板
JP4533449B2 (ja) 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
JP2010135418A (ja) 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
KR20100065691A (ko) 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5339928B2 (ja) 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
JP4760930B2 (ja) * 2009-02-27 2011-08-31 株式会社デンソー Ｉｃ搭載基板、多層プリント配線板、及び製造方法
TW201041469A (en) * 2009-05-12 2010-11-16 Phoenix Prec Technology Corp Coreless packaging substrate, carrier thereof, and method for manufacturing the same
KR101587254B1 (ko) * 2009-06-15 2016-01-27 엘지이노텍 주식회사 고집적 부품 내장 인쇄회로 기판 및 그 제조 방법
KR101058621B1 (ko) * 2009-07-23 2011-08-22 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
KR101015762B1 (ko) 2009-07-23 2011-02-22 삼성전기주식회사 반도체 패키지의 제조 방법
TWI393233B (zh) * 2009-08-18 2013-04-11 Unimicron Technology Corp 無核心層封裝基板及其製法
KR101022873B1 (ko) * 2009-09-14 2011-03-16 삼성전기주식회사 인쇄회로기판의 제조방법
KR101077377B1 (ko) 2009-11-18 2011-10-26 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
KR101158494B1 (ko) * 2009-11-25 2012-06-21 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
KR101103301B1 (ko) * 2009-12-10 2012-01-11 엘지이노텍 주식회사 다층인쇄회로기판 및 그 제조방법
US8581388B2 (en) 2009-12-28 2013-11-12 Ngk Spark Plug Co., Ltd Multilayered wiring substrate
JP2011138869A (ja) 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
KR101055462B1 (ko) * 2010-01-07 2011-08-08 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
JP5436259B2 (ja) 2010-02-16 2014-03-05 日本特殊陶業株式会社 多層配線基板の製造方法及び多層配線基板
JP5566720B2 (ja) 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5623308B2 (ja) 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
US8932910B2 (en) * 2010-05-20 2015-01-13 Ev Group E. Thallner Gmbh Method for producing chip stacks, and a carrier for carrying out the method
JP5395745B2 (ja) 2010-05-28 2014-01-22 新光電気工業株式会社 仮基板の製造装置及び製造方法
JP5711472B2 (ja) * 2010-06-09 2015-04-30 新光電気工業株式会社 配線基板及びその製造方法並びに半導体装置
TWI393494B (zh) * 2010-06-11 2013-04-11 Unimicron Technology Corp 具有線路的基板條及其製造方法
CN102339761B (zh) * 2010-07-14 2014-05-07 欣兴电子股份有限公司 封装结构的制作方法
US8240031B2 (en) * 2010-07-16 2012-08-14 Endicott International Technologies, Inc. Method of joining a semiconductor device/chip to a printed wiring board
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
TWI411073B (zh) * 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
KR101167422B1 (ko) * 2010-09-15 2012-07-19 삼성전기주식회사 캐리어 부재 및 이를 이용한 인쇄회로기판의 제조방법
JP5462777B2 (ja) * 2010-12-09 2014-04-02 日本特殊陶業株式会社 多層配線基板の製造方法
JP2012186270A (ja) * 2011-03-04 2012-09-27 Toppan Printing Co Ltd 半導体パッケージの製造方法
JP2012216824A (ja) * 2011-03-31 2012-11-08 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板の製造方法
JP2013069745A (ja) * 2011-09-21 2013-04-18 Panasonic Corp 支持体及びプリント配線板の製造方法
TWI442482B (zh) * 2011-10-17 2014-06-21 Advance Materials Corp 封裝基板之製法
TWI560835B (en) * 2011-11-07 2016-12-01 Siliconware Precision Industries Co Ltd Package substrate and fabrication method thereof
JP2013110320A (ja) * 2011-11-22 2013-06-06 Sumitomo Bakelite Co Ltd 金属箔張基板製造用仮基板および金属箔張基板の製造方法
JP5902931B2 (ja) * 2011-12-06 2016-04-13 新光電気工業株式会社 配線基板の製造方法、及び、配線基板製造用の支持体
KR101332049B1 (ko) * 2012-01-13 2013-11-22 삼성전기주식회사 인쇄회로기판의 제조방법
JP5413693B2 (ja) * 2012-02-06 2014-02-12 日立化成株式会社 回路形成用支持基板、及び半導体素子搭載用パッケージ基板の製造方法
JP2013187460A (ja) * 2012-03-09 2013-09-19 Sumitomo Bakelite Co Ltd 金属箔張基板製造用仮基板および金属箔張基板の製造方法
KR20150020621A (ko) * 2012-06-04 2015-02-26 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 다층 프린트 배선판의 제조 방법
CN104619486B (zh) * 2012-06-04 2018-01-26 Jx日矿日石金属株式会社 附载体金属箔
WO2013183607A1 (ja) * 2012-06-04 2013-12-12 Jx日鉱日石金属株式会社 キャリア付金属箔
CN104334346B (zh) * 2012-06-04 2017-05-03 Jx日矿日石金属株式会社 附载体金属箔
KR101877307B1 (ko) * 2012-07-09 2018-07-11 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
JP6054080B2 (ja) 2012-07-20 2016-12-27 新光電気工業株式会社 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
TWI458402B (zh) * 2012-08-01 2014-10-21 Zhen Ding Technology Co Ltd 封裝基板及其製作方法、封裝結構及晶片封裝體製作方法
CN103579009A (zh) * 2012-08-02 2014-02-12 富葵精密组件(深圳)有限公司 封装基板及其制作方法、芯片封装结构及芯片封装体制作方法
TWI463620B (zh) * 2012-08-22 2014-12-01 矽品精密工業股份有限公司 封裝基板之製法
CN104604345A (zh) * 2012-08-31 2015-05-06 索尼公司 布线板及布线板的制造方法
JP6063183B2 (ja) * 2012-08-31 2017-01-18 パナソニックＩｐマネジメント株式会社 剥離可能銅箔付き基板及び回路基板の製造方法
JP5479551B2 (ja) * 2012-09-14 2014-04-23 新光電気工業株式会社 配線基板の製造方法
CN103681559B (zh) * 2012-09-25 2016-11-09 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板和结构及其制作方法
CN103779233A (zh) * 2012-10-17 2014-05-07 宏启胜精密电子(秦皇岛)有限公司 承载板的制作方法
CN103857204B (zh) * 2012-11-28 2017-10-27 碁鼎科技秦皇岛有限公司 承载板及其制作方法
CN203072247U (zh) * 2012-12-18 2013-07-17 奥特斯(中国)有限公司 用于生产印制电路板的半成品
JP2014130856A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板の製造方法
FR3007403B1 (fr) * 2013-06-20 2016-08-05 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique mecaniquement autonome
JP6335449B2 (ja) * 2013-07-24 2018-05-30 Ｊｘ金属株式会社 キャリア付銅箔、銅張積層板の製造方法及びプリント配線板の製造方法
JP5647310B2 (ja) * 2013-08-16 2014-12-24 Jx日鉱日石金属株式会社 多層コアレス回路基板の製造方法、多層プリント配線板用の積層体の製造方法、多層プリント配線板の製造に用いられる積層体の製造方法、およびプリント基板の製造方法
CN104576402B (zh) * 2013-10-18 2017-10-13 旭德科技股份有限公司 封装载板及其制作方法
TWI525769B (zh) * 2013-11-27 2016-03-11 矽品精密工業股份有限公司 封裝基板及其製法
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9522514B2 (en) * 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
JP2015133342A (ja) * 2014-01-09 2015-07-23 京セラサーキットソリューションズ株式会社 配線基板の製造方法
TWI543685B (zh) * 2014-04-28 2016-07-21 旭德科技股份有限公司 基板結構及其製作方法
TWI576032B (zh) * 2014-05-26 2017-03-21 旭德科技股份有限公司 基板結構及其製作方法
US9842825B2 (en) 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
TWI570816B (zh) * 2014-09-26 2017-02-11 矽品精密工業股份有限公司 封裝結構及其製法
KR102253474B1 (ko) 2014-11-21 2021-05-18 삼성전기주식회사 디태치 코어기판, 그 제조 방법 및 회로기판 제조방법
TWI571994B (zh) * 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
CN106550554B (zh) 2015-09-17 2020-08-25 奥特斯(中国)有限公司 用于制造部件载体的上面具有伪芯和不同材料的两个片的保护结构
CN106550542B (zh) 2015-09-17 2021-10-26 奥特斯(中国)有限公司 插入保护结构并且靠近保护结构具有纯介质层的部件载体
CN106550532A (zh) * 2015-09-17 2017-03-29 奥特斯(中国)有限公司 用于制造部件载体的包括低流动性材料的保护结构
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
KR101842079B1 (ko) 2016-06-23 2018-05-15 (주)심텍 박형의 인쇄회로기판 및 이의 제조 방법
US10681778B2 (en) * 2017-11-21 2020-06-09 Watlow Electric Manufacturing Company Integrated heater and method of manufacture
US11083050B2 (en) 2017-11-21 2021-08-03 Watlow Electric Manufacturing Company Integrated heater and method of manufacture
CN108093561A (zh) * 2017-12-22 2018-05-29 珠海市航达科技有限公司 一种热电分离印制电路板的制作方法
JP7359531B2 (ja) * 2018-06-07 2023-10-11 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
CN111315131A (zh) * 2018-12-11 2020-06-19 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN109587955A (zh) * 2018-12-13 2019-04-05 珠海精路电子有限公司 一种双侧线路基板的制作工艺
JP7338991B2 (ja) * 2019-03-04 2023-09-05 リンクステック株式会社 支持体付き配線基板、支持体付き電子部品パッケージ及びこれらの製造方法
CN113286439A (zh) * 2021-07-22 2021-08-20 深圳市志金电子有限公司 一种内置引线电镀线路板制作方法
CN116744585B (zh) * 2023-08-15 2023-10-03 江苏普诺威电子股份有限公司 超薄介厚基板及其制作方法、音圈马达

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2952440C2 (de) * 1978-12-27 1982-12-16 Mitsubishi Gas Chemical Co., Inc., Tokyo Quervernetzbare Harzzusammensetzung und deren Verwendung zur Herstellung eines Laminats
JPS60134496A (ja) * 1983-12-23 1985-07-17 株式会社日立製作所 多層印刷配線板の製造方法
US4702785A (en) * 1985-06-24 1987-10-27 President Engineering Corporation Process for manufacturing multilayer PC boards
US4875283A (en) * 1986-11-13 1989-10-24 Johnston James A Method for manufacturing printed circuit boards
US5505321A (en) * 1994-12-05 1996-04-09 Teledyne Industries, Inc. Fabrication multilayer combined rigid/flex printed circuit board
US5495665A (en) * 1994-11-04 1996-03-05 International Business Machines Corporation Process for providing a landless via connection
JP2003008201A (ja) * 2001-06-18 2003-01-10 Nitto Denko Corp 金属箔積層体の製造方法及び配線基板の製造方法
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP2004087701A (ja) * 2002-08-26 2004-03-18 Nec Toppan Circuit Solutions Toyama Inc 多層配線構造の製造方法および半導体装置の搭載方法
JP3811680B2 (ja) * 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法
US7320173B2 (en) 2003-02-06 2008-01-22 Lg Electronics Inc. Method for interconnecting multi-layer printed circuit board
KR100442918B1 (ko) * 2003-02-06 2004-08-02 엘지전자 주식회사 다층인쇄회로기판의 제조방법
JP4549695B2 (ja) * 2003-08-08 2010-09-22 日本特殊陶業株式会社 配線基板の製造方法
JP2005063987A (ja) 2003-08-08 2005-03-10 Ngk Spark Plug Co Ltd 配線基板の製造方法、及び配線基板
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012060657A2 (ko) * 2010-11-05 2012-05-10 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
WO2012060657A3 (ko) * 2010-11-05 2012-09-07 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
WO2012096537A3 (ko) * 2011-01-13 2012-11-22 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
KR101216926B1 (ko) * 2011-07-12 2012-12-28 삼성전기주식회사 캐리어 부재와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
KR101234759B1 (ko) * 2011-09-28 2013-02-19 주식회사 심텍 단층 기판의 제조방법
KR101321185B1 (ko) * 2012-09-13 2013-10-23 삼성전기주식회사 캐리어 부재

Also Published As

Publication number Publication date
TWI386142B (zh) 2013-02-11
KR101347608B1 (ko) 2014-01-06
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