JP7202785B2 - 配線基板及び配線基板の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 239000000758 substrate Substances 0.000 claims description 148
- 229920005989 resin Polymers 0.000 claims description 136
- 239000011347 resin Substances 0.000 claims description 136
- 229910052751 metal Inorganic materials 0.000 claims description 77
- 239000002184 metal Substances 0.000 claims description 77
- 239000000463 material Substances 0.000 claims description 59
- 229920001187 thermosetting polymer Polymers 0.000 claims description 31
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 848
- 239000010408 film Substances 0.000 description 91
- 239000004065 semiconductor Substances 0.000 description 45
- 229910000679 solder Inorganic materials 0.000 description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 21
- 239000010931 gold Substances 0.000 description 19
- 239000003822 epoxy resin Substances 0.000 description 18
- 229920000647 polyepoxide Polymers 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- 238000005520 cutting process Methods 0.000 description 15
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 14
- 239000011889 copper foil Substances 0.000 description 14
- 239000000654 additive Substances 0.000 description 12
- 239000000853 adhesive Substances 0.000 description 12
- 230000001070 adhesive effect Effects 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 239000011521 glass Substances 0.000 description 12
- 239000007788 liquid Substances 0.000 description 12
- 239000002335 surface treatment layer Substances 0.000 description 12
- 229910045601 alloy Inorganic materials 0.000 description 11
- 239000000956 alloy Substances 0.000 description 11
- 229920001721 polyimide Polymers 0.000 description 11
- 239000012779 reinforcing material Substances 0.000 description 11
- 239000011135 tin Substances 0.000 description 11
- 239000009719 polyimide resin Substances 0.000 description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 8
- 239000000945 filler Substances 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 239000004745 nonwoven fabric Substances 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 229920000106 Liquid crystal polymer Polymers 0.000 description 5
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004744 fabric Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000002156 mixing Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000002759 woven fabric Substances 0.000 description 5
- 239000004760 aramid Substances 0.000 description 4
- 229920003235 aromatic polyamide Polymers 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- -1 and for example Substances 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229960003280 cupric chloride Drugs 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Description
本発明は、配線基板及び配線基板の製造方法に関するものである。
従来、半導体チップと半導体パッケージの基板（パッケージ基板）、又は半導体チップ同士は、インターポーザ等の配線基板を介して互いに電気的に接続される（例えば、特許文献１，２参照）。この配線基板には、例えば、一方の面に半導体チップと接続される接続端子が形成され、他方の面にパッケージ基板と接続される接続端子が形成される。配線基板では、両接続端子を互いに電気的に接続する配線層と層間絶縁層とが交互に積層される。
ところで、近年、半導体チップの高密度化が進み、配線基板の薄型化や、配線パターンの高密度化が要求されている。このような要求に応えるために、層間絶縁層をポリイミド樹脂等の感光性樹脂からなる薄膜で構成し、さらに、高い剛性を有し層間絶縁層よりも厚いコア基板（支持部材）を除去した薄型の配線基板が提案されている。
しかしながら、上述した薄型の配線基板では、感光性樹脂からなる薄膜の剛性が低く撓みやすいため、製造工程においてハンドリングし難いという問題がある。
本発明の一観点によれば、感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とが交互に積層された積層体と、前記複数の絶縁層よりも剛性が高く、前記積層体の側面全面及び下面を被覆する第１絶縁層と、を有し、前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面が前記第１絶縁層から露出されており、前記積層体の最下層の配線層は、前記積層体の最下層の絶縁層を貫通する第１ビア配線と、前記第１ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有し、前記第１絶縁層は、前記金属ポストの側面全面に接して被覆している。
本発明の一観点によれば、ハンドリング性を向上できるという効果を奏する。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
（第１実施形態）
以下、図１～図７に従って第１実施形態を説明する。
図１に示すように、配線基板１０は、複数の配線層と複数の絶縁層とが交互に積層された積層体２０と、積層体２０の側面２０Ｓ全面及び下面を被覆する絶縁層４０とを有している。
以下、図１～図７に従って第１実施形態を説明する。
図１に示すように、配線基板１０は、複数の配線層と複数の絶縁層とが交互に積層された積層体２０と、積層体２０の側面２０Ｓ全面及び下面を被覆する絶縁層４０とを有している。
積層体２０は、配線層２１と、絶縁層２２と、配線層２３と、絶縁層２４と、配線層２５と、絶縁層２６と、配線層２７と、絶縁層２８と、配線層２９とが順次積層された構造を有している。このように、本実施形態の積層体２０は、一般的なビルドアップ法を用いて作製される配線基板（支持基材としてのコア基板の両面又は片面に所要数のビルドアップ層を順次形成して積層したもの）とは異なり、支持基材を含まない「コアレス基板」の形態を有している。
配線層２１，２３，２５，２７，２９の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。絶縁層２２，２４，２６，２８の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を主成分とする絶縁性樹脂を用いることができる。これら絶縁層２２，２４，２６，２８は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。なお、絶縁層２２，２４，２６，２８の厚さは、例えば、３～１０μｍ程度とすることができる。
配線層２１は、積層体２０の最外層（ここでは、最上層）に形成されている。配線層２１は、例えば、配線層２１とは反対の最外層（ここでは、最下層）に形成された配線層２９よりも微細に形成された配線層である。すなわち、配線層２１の配線幅及び配線間隔は、配線層２９の配線幅及び配線間隔よりも小さい。配線層２１のラインアンドスペース（Ｌ／Ｓ）は、例えば、２μｍ／２μｍ～３μｍ／３μｍ程度とすることができる。ここで、ラインアンドスペース（Ｌ／Ｓ）は、配線の幅と、隣り合う配線同士の間隔とを示す。なお、配線層２１の厚さは、例えば、１～５μｍ程度とすることができる。
絶縁層２２は、配線層２１の下面及び側面を被覆し、配線層２１の上面２１Ａを露出するように形成されている。例えば、絶縁層２２の上面２２Ａは、配線層２１の上面２１Ａと面一になるように形成されている。換言すると、絶縁層２２の上面２２Ａには、所要の箇所に、当該絶縁層２２の下面２２Ｂ側に凹む凹部２２Ｘが形成されている。各凹部２２Ｘは、絶縁層２２の上面２２Ａから絶縁層２２の厚さ方向の中途位置まで形成されている。そして、凹部２２Ｘを充填するように配線層２１が形成されている。
絶縁層２２から露出された配線層２１の上面２１Ａは、半導体チップ６０（図２参照）等と電気的に接続される接続パッドＰ１として機能する。すなわち、本実施形態では、接続パッドＰ１が形成されている面がチップ搭載面となっている。
絶縁層２２には、下面２２Ｂの所要の箇所に開口し、当該絶縁層２２を厚さ方向に貫通して配線層２１の下面の一部を露出する貫通孔２２Ｙが形成されている。
配線層２３は、絶縁層２２の下面２２Ｂに積層されている。配線層２３は、配線層２１と電気的に接続されている。配線層２３は、例えば、貫通孔２２Ｙ内に充填されたビア配線と、絶縁層２２の下面２２Ｂに形成された配線パターンとが一体に形成された構造を有している。
配線層２３は、絶縁層２２の下面２２Ｂに積層されている。配線層２３は、配線層２１と電気的に接続されている。配線層２３は、例えば、貫通孔２２Ｙ内に充填されたビア配線と、絶縁層２２の下面２２Ｂに形成された配線パターンとが一体に形成された構造を有している。
絶縁層２４は、絶縁層２２の下面２２Ｂに、配線層２３を被覆するように形成されている。絶縁層２４の外側面は、絶縁層２２の外側面から積層体２０の内側に後退するように形成されている。換言すると、絶縁層２４の外形寸法（平面形状）は、絶縁層２２の外形寸法（平面形状）よりも一回り小さく形成されている。絶縁層２４は、絶縁層２２の下面２２Ｂの外周部を枠状（環状）に露出するように形成されている。また、絶縁層２４には、所要の箇所に、当該絶縁層２４を厚さ方向に貫通して配線層２３の下面の一部を露出する貫通孔２４Ｘが形成されている。
配線層２５は、絶縁層２４の下面２４Ｂに積層されている。配線層２５は、配線層２３と電気的に接続されている。配線層２５は、例えば、貫通孔２４Ｘ内に充填されたビア配線と、絶縁層２４の下面２４Ｂに形成された配線パターンとが一体に形成された構造を有している。
絶縁層２６は、絶縁層２４の下面２４Ｂに、配線層２５を被覆するように形成されている。絶縁層２６の外側面は、絶縁層２４の外側面から積層体２０の内側に後退するように形成されている。換言すると、絶縁層２６の外形寸法は、絶縁層２４の外形寸法よりも一回り小さく形成されている。絶縁層２６は、絶縁層２４の下面２４Ｂの外周部を枠状に露出するように形成されている。また、絶縁層２６には、所要の箇所に、当該絶縁層２６を厚さ方向に貫通して配線層２５の下面の一部を露出する貫通孔２６Ｘが形成されている。
配線層２７は、絶縁層２６の下面２６Ｂに積層されている。配線層２７は、配線層２５と電気的に接続されている。配線層２７は、例えば、貫通孔２６Ｘ内に充填されたビア配線と、絶縁層２６の下面２６Ｂに形成された配線パターンとが一体に形成された構造を有している。
配線層２３，２５，２７の配線幅及び配線間隔は、例えば、配線層２９の配線幅及び配線間隔よりも小さい。配線層２３，２５，２７のラインアンドスペース（Ｌ／Ｓ）は、例えば、２μｍ／２μｍ～３μｍ／３μｍ程度とすることができる。また、絶縁層２２，２４，２６の下面２２Ｂ，２４Ｂ，２６Ｂ上にそれぞれ形成された配線層２３，２５，２７の厚さは、例えば、１～５μｍ程度とすることができる。
絶縁層２８は、絶縁層２６の下面２６Ｂに、配線層２７を被覆するように形成されている。絶縁層２８の外側面は、絶縁層２６の外側面から積層体２０の内側に後退するように形成されている。換言すると、絶縁層２８の外形寸法は、絶縁層２６の外形寸法よりも一回り小さく形成されている。絶縁層２８は、絶縁層２６の下面２６Ｂの外周部を枠状に露出するように形成されている。絶縁層２８には、所要の箇所に、当該絶縁層２８を厚さ方向に貫通して配線層２７の下面の一部を露出する貫通孔２８Ｘが形成されている。
このように、積層体２０の側面２０Ｓには、階段状の段差部が形成されている。具体的には、積層体２０の側面２０Ｓは、絶縁層２２の側面及び下面２２Ｂと、絶縁層２４の側面及び下面２４Ｂと、絶縁層２６の側面及び下面２６Ｂと、絶縁層２８の側面及び下面２８Ｂとによって階段状に形成されている。この階段状の段差部は、積層体２０の側面２０Ｓの全周に亘って環状に形成されている。
ここで、本例の貫通孔２２Ｙ，２４Ｘ，２６Ｘ，２８Ｘは、図１において下側（配線層２９側）から上側（配線層２１側）に向かうに連れて径が小さくなるテーパ状に形成されている。例えば、貫通孔２２Ｙ，２４Ｘ，２６Ｘ，２８Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる略円錐台形状に形成されている。貫通孔２２Ｙ，２４Ｘ，２６Ｘ，２８Ｘの上側の開口端の開口径は、例えば、５～１０μｍ程度とすることができる。
配線層２９は、絶縁層２８の下面２８Ｂに形成されている。配線層２９は、配線層２７と電気的に接続されている。配線層２９は、貫通孔２８Ｘ内に充填されたビア配線２９Ｖと、絶縁層２８の下面２８Ｂから下方に突出する接続端子２９Ｐとを有している。例えば、ビア配線２９Ｖと接続端子２９Ｐとは一体に形成されている。接続端子２９Ｐは、例えば、絶縁層２８の下面２８Ｂから下方に延びるように形成された柱状の接続端子（金属ポスト）である。接続端子２９Ｐは、積層体２０内の他の配線層２１，２３，２５，２７よりも厚く形成されている。接続端子２９Ｐの厚さは、例えば、５～３０μｍ程度とすることができる。接続端子２９Ｐの平面形状は、任意の形状及び任意の大きさとすることができる。接続端子２９Ｐの平面形状は、例えば、ビア配線２９Ｖの下面の平面形状よりも大きく形成されている。例えば、接続端子２９Ｐの平面形状は、直径が１０～４０μｍ程度の円形状とすることができる。接続端子２９Ｐのピッチは、例えば、３０～５０μｍ程度とすることができる。
接続端子２９Ｐの下面２９Ｂは、絶縁層４０から露出されている。この絶縁層４０から露出された接続端子２９Ｐの下面２９Ｂは、パッケージ基板等の別の配線基板５０（図２参照）と電気的に接続するための基板接続用の接続パッドＰ２として機能する。
なお、必要に応じて、接続端子２９Ｐの表面（下面２９Ｂ）に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、接続端子２９Ｐの表面（下面２９Ｂ）に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
絶縁層４０は、積層体２０の側面２０Ｓ全面及び下面を被覆し、積層体２０の上面を露出するように形成されている。絶縁層４０は、階段状の段差部を有する積層体２０の側面２０Ｓ全面を被覆するように形成されている。絶縁層４０は、階段状の段差部を構成する絶縁層２２，２４，２６，２８の表面全面を被覆するように形成されている。具体的には、絶縁層４０は、積層体２０の側面２０Ｓにおいて、絶縁層２２の側面及び下面２２Ｂと、絶縁層２４の側面及び下面２４Ｂと、絶縁層２６の側面及び下面２６Ｂと、絶縁層２８の側面及び下面２８Ｂとを被覆するように形成されている。
絶縁層４０は、積層体２０の下面の一部を被覆するように形成されている。具体的には、絶縁層４０は、積層体２０の最下層の絶縁層２８の下面２８Ｂ全面を被覆し、接続端子２９Ｐの下面２９Ｂを露出するように形成されている。絶縁層４０の下面４０Ｂは、例えば、配線層２９の下面２９Ｂと面一になるように形成されている。絶縁層４０は、例えば、接続端子２９Ｐの側面全面に接してその側面全面を被覆するように形成されている。すなわち、絶縁層４０は、接続端子２９Ｐを取り囲むように形成されている。換言すると、接続端子２９Ｐは、絶縁層２８の下面２８Ｂを被覆する部分の絶縁層４０を厚さ方向に貫通するように形成されている。
絶縁層４０は、積層体２０の上面全面を露出するように形成されている。具体的には、絶縁層４０は、配線層２１の上面２１Ａ全面及び絶縁層２２の上面２２Ａ全面を露出するように形成されている。例えば、絶縁層４０の上面４０Ａは、配線層２１の上面２１Ａ及び絶縁層２２の上面２２Ａと面一になるように形成されている。また、絶縁層４０の外側面が配線基板１０の外側面となる。
絶縁層４０は、積層体２０の有する絶縁層２２，２４，２６，２８よりも機械的強度（剛性や硬度等）が高い絶縁層である。絶縁層４０の材料としては、絶縁層２２，２４，２６，２８を構成する感光性樹脂よりも機械的強度（剛性や硬度等）の高い絶縁性樹脂を用いることができる。絶縁層４０の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層４０の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層４０としては、例えば、モールド樹脂を用いることもできる。また、絶縁層４０の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。例えば、絶縁層４０の材料としては、補強材であるガラスクロス（ガラス織布）にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ（Liquid Crystal Polymer：ＬＣＰ）織布やＬＣＰ不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。
次に、図２に従って、半導体装置１１の構造について説明する。
半導体装置１１は、配線基板５０と、中間基板（インターポーザ）として機能する配線基板１０と、半導体チップ６０とを有している。
半導体装置１１は、配線基板５０と、中間基板（インターポーザ）として機能する配線基板１０と、半導体チップ６０とを有している。
配線基板５０は、基板本体５１と、接続パッド５２と、外部接続端子５３とを有している。基板本体５１としては、接続パッド５２と外部接続端子５３とが基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体５１の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。なお、基板本体５１の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各配線層と各層間絶縁層に形成されたビアとによって接続パッド５２と外部接続端子５３とが電気的に接続されている。このような基板本体５１としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板等を用いることができる。また、基板本体５１の内部に配線層が形成されない場合には、例えば、基板本体５１を厚さ方向に貫通する貫通電極によって接続パッド５２と外部接続端子５３とが電気的に接続されている。
接続パッド５２は、基板本体５１の上面に形成されている。接続パッド５２は、配線基板１０に形成された接続パッドＰ２に応じて配列されている。接続パッド５２は、例えば、接続パッドＰ２の各々に対向するように設けられている。接続パッド５２の材料としては、例えば、銅や銅合金を用いることができる。
外部接続端子５３は、基板本体５１の下面に形成されている。外部接続端子５３は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子５３としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子５３として、はんだバンプを用いている。外部接続端子５３の材料としては、例えば、鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＣｕの合金、Ｓｎと銀（Ａｇ）の合金、ＳｎとＡｇとＣｕの合金などを用いることができる。
以上説明した配線基板５０の上面に配線基板１０が実装されている。配線基板１０の接続パッドＰ２上には、配線基板１０と配線基板５０とを互いに電気的に接続するためのバンプ５４が形成されている。バンプ５４は、配線基板１０の接続パッドＰ２に接合されるとともに、配線基板５０の接続パッド５２に接合されている。バンプ５４としては、例えば、金バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、Ｐｂを含む合金、ＳｎとＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
配線基板５０と配線基板１０との間には、それら配線基板５０と配線基板１０との隙間を充填するようにアンダーフィル樹脂５５が設けられている。アンダーフィル樹脂５５の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
半導体チップ６０は、配線基板１０の上面に実装されている。半導体チップ６０は、例えば、配線基板１０にフリップチップ実装されている。すなわち、半導体チップ６０の回路形成面（ここでは、下面）に配設されたバンプ６１を、配線基板１０の接続パッドＰ１に接合することにより、半導体チップ６０は、バンプ６１を介して配線層２１と電気的に接続されている。
半導体チップ６０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ６０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。バンプ６１としては、バンプ５４と同様に、金バンプやはんだバンプを用いることができる。
次に、図３～図７に従って、配線基板１０の製造方法について説明する。以下の説明では、配線基板１０となる複数の部分を一括して製作した後に、個片化して多数の配線基板１０を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図３（ａ）に示すように、支持基板２００を準備する。支持基板２００としては、配線基板１０が形成される個別領域Ａ１を複数有する大判の基板が使用される。ここで、個別領域Ａ１は、最終的に切断線Ａ２に沿って切断されて個片化され、各々個別の配線基板１０となる領域である。支持基板２００の材料としては、例えば、シリコン、ガラス、金属（例えば、銅）などの剛性の高い板状材料を用いることができる。支持基板２００としては、例えば、金属板や金属箔を用いることができる。本例の支持基板２００としては、３５～７０μｍ程度の支持体銅箔に剥離層を介して２～５μｍ程度の極薄銅箔が貼り合わされた銅箔を用いる。この支持基板２００の厚さは、例えば、３～１００μｍ程度とすることができる。
次に、支持基板２００の下面に、その支持基板２００の下面全面を被覆する金属膜２０１を形成する。例えば、支持基板２００の極薄銅箔の下面に金属膜２０１を形成する。金属膜２０１は、例えば、スパッタ法、蒸着法や電解めっき法を用いて形成することができる。金属膜２０１の材料としては、例えば、支持基板２００をエッチング除去する際にストッパ層となる導電材料を用いることができる。また、金属膜２０１の材料としては、例えば、後工程で形成される配線層２１（例えば、Ｃｕ層）に対して選択的にエッチング除去することのできる導電材料を用いることができる。このような金属膜２０１の材料としては、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、錫（Ｓｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）などの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。本例の金属膜２０１の材料としてはＮｉを用いる。金属膜２０１の厚さは、例えば、０．１～１．０μｍ程度とすることができる。なお、本例では、支持基板２００及びその支持基板２００上に形成された金属膜２０１が第１支持基板として機能する。
続いて、金属膜２０１の下面２０１Ｂに、配線層２１を形成する。配線層２１は、例えば、セミアディティブ法によって形成することができる。具体的には、まず、金属膜２０１の下面２０１Ｂに、配線層２１の形状に対応した開口部を有するレジストパターン（図示略）を形成する。続いて、レジストパターンの開口部から露出する金属膜２０１の下面２０１Ｂに、支持基板２００及び金属膜２０１を給電層とする電解銅めっきにより銅めっき皮膜を析出させる。その後、レジストパターンを除去することにより、金属膜２０１上に配線層２１を形成することができる。なお、配線層２１の形成方法としては、セミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用することもできる。
次いで、図３（ｂ）に示す工程では、金属膜２０１の下面２０１Ｂに、配線層２１の下面の一部を露出する貫通孔２２Ｙを有する絶縁層２２を形成する。例えば、絶縁層２２として樹脂フィルムを用いる場合には、金属膜２０１の下面２０１Ｂに樹脂フィルムを熱圧着によりラミネートし、その樹脂フィルムをフォトリソグラフィ法によりパターニングして絶縁層２２を形成する。また、金属膜２０１の下面２０１Ｂに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布し、その絶縁性樹脂をフォトリソグラフィ法によりパターニングして絶縁層２２を形成する。
次に、図３（ｃ）に示す工程では、例えばセミアディティブ法により、貫通孔２２Ｙに充填されたビア配線と、そのビア配線を介して配線層２１と電気的に接続され、絶縁層２２の下面２２Ｂに積層された配線パターンとを有する配線層２３を形成する。
続いて、図４（ａ）に示す工程では、図３（ｂ）に示した工程と同様に、絶縁層２２の下面２２Ｂに、配線層２３の下面の一部を露出する貫通孔２４Ｘを有する絶縁層２４を形成する。このとき、絶縁層２４は、絶縁層２２の下面２２Ｂの外周部を露出するように、絶縁層２２よりも一回り小さくなるように形成される。
次いで、図４（ｂ）に示す工程では、例えばセミアディティブ法により、貫通孔２４Ｘに充填されたビア配線と、そのビア配線を介して配線層２３と電気的に接続され、絶縁層２４の下面２４Ｂに積層された配線パターンとを有する配線層２５を形成する。
次に、図５（ａ）に示す工程では、図３（ｂ）に示した工程と同様に、絶縁層２４の下面２４Ｂに、配線層２５の下面の一部を露出する貫通孔２６Ｘを有する絶縁層２６を形成する。このとき、絶縁層２６は、絶縁層２４の下面２４Ｂの外周部を露出するように、絶縁層２４よりも一回り小さくなるように形成される。続いて、例えばセミアディティブ法により、貫通孔２６Ｘに充填されたビア配線と、そのビア配線を介して配線層２５と電気的に接続され、絶縁層２６の下面２６Ｂに積層された配線パターンとを有する配線層２７を形成する。次いで、図３（ｂ）に示した工程と同様に、絶縁層２６の下面２６Ｂに、配線層２７の下面の一部を露出する貫通孔２８Ｘを有する絶縁層２８を形成する。このとき、絶縁層２８は、絶縁層２６の下面２６Ｂの外周部を露出するように、絶縁層２６よりも一回り小さくなるように形成される。続いて、例えばセミアディティブ法により、貫通孔２８Ｘに充填されたビア配線２９Ｖと、そのビア配線２９Ｖを介して配線層２７と電気的に接続され、絶縁層２８の下面２８Ｂに積層された接続端子２９Ｐとを有する配線層２９を形成する。
以上の製造工程により、各個別領域Ａ１における金属膜２０１の下面２０１Ｂ上に、積層体２０を製造することができる。このとき、積層体２０の側面２０Ｓには階段状の段差部が形成されている。
次に、図５（ｂ）に示す工程では、金属膜２０１の下面２０１Ｂに、積層体２０を封止する絶縁層４０を形成する。絶縁層４０は、積層体２０の側面２０Ｓ全面を被覆し、積層体２０の下面全面、具体的には絶縁層２８の下面２８Ｂ全面と接続端子２９Ｐの側面全面及び下面２９Ｂ全面とを被覆するように形成される。絶縁層４０は、金属膜２０１の下面２０１Ｂ全面を被覆するように形成される。この絶縁層４０は、隣り合う積層体２０の間の空間を充填するように形成される。すなわち、絶縁層４０は、最終的に切断される切断線Ａ２上における金属膜２０１の下面２０１Ｂ上に形成されている。なお、切断線Ａ２上における金属膜２０１の下面２０１Ｂ上には、絶縁層４０のみが形成されている。
例えば、絶縁層４０の材料として熱硬化性を有したモールド樹脂を用いる場合には、図５（ａ）に示した構造体を金型内に収容し、その金型内に圧力（例えば、５～１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を１８０℃程度の温度で加熱して硬化させることで、絶縁層４０を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
また、例えば、絶縁層４０として、熱硬化性の樹脂フィルムを用いる場合には、積層体２０及び金属膜２０１の下面２０１Ｂ全面を被覆するように樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度（例えば、１３０～２００℃程度）で熱処理して硬化させることにより、絶縁層４０を形成することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層４０として液状又はペースト状の絶縁性樹脂を用いる場合には、積層体２０及び金属膜２０１の下面２０１Ｂ全面に液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層４０を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
続いて、図６（ａ）に示す工程では、絶縁層４０を下面４０Ｂ側から薄化し、絶縁層４０から接続端子２９Ｐの下面２９Ｂを露出させる。例えば、バックグラインド等によって、絶縁層４０の下面４０Ｂを研削することにより、絶縁層４０を薄化する。例えば、本工程では、絶縁層４０の下面４０Ｂと接続端子２９Ｐの下面２９Ｂとが面一になるように絶縁層４０が薄化される。なお、本工程では、絶縁層４０と合わせて接続端子２９Ｐの下面２９Ｂを薄化するようにしてもよい。また、必要に応じて、絶縁層４０から露出された接続端子２９Ｐの表面（下面２９Ｂ）に表面処理層を形成するようにしてもよい。
以上の製造工程により、各個別領域Ａ１における金属膜２０１の下面２０１Ｂ上に、配線基板１０を製造することができる。
次いで、支持基板２００を除去する。例えば、支持基板２００の支持体銅箔を極薄銅箔から機械的に剥離する。このとき、支持体銅箔と極薄銅箔との間には剥離層が介在されており、支持体銅箔と極薄銅箔との間の接着力は弱いため、支持体銅箔を極薄銅箔から容易に剥離することができる。その後、金属膜２０１上に残った極薄銅箔を、例えば、塩化第二鉄水溶液、塩化第二銅水溶液や過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去する。このとき、金属膜２０１は、支持基板２００の極薄銅箔をエッチングする際のストッパ層として機能する。
次いで、支持基板２００を除去する。例えば、支持基板２００の支持体銅箔を極薄銅箔から機械的に剥離する。このとき、支持体銅箔と極薄銅箔との間には剥離層が介在されており、支持体銅箔と極薄銅箔との間の接着力は弱いため、支持体銅箔を極薄銅箔から容易に剥離することができる。その後、金属膜２０１上に残った極薄銅箔を、例えば、塩化第二鉄水溶液、塩化第二銅水溶液や過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去する。このとき、金属膜２０１は、支持基板２００の極薄銅箔をエッチングする際のストッパ層として機能する。
続いて、金属膜２０１をエッチングにより除去する。例えば、金属膜２０１の材料としてＮｉを用いる場合には、過酸化水素・硝酸系の溶液を用いたウェットエッチングにより、配線層２１（Ｃｕ層）に対して選択的にエッチングして金属膜２０１を除去する。このとき、配線層２１及び絶縁層２２，４０が、金属膜２０１をエッチングする際のストッパ層として機能する。本工程により、図６（ｂ）に示すように、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとが外部に露出される。このとき、金属膜２０１の下面２０１Ｂ（図６（ａ）参照）と接していた、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとは、金属膜２０１の下面２０１Ｂ（平坦面）に沿った形状に形成される。このため、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとは略面一に形成される。
ここで、積層体２０の側面２０Ｓ及び下面が、積層体２０内の絶縁層２２，２４，２６，２８よりも機械的強度の高い絶縁層４０によって被覆されている。この絶縁層４０によって、積層体２０のみの構造に比べて、図６（ｂ）に示す構造体の剛性が高められている。このため、支持基板２００を除去した後であっても、図６（ｂ）に示す構造体に反りが発生することを好適に抑制できる。
次に、図６（ｂ）に示す構造体を切断線Ａ２に沿ってダイシングブレード等によって切断する。具体的には、切断線Ａ２上の絶縁層４０を切断する。これにより、図７（ａ）に示すように、本実施形態の配線基板１０が個片化され、複数の配線基板１０が製造される。このとき、図６（ｂ）に示した構造体では、積層体２０の側面２０Ｓ全面を絶縁層４０によって被覆するようにしたため、絶縁層４０のみがダイシングブレード等によって切断される。このため、個片化後の配線基板１０の切断面には、絶縁層４０の外側面のみが露出される。換言すると、本工程（ダイシング工程）では、積層体２０内の絶縁層２２，２４，２６，２８が切断されない。このため、感光性樹脂からなる絶縁層２２，２４，２６，２８間で剥離が生じることを未然に防止できる。
なお、個片化後の配線基板１０は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
次に、半導体装置１１の製造方法について説明する。
次に、半導体装置１１の製造方法について説明する。
図７（ｂ）に示す工程では、まず、配線基板１０の接続パッドＰ２上にバンプ５４（ここでは、はんだバンプ）を形成する。例えば、接続パッドＰ２上に、適宜フラックスを塗布した後、はんだボールを搭載し、２４０～２６０℃程度の温度でリフロー処理を行って固定する。その後、表面を洗浄してフラックスを除去する。
また、基板本体５１と、基板本体５１の上面５１Ａに形成された接続パッド５２とを有する配線基板５０を準備する。この配線基板５０は、公知の製造方法により製造することが可能であるため、ここでは説明を省略する。
次に、配線基板５０上に配線基板１０を搭載する。具体的には、接続パッドＰ２上に形成されたバンプ５４を配線基板５０の接続パッド５２に接合する。例えば、バンプ５４がはんだバンプである場合には、接続パッドＰ２と接続パッド５２とを位置合せした後に、リフロー処理を行って、バンプ５４（はんだバンプ）を溶融させ、接続パッドＰ２を接続パッド５２に電気的に接続する。
続いて、配線基板５０の上面５１Ａと配線基板１０の下面との間にアンダーフィル樹脂５５を形成する。その後、図２に示した半導体チップ６０を配線基板１０にフリップチップ実装するとともに、配線基板５０の基板本体５１の下面に外部接続端子５３を形成する。
以上の製造工程により、本実施形態の半導体装置１１を製造することができる。なお、配線基板１０に半導体チップ６０をフリップチップ実装した後に、その配線基板１０を配線基板５０に搭載するようにしてもよい。また、配線基板１０を配線基板５０に搭載する前に、外部接続端子５３を形成するようにしてもよい。
次に、本実施形態の作用及び効果について説明する。
（１）積層体２０内の絶縁層２２，２４，２６，２８よりも剛性の高い絶縁層４０によって、積層体２０の側面２０Ｓ全面及び下面を被覆するようにした。これにより、積層体２０のみの構造に比べて、配線基板１０における剛性を向上させることができる。このため、製造過程において支持基板２００を除去した後であっても、配線基板１０に反りや撓みが発生することを抑制できる。この結果、製造工程における配線基板１０のハンドリング性を向上させることができる。
（１）積層体２０内の絶縁層２２，２４，２６，２８よりも剛性の高い絶縁層４０によって、積層体２０の側面２０Ｓ全面及び下面を被覆するようにした。これにより、積層体２０のみの構造に比べて、配線基板１０における剛性を向上させることができる。このため、製造過程において支持基板２００を除去した後であっても、配線基板１０に反りや撓みが発生することを抑制できる。この結果、製造工程における配線基板１０のハンドリング性を向上させることができる。
（２）ところで、感光性樹脂からなる薄膜は脆いため、ダイシング工程時に切断線上に薄膜が形成されていると、ダイシング工程中にかかるストレスに起因して、薄膜間で剥離が生じるという問題がある。
これに対し、本実施形態では、積層体２０の側面２０Ｓ全面を被覆するように絶縁層４０を形成した。このため、配線基板１０の外側面が積層体２０の側面２０Ｓによって構成されることはなく、切断線Ａ２上に積層体２０内の絶縁層２２，２４，２６，２８が配置されない構造となる。これにより、ダイシング工程時に、積層体２０内の絶縁層２２，２４，２６，２８が切断されないため、ダイシング工程中に絶縁層２２，２４，２６，２８間で剥離が生じることを未然に防止できる。
（３）積層体２０の側面２０Ｓ全面及び下面を被覆するように絶縁層４０を形成した。これにより、例えば、積層体２０の下面のみを被覆するように絶縁層４０を形成した場合に比べて、積層体２０と絶縁層４０との接触面積を増大させることができる。このため、積層体２０と絶縁層４０との密着性を向上させることができる。
（４）積層体２０の側面２０Ｓに階段状の段差部を形成し、その階段状の段差部を構成する絶縁層２２，２４，２６，２８の表面全面を被覆するように絶縁層４０を形成した。これにより、絶縁層４０と積層体２０（特に、絶縁層２２，２４，２６，２８）との接触面積を増大させることができる。このため、積層体２０と絶縁層４０との密着性を向上させることができる。
（５）最下層の配線層２９（接続端子２９Ｐ）の厚さを、他の配線層２１，２３，２５，２７よりも厚く形成した。これにより、例えば配線層２９の下面２９Ｂにバンプ５４（はんだバンプ）を形成する場合に、そのバンプ５４との接続信頼性を向上させることができる。
（６）柱状の接続端子２９Ｐの側面に接してその接続端子２９Ｐを取り囲むように絶縁層４０を形成した。これにより、接続端子２９Ｐと絶縁層２８，４０との界面を増加させることができるため、接続端子２９Ｐと絶縁層２８，４０との界面に生じる応力を分散させることができる。このため、接続端子２９Ｐと絶縁層２８，４０との界面にクラックが発生することを好適に抑制できる。
（第２実施形態）
以下、図８～図１８に従って第２実施形態を説明する。先の図１～図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
以下、図８～図１８に従って第２実施形態を説明する。先の図１～図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
まず、図８に従って、配線基板１２の構造について説明する。
配線基板１２は、配線基板１０と、その配線基板１０が埋め込まれた（内蔵された）配線基板７０とを有している。配線基板７０は、例えば、配線基板１０（積層体２０）よりも配線密度の低い配線層が形成された低密度配線層である。
配線基板１２は、配線基板１０と、その配線基板１０が埋め込まれた（内蔵された）配線基板７０とを有している。配線基板７０は、例えば、配線基板１０（積層体２０）よりも配線密度の低い配線層が形成された低密度配線層である。
配線基板１０は、配線層２１と、絶縁層２２と、配線層２３と、絶縁層２４と、配線層２５と、絶縁層２６と、配線層２７と、絶縁層２８と、配線層２９とが順次積層された積層体２０と、積層体２０の側面２０Ｓ全面及び下面を被覆する絶縁層４０とを有している。
配線基板１０では、最上層の配線層２１の上面２１Ａが接続パッドＰ１として絶縁層２２，４０から露出されている。配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとは略面一に形成されている。最下層の配線層２９の下面２９Ｂと絶縁層４０の下面４０Ｂとは略面一に形成されている。また、配線基板１０では、積層体２０の側面２０Ｓに階段状の段差部が形成されており、その階段状の段差部を含む積層体２０の側面２０Ｓ全面を被覆するように絶縁層４０が形成されている。
配線基板７０は、絶縁層７１と、配線層７２と、絶縁層７１の下面７１Ｂに積層された配線構造８０と、配線構造８０の下面に積層されたソルダーレジスト層８５とを有している。配線構造８０は、絶縁層７１の下面７１Ｂに積層された絶縁層８１と、配線層８２と、絶縁層８３と、配線層８４とが順に積層された構造を有している。
ここで、絶縁層７１，８１，８３の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層７１，８１，８３の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層７１，８１，８３の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。絶縁層７１の材料としては、例えば、絶縁層４０を構成する樹脂材料と同種の樹脂材料を用いてもよいし、絶縁層４０を構成する樹脂材料と異種の樹脂材料を用いてもよい。絶縁層７１の材料としては、例えば、絶縁層４０を構成する樹脂材料と同種の樹脂材料を用いることが好ましい。また、配線層７２，８２，８４の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層７１，８１，８３は、積層体２０内の絶縁層２２，２４，２６，２８よりも厚い絶縁層である。絶縁層７１，８１，８３は、例えば、３０～７０μｍ程度とすることができる。配線層７２，８２，８４は、積層体２０内の配線層２１，２３，２５，２７，２９よりも厚い配線層である。絶縁層７１，８１，８３の下面にそれぞれ形成された配線層７２，８２，８４の厚さは、例えば、１５～３５μｍ程度とすることができる。配線層７２，８２，８４の配線幅及び配線間隔は、積層体２０内の配線層２１，２３，２５，２７，２９の配線幅及び配線間隔よりも大きい。配線層７２，８２，８４のラインアンドスペース（Ｌ／Ｓ）は、例えば、２０μｍ／２０μｍ程度とすることができる。
絶縁層７１は、配線基板１０の側面全面及び下面を被覆し、配線基板１０の上面を露出するように形成されている。絶縁層７１は、配線基板１０の側面を構成する絶縁層４０の外側面全面を被覆するように形成されている。絶縁層７１は、配線基板１０の下面を構成する絶縁層４０の下面４０Ｂ及び配線層２９の下面２９Ｂを被覆するように形成されている。絶縁層７１は、配線基板１０の上面全面を露出するように形成されている。換言すると、絶縁層７１の上面７１Ａには、所要の箇所に、当該絶縁層７１の下面７１Ｂ側に凹む凹部７１Ｘが形成されている。凹部７１Ｘは、絶縁層７１の上面７１Ａから絶縁層７１の厚さ方向の中途位置まで形成されている。そして、凹部７１Ｘ内に配線基板１０が埋め込まれている。
例えば、凹部７１Ｘの内側面は、絶縁層４０の外側面全面に接し、絶縁層４０の外側面全面に隙間無く密着している。すなわち、凹部７１Ｘの内側面と絶縁層４０の側面との間には隙間がない。凹部７１Ｘの底面は、絶縁層４０の下面４０Ｂ及び配線層２９の下面２９Ｂに接し、下面４０Ｂ，２９Ｂに隙間無く密着している。すなわち、凹部７１Ｘの底面と絶縁層４０の下面４０Ｂ及び配線層２９の下面２９Ｂとの間には隙間がない。
絶縁層７１の上面７１Ａは、配線基板１０の上面と面一になるように形成されている。具体的には、絶縁層７１の上面７１Ａは、配線層２１の上面２１Ａ、絶縁層２２の上面２２Ａ及び絶縁層４０の上面４０Ａと面一になるように形成されている。
絶縁層７１には、下面７１Ｂの所要の箇所に開口し、当該絶縁層７１を厚さ方向に貫通して配線基板１０の配線層２９の下面２９Ｂの一部を露出する貫通孔７１Ｙが形成されている。貫通孔７１Ｙは、絶縁層７１の下面７１Ｂ側（図８の下側）から絶縁層７１の上面７１Ａ側（図８の上側）に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔７１Ｙは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層７２は、絶縁層７１の下面７１Ｂに積層されている。配線層７２は、配線基板１０の配線層２９と電気的に接続されている。配線層７２は、例えば、貫通孔７１Ｙ内に充填されたビア配線７２Ｖと、絶縁層７１の下面７１Ｂに形成された配線パターン７２Ｐとを有している。例えば、ビア配線７２Ｖと配線パターン７２Ｐとは一体に形成されている。
次に、配線構造８０の構造について説明する。
絶縁層８１は、絶縁層７１の下面７１Ｂに、配線層７２を被覆するように形成されている。絶縁層８１には、所要の箇所に、当該絶縁層８１を厚さ方向に貫通して配線層７２の下面の一部を露出する貫通孔８１Ｘが形成されている。
絶縁層８１は、絶縁層７１の下面７１Ｂに、配線層７２を被覆するように形成されている。絶縁層８１には、所要の箇所に、当該絶縁層８１を厚さ方向に貫通して配線層７２の下面の一部を露出する貫通孔８１Ｘが形成されている。
配線層８２は、配線層７２と電気的に接続されている。配線層８２は、貫通孔８１Ｘ内に充填されたビア配線と、絶縁層８１の下面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層８３は、絶縁層８１の下面に、配線層８２を被覆するように形成されている。絶縁層８３には、所要の箇所に、当該絶縁層８３を厚さ方向に貫通して配線層８２の下面の一部を露出する貫通孔８３Ｘが形成されている。
ここで、貫通孔８１Ｘ，８３Ｘは、例えば、図８において下側（配線層８４側）から上側（配線層７２側）に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔８１Ｘ，８３Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層８４は、配線層８２と電気的に接続されている。配線層８４は、貫通孔８３Ｘ内に充填されたビア配線と、絶縁層８３の下面に形成された配線パターンとが一体に形成された構造を有している。
ソルダーレジスト層８５は、配線構造８０の下面に形成された最外層（ここでは、最下層）の保護絶縁層である。ソルダーレジスト層８５は、絶縁層８３の下面に、配線層８４を被覆するように形成されている。ソルダーレジスト層８５には、所要の箇所に、当該ソルダーレジスト層８５を厚さ方向に貫通して、配線層８４の下面の一部を外部接続用パッドＰ３として露出させるための開口部８５Ｘが形成されている。外部接続用パッドＰ３には、配線基板１２をマザーボード等の実装基板に実装する際に使用されるはんだバンプやリードピン等の外部接続端子８６（図９参照）が接続されるようになっている。なお、必要に応じて、開口部８５Ｘから露出する配線層８４上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ／Ａｕ層、Ｎｉ／Ｐｄ／Ａｕ層やＯＳＰ膜などを挙げることができる。また、開口部８５Ｘから露出する配線層８４（あるいは、配線層８４上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
開口部８５Ｘ及び外部接続用パッドＰ３の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部８５Ｘ及び外部接続用パッドＰ３の平面形状は、直径が２００～１０００μｍ程度の円形状とすることができる。なお、ソルダーレジスト層８５の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層８５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
次に、図９に従って、半導体装置１３の構造について説明する。
半導体装置１３は、配線基板１２と、半導体チップ６０と、外部接続端子８６とを有している。
半導体装置１３は、配線基板１２と、半導体チップ６０と、外部接続端子８６とを有している。
半導体チップ６０は、配線基板１２の上面に実装されている。例えば、半導体チップ６０は、配線基板７０に内蔵された配線基板１０にフリップチップ実装されている。すなわち、半導体チップ６０の回路形成面（ここでは、下面）に配設されたバンプ６１を、配線基板１０の接続パッドＰ１に接合することにより、半導体チップ６０は、バンプ６１を介して配線層２１と電気的に接続されている。
ここで、配線基板７０に内蔵された配線基板１０は、半導体チップ６０と配線基板７０とを接続する中間基板（インターポーザ）として機能する。すなわち、配線基板１０にフリップチップ実装された半導体チップ６０は、配線基板１０を介して配線基板７０の配線層７２，８２，８４等と電気的に接続されている。
外部接続端子８６は、配線基板１２（配線基板７０）の外部接続用パッドＰ３上に形成されている。この外部接続端子８６は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子８６としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子８６として、はんだバンプを用いている。
次に、図１０～図１８に従って、配線基板１２の製造方法について説明する。以下の説明では、配線基板１２となる複数の部分を一括して作製した後に、個片化して多数の配線基板１２を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板１２の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図１０（ａ）に示す工程では、配線基板１０が形成される個別領域Ａ１を複数有する大判の支持基板２００を準備する。支持基板２００としては、例えば、金属板や金属箔を用いることができる。次に、支持基板２００の下面に、その支持基板２００の下面全面を被覆する金属膜２０１を形成する。金属膜２０１の材料としては、例えば、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ｃｏ、Ｆｅ、Ｐｄなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。続いて、各個別領域Ａ１における金属膜２０１の下面２０１Ｂ上に、配線層２１と絶縁層２２と配線層２３と絶縁層２４と配線層２５と絶縁層２６と配線層２７と絶縁層２８と配線層２９とが順次積層された積層体２０を形成する。
次に、図１０（ｂ）に示す工程では、金属膜２０１の下面２０１Ｂに、積層体２０を封止する絶縁層４０を形成する。絶縁層４０は、積層体２０の側面２０Ｓ全面を被覆し、積層体２０の下面全面、具体的には絶縁層２８の下面２８Ｂ全面と接続端子２９Ｐの側面全面及び下面２９Ｂ全面とを被覆するように形成される。また、絶縁層４０は、隣り合う積層体２０の間の空間を充填するように形成される。
続いて、図１１（ａ）に示す工程では、絶縁層４０を下面４０Ｂ側から薄化し、絶縁層４０から接続端子２９Ｐの下面２９Ｂを露出させる。
次いで、支持基板２００を除去し、金属膜２０１をエッチングにより除去する。本工程により、図１１（ｂ）に示すように、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとが外部に露出される。
次いで、支持基板２００を除去し、金属膜２０１をエッチングにより除去する。本工程により、図１１（ｂ）に示すように、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４０の上面４０Ａとが外部に露出される。
次に、図１１（ｂ）に示す構造体を切断線Ａ２に沿ってダイシングブレード等によって切断する。具体的には、切断線Ａ２上の絶縁層４０を切断する。これにより、図１２（ａ）に示すように、本実施形態の配線基板１０（構造体）が個片化され、複数の配線基板１０が製造される。
続いて、図１２（ｂ）に示す工程では、支持基板２００（図１０（ａ）参照）とは別の支持基板２１０を準備する。支持基板２１０としては、配線基板１２が形成される個別領域Ａ３を複数有する大判の基板が使用される。ここで、個別領域Ａ３は、最終的に切断線Ａ４に沿って切断されて個片化され、各々個別の配線基板１２となる領域である。個別領域Ａ３の平面形状は、支持基板２００の個別領域Ａ１（図１０（ａ）参照）の平面形状よりも大きく形成されている。
支持基板２１０は、例えば、支持体２１１と、その支持体２１１の下面に形成された剥離層２１２とを有している。支持体２１１の材料としては、例えば、シリコン、ガラス、金属（例えば、銅）などの剛性の高い板状材料を用いることができる。剥離層２１２としては、例えば、紫外線による光エネルギーを加えることによって粘着力が低下する紫外線剥離型接着剤や、熱エネルギーを加えることによって粘着力が低下する熱剥離型接着剤を用いることができる。また、剥離層２１２としては、例えば、レーザ光のエネルギーを加えることによって粘着力が低下するレーザ剥離型接着剤を用いることもできる。剥離層２１２は、例えば、シート状の接着剤を支持体２１１の下面に貼着する方法や、ワニス上の接着剤を支持体２１１の下面に塗布する方法などにより形成することができる。
次いで、各個別領域Ａ３における支持基板２００上（具体的には、剥離層２１２の下面２１２Ｂ上）に、図１０（ａ）～図１２（ａ）に示した工程で製造された配線基板１０をそれぞれ搭載する。このとき、隣り合う個別領域Ａ３に搭載された隣り合う２つの配線基板１０は互いに離間するように設けられる。
次に、図１３に示す工程では、支持基板２００上（具体的には、剥離層２１２の下面２１２Ｂ上）に、配線基板１０の側面全面及び下面全面を被覆する絶縁層７１を形成する。絶縁層７１は、剥離層２１２の下面２１２Ｂ全面を被覆するように形成される。また、絶縁層７１は、隣り合う配線基板１０の間の空間を充填するように形成される。すなわち、絶縁層７１は、最終的に切断される切断線Ａ４上における剥離層２１２の下面２１２Ｂ上にも形成されている。
絶縁層７１として樹脂フィルムを用いる場合には、例えば、剥離層２１２の下面２１２Ｂに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度（例えば、１３０～２００℃程度）で熱処理して硬化させることにより、絶縁層７１を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層７１として液状又はペースト状の絶縁性樹脂を用いる場合には、剥離層２１２の下面２１２Ｂに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層７１を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
なお、本工程により、絶縁層７１の上面７１Ａに、配線基板１０を収容する凹部７１Ｘが形成され、その凹部７１Ｘの底面に配線基板１０が形成される。また、凹部７１Ｘの内側面は配線基板１０の側面と隙間無く密着するように形成され、凹部７１Ｘの底面は配線基板１０の下面と隙間無く密着するように形成される。
続いて、配線基板１０の配線層２９の下面２９Ｂの一部が露出されるように絶縁層７１の所定箇所に貫通孔７１Ｙを形成する。貫通孔７１Ｙは、例えば、ＣＯ２レーザやＵＶ－ＹＡＧレーザによるレーザ加工法によって形成することができる。次いで、貫通孔７１Ｙをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔７１Ｙの底部に露出する配線層２９の露出面に付着した樹脂スミアを除去する。
次に、図１４に示す工程では、絶縁層７１の貫通孔７１Ｙに充填されたビア配線７２Ｖと、そのビア配線７２Ｖを介して配線層２９と電気的に接続され、絶縁層７１の下面７１Ｂに積層された配線パターン７２Ｐとを有する配線層７２を形成する。配線層７２は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
次に、図１５に示す工程では、図１３に示した工程と同様に、絶縁層７１の下面７１Ｂに、配線層７２の下面の一部を露出する貫通孔８１Ｘを有する絶縁層８１を形成する。続いて、図１４に示した工程と同様に、例えばセミアディティブ法により、貫通孔８１Ｘに充填されたビア配線と、そのビア配線を介して配線層７２と電気的に接続され、絶縁層８１の下面に積層された配線パターンとを有する配線層８２を形成する。次いで、図１３に示した工程と同様に、絶縁層８１の下面に、配線層８２の下面の一部を露出する貫通孔８３Ｘを有する絶縁層８３を形成する。続いて、図１４に示した工程と同様に、例えばセミアディティブ法により、貫通孔８３Ｘに充填されたビア配線と、そのビア配線を介して配線層８２と電気的に接続され、絶縁層８３の下面に積層された配線パターンとを有する配線層８４を形成する。
次に、図１６に示す工程では、絶縁層８３の下面に、配線層８４の下面の一部を外部接続用パッドＰ３として露出させるための開口部８５Ｘを有するソルダーレジスト層８５を形成する。ソルダーレジスト層８５は、例えば、感光性のソルダーレジストフィルムをラミネートし、又は液状のソルダーレジストを塗布し、当該レジストをフォトリソグラフィ法によりパターニングすることにより形成することができる。
以上の製造工程により、各個別領域Ａ３における支持基板２１０上に配線基板１２を製造することができる。
続いて、支持基板２１０を除去する。例えば、まず、剥離層２１２の粘着力を低下させるために、紫外線の照射（剥離層２１２が紫外線剥離型接着剤の場合）、加熱（剥離層２１２が熱剥離型接着剤の場合）又はレーザ光の照射（剥離層２１２がレーザ剥離型接着剤の場合）を行う。続いて、剥離層２１２及び支持体２１１を絶縁層７１から機械的に剥離する。これにより、図１７に示すように、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとが外部に露出される。このとき、支持基板２１０の除去前に剥離層２１２の下面２１２Ｂ（図１６参照）と接していた、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとは、剥離層２１２の下面２１２Ｂ（平坦面）に沿った形状に形成される。このため、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとは略面一に形成される。
続いて、支持基板２１０を除去する。例えば、まず、剥離層２１２の粘着力を低下させるために、紫外線の照射（剥離層２１２が紫外線剥離型接着剤の場合）、加熱（剥離層２１２が熱剥離型接着剤の場合）又はレーザ光の照射（剥離層２１２がレーザ剥離型接着剤の場合）を行う。続いて、剥離層２１２及び支持体２１１を絶縁層７１から機械的に剥離する。これにより、図１７に示すように、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとが外部に露出される。このとき、支持基板２１０の除去前に剥離層２１２の下面２１２Ｂ（図１６参照）と接していた、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとは、剥離層２１２の下面２１２Ｂ（平坦面）に沿った形状に形成される。このため、絶縁層７１の上面７１Ａと絶縁層４０の上面４０Ａと絶縁層２２の上面２２Ａと配線層２１の上面２１Ａとは略面一に形成される。
次に、図１７に示す構造体を切断線Ａ４に沿ってダイシングブレード等によって切断する。具体的には、切断線Ａ４上の絶縁層７１，８１，８３及びソルダーレジスト層８５を切断する。これにより、図１８に示すように、本実施形態の配線基板１２が個片化され、複数の配線基板１２が製造される。
なお、個片化後の配線基板１２は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
以上説明した実施形態によれば、第１実施形態の（１）～（６）の作用効果に加えて、以下の作用効果を奏することができる。
以上説明した実施形態によれば、第１実施形態の（１）～（６）の作用効果に加えて、以下の作用効果を奏することができる。
（７）配線基板１０を配線基板７０に内蔵するようにした。これにより、例えば配線基板１０内の微細な配線層２１，２３，２５，２７，２９のみでは配線の引き回しが十分でない場合であっても、配線基板７０内の配線層７２，８２，８４によって配線の引き回しを行うことができる。
（８）配線基板１０の絶縁層４０の側面及び下面を被覆する絶縁層７１を、絶縁層４０と同種の樹脂材料により構成するようにした。これにより、絶縁層４０と絶縁層７１との熱膨張係数を揃えることができるため、配線基板１２における反りの発生を好適に抑制できる。
（第３実施形態）
以下、図１９～図２５に従って第３実施形態を説明する。先の図１～図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
以下、図１９～図２５に従って第３実施形態を説明する。先の図１～図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
まず、図１９に従って、配線基板１４の構造について説明する。
配線基板１４は、積層体２０と、積層体２０の側面２０Ｓ全面及び下面を被覆する絶縁層４１と、絶縁層４１の下面４１Ｂに積層された配線構造９０と、配線構造９０の下面に形成されたソルダーレジスト層９６とを有している。
配線基板１４は、積層体２０と、積層体２０の側面２０Ｓ全面及び下面を被覆する絶縁層４１と、絶縁層４１の下面４１Ｂに積層された配線構造９０と、配線構造９０の下面に形成されたソルダーレジスト層９６とを有している。
積層体２０は、配線層２１と、絶縁層２２と、配線層２３と、絶縁層２４と、配線層２５と、絶縁層２６と、配線層２７と、絶縁層２８と、配線層２９とが順次積層された構造を有している。積層体２０の側面２０Ｓには、階段状の段差部が形成されている。
絶縁層４１は、積層体２０の側面２０Ｓ全面及び下面を被覆し、積層体２０の上面を露出するように形成されている。絶縁層４１は、階段状の段差部を有する積層体２０の側面２０Ｓ全面を被覆するように形成されている。絶縁層４１は、階段状の段差部を構成する絶縁層２２，２４，２６，２８の表面全面を被覆するように形成されている。具体的には、絶縁層４１は、積層体２０の側面２０Ｓにおいて、絶縁層２２の側面及び下面２２Ｂと、絶縁層２４の側面及び下面２４Ｂと、絶縁層２６の側面及び下面２６Ｂと、絶縁層２８の側面及び下面２８Ｂとを被覆するように形成されている。
絶縁層４１は、積層体２０の最下層の絶縁層２８の下面２８Ｂ全面を被覆し、接続端子２９Ｐの側面全面と最下層の配線層２９の下面２９Ｂの一部を被覆するように形成されている。絶縁層４１は、積層体２０の上面全面を露出するように形成されている。具体的には、絶縁層４１は、配線層２１の上面２１Ａ全面及び絶縁層２２の上面２２Ａ全面を露出するように形成されている。例えば、絶縁層４１の上面４１Ａは、配線層２１の上面２１Ａ及び絶縁層２２の上面２２Ａと面一になるように形成されている。また、絶縁層４１の外側面は、配線基板１４の側面の一部を構成している。
絶縁層４１には、下面４１Ｂの所要の箇所に開口し、当該絶縁層４１を厚さ方向に貫通して配線層２９の下面２９Ｂの一部を露出する貫通孔４１Ｘが形成されている。貫通孔４１Ｘは、絶縁層４１の下面４１Ｂ側（図１９の下側）から絶縁層４１の上面４１Ａ側（図１９の上側）に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔４１Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
絶縁層４１は、積層体２０の有する絶縁層２２，２４，２６，２８よりも機械的強度（剛性や硬度等）が高い絶縁層である。絶縁層４１の材料としては、絶縁層２２，２４，２６，２８を構成する感光性樹脂よりも機械的強度（剛性や硬度等）の高い絶縁性樹脂を用いることができる。絶縁層４１の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層４１の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、絶縁層４１の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。例えば、絶縁層４１の材料としては、補強材であるガラスクロスにエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、ＬＣＰ織布やＬＣＰ不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。また、絶縁層４１としては、例えば、モールド樹脂を用いることもできる。
次に、配線構造９０の構造について説明する。
配線構造９０は、絶縁層４１の下面４１Ｂに積層された配線構造である。配線構造９０は、例えば、積層体２０よりも配線密度の低い配線層が形成された低密度配線層である。
配線構造９０は、絶縁層４１の下面４１Ｂに積層された配線構造である。配線構造９０は、例えば、積層体２０よりも配線密度の低い配線層が形成された低密度配線層である。
配線構造９０は、絶縁層４１の下面４１Ｂに積層された配線層９１と、絶縁層９２と、配線層９３と、絶縁層９４と、配線層９５とが順に積層された構造を有している。
ここで、絶縁層９２，９４の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層９２，９４の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層９２，９４の材料としては、例えば、熱硬化性樹脂に対して補強材を入れた絶縁性樹脂を用いることもできる。本例では、絶縁層９２，９４のうちの絶縁層９４を、補強材入りの絶縁性樹脂で構成した。例えば、本例の絶縁層９４は、補強材として所要数（ここでは、１個）のガラスクロス９４Ｇを有している。また、配線層９１，９３，９５の材料としては、例えば、銅や銅合金を用いることができる。
ここで、絶縁層９２，９４の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層９２，９４の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層９２，９４の材料としては、例えば、熱硬化性樹脂に対して補強材を入れた絶縁性樹脂を用いることもできる。本例では、絶縁層９２，９４のうちの絶縁層９４を、補強材入りの絶縁性樹脂で構成した。例えば、本例の絶縁層９４は、補強材として所要数（ここでは、１個）のガラスクロス９４Ｇを有している。また、配線層９１，９３，９５の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層９２，９４は、積層体２０内の絶縁層２２，２４，２６，２８よりも厚い絶縁層である。絶縁層９２，９４は、例えば、３０～７０μｍ程度とすることができる。配線層９１，９３，９５は、積層体２０内の配線層２１，２３，２５，２７，２９よりも厚い配線層である。絶縁層４１，９２，９４上にそれぞれ形成された配線層９１，９３，９５の厚さは、例えば、１５～３５μｍ程度とすることができる。配線層９１，９３，９５の配線幅及び配線間隔は、積層体２０内の配線層２１，２３，２５，２７，２９の配線幅及び配線間隔よりも大きい。配線層９１，９３，９５のラインアンドスペース（Ｌ／Ｓ）は、例えば、２０μｍ／２０μｍ程度とすることができる。
配線層９１は、絶縁層４１の下面４１Ｂに積層されている。配線層９１は、積層体２０の最下層の配線層２９と電気的に接続されている。配線層９１は、例えば、貫通孔４１Ｘ内に充填されたビア配線９１Ｖと、絶縁層４１の下面４１Ｂに形成された配線パターン９１Ｐとを有している。例えば、ビア配線９１Ｖと配線パターン９１Ｐとは一体に形成されている。
ビア配線９１Ｖの上端面は、配線層２９の下面２９Ｂの一部に直接接続されている。すなわち、配線層２９の下面２９Ｂの一部とビア配線９１Ｖの上端面とが接しており、配線層２９とビア配線９１Ｖとが電気的に接続されている。換言すると、配線層２９とビア配線９１Ｖとは電気的に接続されているが、一体的ではなく、別体に形成されている。
絶縁層９２は、絶縁層４１の下面４１Ｂに、配線層９１を被覆するように形成されている。絶縁層９２には、所要の箇所に、当該絶縁層９２を厚さ方向に貫通して配線層９１の下面の一部を露出する貫通孔９２Ｘが形成されている。
配線層９３は、配線層９１と電気的に接続されている。配線層９３は、貫通孔９２Ｘ内に充填されたビア配線と、絶縁層９２の下面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層９４は、絶縁層９２の下面に、配線層９３を被覆するように形成されている。絶縁層９４には、所要の箇所に、当該絶縁層９４を厚さ方向に貫通して配線層９３の下面の一部を露出する貫通孔９４Ｘが形成されている。
ここで、貫通孔９２Ｘ，９４Ｘは、例えば、図１９において下側（配線層９５側）から上側（配線層９１側）に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔９２Ｘ，９４Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層９５は、配線層９３と電気的に接続されている。配線層９５は、貫通孔９４Ｘ内に充填されたビア配線と、絶縁層９４の下面に形成された配線パターンとが一体に形成された構造を有している。
ソルダーレジスト層９６は、配線構造９０の下面に形成された最外層（ここでは、最下層）の保護絶縁層である。ソルダーレジスト層９６は、絶縁層９４の下面に、配線層９５を被覆するように形成されている。ソルダーレジスト層９６には、所要の箇所に、当該ソルダーレジスト層９６を厚さ方向に貫通して、配線層９５の下面の一部を外部接続用パッドＰ４として露出させるための開口部９６Ｘが形成されている。外部接続用パッドＰ４には、配線基板１４をマザーボード等の実装基板に実装する際に使用されるはんだバンプやリードピン等の外部接続端子８６（図２０参照）が接続されるようになっている。なお、必要に応じて、開口部９６Ｘから露出する配線層９５上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ／Ａｕ層、Ｎｉ／Ｐｄ／Ａｕ層やＯＳＰ膜などを挙げることができる。また、開口部９６Ｘから露出する配線層９５（あるいは、配線層９５上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
開口部９６Ｘ及び外部接続用パッドＰ４の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部９６Ｘ及び外部接続用パッドＰ４の平面形状は、直径が２００～１０００μｍ程度の円形状とすることができる。なお、ソルダーレジスト層９６の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層９６は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
次に、図２０に従って、半導体装置１５の構造について説明する。
半導体装置１５は、配線基板１４と、半導体チップ６０と、外部接続端子８６とを有している。
半導体装置１５は、配線基板１４と、半導体チップ６０と、外部接続端子８６とを有している。
半導体チップ６０は、配線基板１４の上面に実装されている。例えば、半導体チップ６０は、配線基板１４にフリップチップ実装されている。すなわち、半導体チップ６０の回路形成面（ここでは、下面）に配設されたバンプ６１を、配線基板１４の接続パッドＰ１に接合することにより、半導体チップ６０は、バンプ６１を介して配線層２１と電気的に接続されている。
外部接続端子８６は、配線基板１４の外部接続用パッドＰ４上に形成されている。外部接続端子８６としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子８６として、はんだバンプを用いている。
次に、図２１～図２５に従って、配線基板１４の製造方法について説明する。以下の説明では、配線基板１４となる複数の部分を一括して作製した後に、個片化して多数の配線基板１４を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板１４の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図２１（ａ）に示す工程では、配線基板１４が形成される個別領域Ａ１を複数有する大判の支持基板２００を準備する。支持基板２００としては、例えば、金属板や金属箔を用いることができる。次に、支持基板２００の下面に、その支持基板２００の下面全面を被覆する金属膜２０１を形成する。金属膜２０１の材料としては、例えば、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ｃｏ、Ｆｅ、Ｐｄなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。続いて、各個別領域Ａ１における金属膜２０１の下面２０１Ｂ上に、配線層２１と絶縁層２２と配線層２３と絶縁層２４と配線層２５と絶縁層２６と配線層２７と絶縁層２８と配線層２９とが順次積層された積層体２０を形成する。
次に、図２１（ｂ）に示す工程では、金属膜２０１の下面２０１Ｂに、積層体２０を封止する絶縁層４１を形成する。絶縁層４１は、積層体２０の側面２０Ｓ全面を被覆し、積層体２０の下面全面、具体的には絶縁層２８の下面２８Ｂ全面と接続端子２９Ｐの側面全面及び下面２９Ｂ全面とを被覆するように形成される。絶縁層４１は、隣り合う積層体２０の間の空間を充填するように形成される。
絶縁層４１として樹脂フィルムを用いる場合には、例えば、金属膜２０１の下面２０１Ｂに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度（例えば、１３０～２００℃程度）で熱処理して硬化させることにより、絶縁層４１を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層４１として液状又はペースト状の絶縁性樹脂を用いる場合には、金属膜２０１の下面２０１Ｂに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層４１を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
また、絶縁層４１の材料として熱硬化性を有したモールド樹脂を用いる場合には、図２１（ａ）に示した構造体を金型内に収容し、その金型内に圧力（例えば、５～１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を１８０℃程度の温度で加熱して硬化させることで、絶縁層４１を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
次に、図２２に示す工程では、積層体２０の配線層２９の下面２９Ｂの一部が露出されるように絶縁層４１の所定箇所に貫通孔４１Ｘを形成する。貫通孔４１Ｘは、例えば、ＣＯ２レーザやＵＶ－ＹＡＧレーザによるレーザ加工法によって形成することができる。次いで、貫通孔４１Ｘをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔４１Ｘの底部に露出する配線層２９の露出面に付着した樹脂スミアを除去する。
次に、図２３に示す工程では、絶縁層４１の貫通孔４１Ｘに充填されたビア配線９１Ｖと、そのビア配線９１Ｖを介して配線層２９と電気的に接続され、絶縁層４１の下面４１Ｂに積層された配線パターン９１Ｐとを有する配線層９１を形成する。配線層９１は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
続いて、図２２に示した工程と同様に、絶縁層４１の下面４１Ｂに、配線層９１の下面の一部を露出する貫通孔９２Ｘを有する絶縁層９２を形成する。続いて、例えばセミアディティブ法により、貫通孔９２Ｘに充填されたビア配線と、そのビア配線を介して配線層９１と電気的に接続され、絶縁層９２の下面に積層された配線パターンとを有する配線層９３を形成する。次いで、図２２に示した工程と同様に、絶縁層９２の下面に、配線層９３の下面の一部を露出する貫通孔９４Ｘを有する絶縁層９４を形成する。続いて、例えばセミアディティブ法により、貫通孔９４Ｘに充填されたビア配線と、そのビア配線を介して配線層９３と電気的に接続され、絶縁層９４の下面に積層された配線パターンとを有する配線層９５を形成する。
次に、絶縁層９４の下面に、配線層９５の下面の一部を外部接続用パッドＰ４として露出させるための開口部９６Ｘを有するソルダーレジスト層９６を形成する。ソルダーレジスト層９６は、例えば、感光性のソルダーレジストフィルムをラミネートし、又は液状のソルダーレジストを塗布し、当該レジストをフォトリソグラフィ法によりパターニングすることにより形成することができる。
以上の製造工程により、各個別領域Ａ１における支持基板２００上に、配線基板１４を製造することができる。
続いて、支持基板２００を除去し、金属膜２０１をエッチングにより除去する。本工程により、図２４に示すように、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとが外部に露出される。このとき、金属膜２０１の下面２０１Ｂ（図２３参照）と接していた、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとは、金属膜２０１の下面２０１Ｂ（平坦面）に沿った形状に形成される。このため、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとが略面一に形成される。
続いて、支持基板２００を除去し、金属膜２０１をエッチングにより除去する。本工程により、図２４に示すように、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとが外部に露出される。このとき、金属膜２０１の下面２０１Ｂ（図２３参照）と接していた、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとは、金属膜２０１の下面２０１Ｂ（平坦面）に沿った形状に形成される。このため、配線層２１の上面２１Ａと絶縁層２２の上面２２Ａと絶縁層４１の上面４１Ａとが略面一に形成される。
次に、図２４に示す構造体を切断線Ａ２に沿ってダイシングブレード等によって切断する。具体的には、切断線Ａ２上の絶縁層４１，９２，９４及びソルダーレジスト層９６を切断する。これにより、図２５に示すように、本実施形態の配線基板１４が個片化され、複数の配線基板１４が製造される。
なお、個片化後の配線基板１４は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
以上説明した実施形態によれば、第１実施形態の（１）～（６）及び第２実施形態の（７）の作用効果に加えて、以下の作用効果を奏することができる。
以上説明した実施形態によれば、第１実施形態の（１）～（６）及び第２実施形態の（７）の作用効果に加えて、以下の作用効果を奏することができる。
（９）絶縁層４１の下面４１Ｂに配線構造９０を積層するようにした。この配線構造９０によって、配線基板１４における剛性をさらに向上させることができる。これにより、支持基板２００を除去した後であっても、配線基板１４に反りや撓みが発生することを好適に抑制できる。
（他の実施形態）
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記第３実施形態の配線構造９０における配線層９１，９３，９５及び絶縁層９２，９４の層数や配線の取り回しなどは様々に変形・変更することが可能である。
例えば図２６に示すように、配線構造９０を配線層９１のみで構成するようにしてもよい。すなわち、図１９に示した配線層９３，９５及び絶縁層９２，９４を省略してもよい。
例えば図２６に示すように、配線構造９０を配線層９１のみで構成するようにしてもよい。すなわち、図１９に示した配線層９３，９５及び絶縁層９２，９４を省略してもよい。
・上記第３実施形態におけるソルダーレジスト層９６を省略してもよい。
・上記第２実施形態の配線基板７０における配線層７２，８２，８４及び絶縁層７１，８１，８３の層数や取り回しなどは様々に変形・変更することが可能である。例えば、配線基板１０の側面及び下面を被覆する絶縁層７１を、複数層の絶縁層で構成してもよい。また、絶縁層７１内に配線層を形成してもよい。例えば、積層体２０の最上層の配線層２１と同一平面上に形成された配線層を絶縁層７１内に形成してもよい。この場合の配線層の上面は、例えば、絶縁層７１の上面７１Ａと略面一に形成され、絶縁層７１から外部に露出される。
・上記第２実施形態の配線基板７０における配線層７２，８２，８４及び絶縁層７１，８１，８３の層数や取り回しなどは様々に変形・変更することが可能である。例えば、配線基板１０の側面及び下面を被覆する絶縁層７１を、複数層の絶縁層で構成してもよい。また、絶縁層７１内に配線層を形成してもよい。例えば、積層体２０の最上層の配線層２１と同一平面上に形成された配線層を絶縁層７１内に形成してもよい。この場合の配線層の上面は、例えば、絶縁層７１の上面７１Ａと略面一に形成され、絶縁層７１から外部に露出される。
・また、上記第２実施形態の配線構造８０を、コア基板を有するコア付きビルドアップ構造に変更してもよい。
・上記第２実施形態におけるソルダーレジスト層８５を省略してもよい。
・上記第２実施形態におけるソルダーレジスト層８５を省略してもよい。
・上記各実施形態における積層体２０の構造は特に限定されない。例えば、積層体２０における配線層２１，２３，２５，２７，２９及び絶縁層２２，２４，２６，２８の層数や取り回しなどは様々に変形・変更することが可能である。
・また、上記各実施形態では、積層体２０の側面２０Ｓに階段状の段差部を形成するようにしたが、積層体２０の側面２０Ｓの構造はこれに限定されない。
例えば図２７に示すように、積層体２０の側面２０Ｓにおいて、積層体２０内の全ての絶縁層２２，２４，２６，２８の側面を面一になるように形成してもよい。この場合には、絶縁層２４が絶縁層２２の下面２２Ｂ全面を被覆するように形成され、絶縁層２６が絶縁層２４の下面２４Ｂ全面を被覆するように形成され、絶縁層２８が絶縁層２６の下面２６Ｂ全面を被覆するように形成される。
例えば図２７に示すように、積層体２０の側面２０Ｓにおいて、積層体２０内の全ての絶縁層２２，２４，２６，２８の側面を面一になるように形成してもよい。この場合には、絶縁層２４が絶縁層２２の下面２２Ｂ全面を被覆するように形成され、絶縁層２６が絶縁層２４の下面２４Ｂ全面を被覆するように形成され、絶縁層２８が絶縁層２６の下面２６Ｂ全面を被覆するように形成される。
なお、積層体２０の側面２０Ｓにおいて、上下に隣り合う絶縁層２２，２４，２６，２８間の一部のみに段差部を形成するようにしてもよい。例えば、上下に隣り合う絶縁層２２，２４のうちの下層の絶縁層２４（下層絶縁層）が上層の絶縁層２２（上層絶縁層）の下面２２Ｂの外周部を露出するように形成され、その他の絶縁層２６，２８の側面が絶縁層２４の側面と面一になるように形成されてもよい。
・上記各実施形態の積層体２０では、最下層の配線層２９の接続端子２９Ｐの平面形状を、ビア配線２９Ｖの平面形状よりも大きく形成したが、これに限定されない。
例えば図２８に示すように、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの平面形状と同じ大きさになるように形成してもよい。例えば、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの下面の平面形状と同じ大きさになるように形成してもよい。また、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの下面の平面形状よりも小さくなるように形成してもよい。
例えば図２８に示すように、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの平面形状と同じ大きさになるように形成してもよい。例えば、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの下面の平面形状と同じ大きさになるように形成してもよい。また、接続端子２９Ｐの平面形状を、ビア配線２９Ｖの下面の平面形状よりも小さくなるように形成してもよい。
・上記各実施形態の積層体２０では、配線層２１の上面２１Ａを絶縁層２２の上面２２Ａと面一になるように形成した。これに限らず、例えば、配線層２１の上面２１Ａを、絶縁層２２の上面２２Ａよりも下方に凹むように形成してもよい。また、配線層２１の上面２１Ａを、絶縁層２２の上面２２Ａよりも上方に突出するように形成してもよい。
・上記各実施形態における積層体２０内の絶縁層２２，２４，２６，２８の側面を傾斜面に形成してもよい。
・上記第１実施形態では、配線基板５０にバンプ５４を介して配線基板１０を搭載するようにしたが、配線基板５０に対する配線基板１０の搭載方法はこれに限定されない。
・上記第１実施形態では、配線基板５０にバンプ５４を介して配線基板１０を搭載するようにしたが、配線基板５０に対する配線基板１０の搭載方法はこれに限定されない。
例えば図２９に示すように、バンプ５４に代えて異方性導電フィルム（異方性導電接着フィルム）５６を用いて、配線基板５０に配線基板１０を搭載するようにしてもよい。この場合には、配線基板５０の上面と配線基板１０の下面との間に、異方性導電フィルム５６が介在するように設けられる。そして、異方性導電フィルム５６を介して、配線基板１０の接続パッドＰ２と配線基板５０の接続パッド５２とが電気的に接続される。ここで、異方性導電フィルムとは、Ｎｉ、Ａｕ、Ａｇ等の導電粒子を分散させた半硬化状態の樹脂フィルム（例えば、エポキシ系等の熱硬化性樹脂フィルム）であり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有するものである。
配線基板５０に異方性導電フィルム５６を用いて配線基板１０を搭載する場合には、例えば、以下のようにすることができる。まず、配線基板５０の基板本体５１の上面５１Ａに、接続パッド５２を被覆するように、半硬化状態の異方性導電フィルム５６を貼着する。次に、配線基板５０の接続パッド５２と配線基板１０の接続パッドＰ２とが異方性導電フィルム５６を介して対向するように位置合せする。続いて、配線基板１０を異方性導電フィルム５６に対して押圧し、接続パッド５２と接続パッドＰ２とを接続する。この際、ボンディングツール等により、配線基板１０を加熱しながら異方性導電フィルム５６に対する押圧を行い、半硬化状態の異方性導電フィルム５６を硬化させる。異方性導電フィルム５６は、接続パッド５２と接続パッドＰ２とに挟持され圧縮されるため、異方性導電フィルム５６中に分散された導電粒子が相互に接触して厚さ方向に導電性を示すようになり、接続パッド５２と接続パッドＰ２とが電気的に接続される。
・例えば図３０に示すように、凹部１１０Ｘを有する配線基板１１０に配線基板１０を搭載するようにしてもよい。配線基板１１０は、配線層１１１と、絶縁層１１２と、配線層１１３と、絶縁層１１４と、配線層１１５と、絶縁層１１６と、配線層１１７とが順次積層された構造を有している。配線基板１１０は、例えば、配線基板１０（積層体２０）よりも配線密度の低い配線層が形成された低密度配線層である。
ここで、絶縁層１１２，１１４，１１６の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層１１２，１１４，１１６の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層１１２，１１４，１１６の材料としては、例えば、熱硬化性樹脂に対して補強材を入れた絶縁性樹脂を用いることもできる。また、配線層１１１，１１３，１１５，１１７の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層１１２，１１４，１１６は、積層体２０内の絶縁層２２，２４，２６，２８よりも厚い絶縁層である。絶縁層１１２，１１４，１１６は、例えば、３０～７０μｍ程度とすることができる。配線層１１１，１１３，１１５，１１７は、積層体２０内の配線層２１，２３，２５，２７，２９よりも厚い配線層である。配線層１１１，１１３，１１５，１１７の厚さは、例えば、１５～３５μｍ程度とすることができる。配線層１１１，１１３，１１５，１１７の配線幅及び配線間隔は、積層体２０内の配線層２１，２３，２５，２７，２９の配線幅及び配線間隔よりも大きい。配線層１１１，１１３，１１５，１１７のラインアンドスペース（Ｌ／Ｓ）は、例えば、２０μｍ／２０μｍ程度とすることができる。
絶縁層１１２は、配線層１１１の側面及び上面を被覆し、配線層１１１の下面を露出するように形成されている。絶縁層１１２の下面は、例えば、配線層１１１の下面と面一になるように形成されている。
絶縁層１１２の下面には、配線層１１１を被覆するようにソルダーレジスト層１１８が積層されている。ソルダーレジスト層１１８には、所要の箇所に、当該ソルダーレジスト層１１８を厚さ方向に貫通して、配線層１１１の下面の一部を外部接続用パッドＰ５として露出させるための開口部１１８Ｘが形成されている。
配線層１１３は、配線層１１１と電気的に接続されている。配線層１１１は、絶縁層１１２を厚さ方向に貫通するビア配線と、絶縁層１１２の上面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層１１４は、絶縁層１１２の上面に、配線層１１３を被覆するように形成されている。
配線層１１５は、配線層１１３と電気的に接続されている。配線層１１５は、絶縁層１１４を厚さ方向に貫通するビア配線と、絶縁層１１４の上面に形成された配線パターンとが一体に形成された構造を有している。
配線層１１５は、配線層１１３と電気的に接続されている。配線層１１５は、絶縁層１１４を厚さ方向に貫通するビア配線と、絶縁層１１４の上面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層１１６は、絶縁層１１４の上面に、配線層１１５を被覆するように形成されている。絶縁層１１６の上面には、所要の箇所に、当該絶縁層１１６の下面側に凹む凹部１１０Ｘが形成されている。凹部１１０Ｘは、絶縁層１１６の上面１１６Ａから絶縁層１１６の厚さ方向の中途位置まで形成されている。
配線層１１７は、凹部１１０Ｘの底面に形成されている。配線層１１７は、配線層１１５と電気的に接続されている。配線層１１７は、絶縁層１１６を厚さ方向に貫通するビア配線と、凹部１１０Ｘの底面に形成された配線パターンとが一体に形成された構造を有している。
以上説明した配線基板１１０の凹部１１０Ｘ内において、配線基板１０が配線基板１１０に実装されている。本例では、異方性導電フィルム５６を用いて配線基板１０が配線基板１１０に実装されている。詳述すると、配線基板１０が配線基板１１０の凹部１１０Ｘ内に収容され、配線基板１０の接続パッドＰ２が異方性導電フィルム５６を介して配線基板１１０の配線層１１７と電気的に接続されている。
このとき、凹部１１０Ｘの内側面と配線基板１０の側面（具体的には、絶縁層４０の外側面）との間には隙間が形成されている。また、凹部１１０Ｘの底面と配線基板１０の下面との間には隙間が形成されている。
・図３０に示した配線基板１１０における配線層１１１，１１３，１１５，１１７及び絶縁層１１２，１１４，１１６の層数や取り回しなどは様々に変形・変更することが可能である。例えば、配線基板１１０を、コア基板を有するコア付きビルドアップ基板に変更してもよい。また、配線基板１１０に対する配線基板１０の実装方法についても特に限定されない。
・上記各実施形態では、配線基板１０，１２，１４に１つの半導体チップ６０を実装するようにしたが、配線基板１０，１２，１４に複数の半導体チップ６０を実装するようにしてもよい。この場合には、例えば、ロジックチップとメモリチップとを組み合わせて配線基板１０，１２，１４に搭載するようにしてもよい。
また、半導体チップ６０の代わりに、チップコンデンサ、チップ抵抗やチップインダクタ等のチップ部品や水晶振動子などの電子部品を配線基板１０，１２，１４に実装するようにしてもよい。
・また、半導体チップ６０、チップ部品及び水晶振動子などの電子部品の実装の形態（例えば、フリップチップ実装、ワイヤボンディング実装、はんだ実装、異方性導電フィルムを用いた実装又はこれらの組み合わせ）などは様々に変形・変更することが可能である。
・上記各実施形態における配線基板１０，１２，１４を、それら配線基板１０，１２，１４に搭載された複数の電子部品同士を接続する中間基板として使用してもよい。この場合には、例えば、積層体２０の最下層の配線層２９の下面２９Ｂが絶縁層４０，４１から露出されていなくてもよい。
・上記各実施形態では、積層体２０の最下層の配線層２９を、積層体２０内の他の配線層２１，２３，２５，２７よりも厚く形成するようにしたが、これに限定されない。例えば、最下層の配線層２９を、他の配線層２１，２３，２５，２７と同じ厚さ、もしくは他の配線層２１，２３，２５，２７よりも薄く形成するようにしてもよい。
・上記各実施形態では、多数個取りの製造方法に具体化したが、単数個取り（一個取り）の製造方法に具体化してもよい。
・上記各実施形態では、支持基板２００の片側（下面）に配線層及び絶縁層を積層して配線基板１０，１４を形成し、支持基板２００を除去して１つの個別領域Ａ１から１つの配線基板１０，１４を得るようにした。これに限らず、例えば、支持基板２００の両側（上面及び下面）にそれぞれ配線層及び絶縁層を積層して配線基板１０，１４を形成し、支持基板２００を除去して１つの個別領域Ａ１から複数の配線基板１０，１４を得るようにしてもよい。
・上記各実施形態では、支持基板２００の片側（下面）に配線層及び絶縁層を積層して配線基板１０，１４を形成し、支持基板２００を除去して１つの個別領域Ａ１から１つの配線基板１０，１４を得るようにした。これに限らず、例えば、支持基板２００の両側（上面及び下面）にそれぞれ配線層及び絶縁層を積層して配線基板１０，１４を形成し、支持基板２００を除去して１つの個別領域Ａ１から複数の配線基板１０，１４を得るようにしてもよい。
・上記第２実施形態では、支持基板２１０の片側（片面）に配線基板１０を搭載し絶縁層及び配線層を積層して配線基板１２を形成し、支持基板２１０を除去して１つの個別領域Ａ３から１つの配線基板１２を得るようにした。これに限らず、例えば、支持基板２１０の両側（上面及び下面）にそれぞれ配線基板１０を搭載し絶縁層及び配線層を積層して配線基板１２を形成し、支持基板２１０を除去して１つの個別領域Ａ３から複数の配線基板１２を得るようにしてもよい。
１０，１２，１４ 配線基板
１１，１３，１５ 半導体装置
２０ 積層体
２１ 配線層（最上層の配線層）
２３，２５，２７ 配線層
２９ 配線層（最下層の配線層）
２２，２４，２６，２８ 絶縁層
４０，４１ 絶縁層（第１絶縁層）
４１Ｘ 貫通孔
７１ 絶縁層（第２絶縁層）
７１Ｘ 凹部
７１Ｙ 貫通孔
７２Ｖ，９１Ｖ ビア配線
７２Ｐ，９１Ｐ 配線パターン
８０，９０ 配線構造
８１，８３，９２，９４ 絶縁層
８２，８４，９１，９３，９５ 配線層
２００ 支持基板（第１支持基板）
２０１ 金属膜（第１支持基板）
２１０ 支持基板（第２支持基板）
１１，１３，１５ 半導体装置
２０ 積層体
２１ 配線層（最上層の配線層）
２３，２５，２７ 配線層
２９ 配線層（最下層の配線層）
２２，２４，２６，２８ 絶縁層
４０，４１ 絶縁層（第１絶縁層）
４１Ｘ 貫通孔
７１ 絶縁層（第２絶縁層）
７１Ｘ 凹部
７１Ｙ 貫通孔
７２Ｖ，９１Ｖ ビア配線
７２Ｐ，９１Ｐ 配線パターン
８０，９０ 配線構造
８１，８３，９２，９４ 絶縁層
８２，８４，９１，９３，９５ 配線層
２００ 支持基板（第１支持基板）
２０１ 金属膜（第１支持基板）
２１０ 支持基板（第２支持基板）
Claims (15)
- 感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とが交互に積層された積層体と、
前記複数の絶縁層よりも剛性が高く、前記積層体の側面全面及び下面を被覆する第１絶縁層と、を有し、
前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面とが前記第１絶縁層から露出されており、
前記積層体の最下層の配線層は、前記積層体の最下層の絶縁層を貫通する第１ビア配線と、前記第１ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有し、
前記第１絶縁層は、前記金属ポストの側面全面に接して被覆していることを特徴とする配線基板。 - 前記第１絶縁層の上面は、前記最上層の配線層の上面及び前記最上層の絶縁層の上面と面一になるように形成されていることを特徴とする請求項１に記載の配線基板。
- 前記複数の絶縁層は、上下に隣接する上層絶縁層及び下層絶縁層を有し、
前記下層絶縁層は、前記上層絶縁層の下面に積層され、前記上層絶縁層の下面の外周部を露出するように形成されており、
前記第１絶縁層は、前記上層絶縁層の側面全面と、前記下層絶縁層から露出する前記上層絶縁層の下面全面と、前記下層絶縁層の側面全面とを被覆するように形成されていることを特徴とする請求項１又は２に記載の配線基板。 - 前記最下層の配線層の下面が前記第１絶縁層から露出されており、
前記最下層の配線層は、前記積層体内の他の配線層よりも厚く形成されていることを特徴とする請求項１～３のいずれか一項に記載の配線基板。 - 前記最上層の配線層の上面は、前記第１絶縁層の上面と面一になるように形成されており、
前記最下層の配線層の下面は、前記第１絶縁層の下面と面一になるように形成されていることを特徴とする請求項１～４のいずれか一項に記載の配線基板。 - 前記積層体及び前記第１絶縁層を有する構造体が埋め込まれた凹部を有する第２絶縁層と、
前記第２絶縁層の下面に形成され、前記凹部に埋め込まれた前記構造体の前記最下層の配線層の下面の一部を露出するように前記第２絶縁層を厚さ方向に貫通する貫通孔と、
前記第２絶縁層の下面に形成され、前記貫通孔を充填する第２ビア配線を介して前記最下層の配線層と電気的に接続される配線パターンと、を有することを特徴とする請求項１～５のいずれか一項に記載の配線基板。 - 前記第２絶縁層の下面に積層され、熱硬化性樹脂を主成分とする絶縁性樹脂からなる絶縁層と配線層とが積層されてなる配線構造を有することを特徴とする請求項６に記載の配線基板。
- 前記凹部の内側面は、前記第１絶縁層の外側面と密着するように形成され、
前記凹部の底面は、前記第１絶縁層の下面と密着するように形成されていることを特徴とする請求項６又は７に記載の配線基板。 - 前記第２絶縁層は、前記第１絶縁層と同種の樹脂材料により構成されていることを特徴とする請求項６～８のいずれか一項に記載の配線基板。
- 前記第１絶縁層は、前記最下層の配線層の下面を被覆するように形成され、
前記第１絶縁層の下面には、前記最下層の配線層の下面の一部を露出する貫通孔が形成されており、
前記第１絶縁層の下面に形成され、前記貫通孔を充填する第３ビア配線を介して前記最下層の配線層に電気的に接続される配線パターンを有することを特徴とする請求項１～４のいずれか一項に記載の配線基板。 - 前記第１絶縁層の下面に積層され、前記配線パターンを含む複数の配線層と熱硬化性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層とが交互に積層されてなる配線構造を有することを特徴とする請求項１０に記載の配線基板。
- 第１支持基板を準備する工程と、
前記第１支持基板上に、感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とを交互に積層して積層体を形成する工程と、
前記第１支持基板上に、前記積層体の側面全面及び下面を被覆する第１絶縁層を形成する工程と、
前記第１支持基板を除去し、前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面と前記第１絶縁層の上面とを露出する工程と、を有し、
前記積層体を形成する工程では、前記積層体の最下層の配線層が、前記積層体の最下層の絶縁層を貫通する第１ビア配線と、前記第１ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有するように形成され、
前記第１絶縁層を形成する工程では、前記第１絶縁層が、前記金属ポストの側面全面に接して被覆するように形成されることを特徴とする配線基板の製造方法。 - 前記第１支持基板は、前記配線基板が形成される個別領域を複数有し、
前記積層体は、前記各個別領域における前記第１支持基板上に形成され、
前記第１絶縁層は、前記積層体の側面全面及び下面を被覆するとともに、隣り合う前記積層体の間の空間を充填するように形成されることを特徴とする請求項１２に記載の配線基板の製造方法。 - 前記第１支持基板を除去した後の前記積層体及び前記第１絶縁層を、前記第１支持基板とは異なる第２支持基板上に搭載する工程と、
前記第２支持基板上に、前記第１絶縁層の側面全面及び下面を被覆する第２絶縁層を形成する工程と、
前記第２絶縁層の下面に、前記最下層の配線層の下面を露出する貫通孔を形成する工程と、
前記貫通孔を充填する第２ビア配線と、前記第２ビア配線を介して前記最下層の配線層と電気的に接続され、前記第２絶縁層の下面に形成された配線パターンとを形成する工程と、
前記第２支持基板を除去する工程と、
を有することを特徴とする請求項１２又は１３に記載の配線基板の製造方法。 - 前記第１支持基板を除去する工程の前に、
前記第１絶縁層の下面に、前記最下層の配線層の下面の一部を露出する貫通孔を形成する工程と、
前記貫通孔を充填する第３ビア配線と、前記第３ビア配線を介して前記最下層の配線層と電気的に接続され、前記第１絶縁層の下面に形成された配線パターンとを形成する工程と、を有することを特徴とする請求項１２又は１３に記載の配線基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018087609A JP7202785B2 (ja) | 2018-04-27 | 2018-04-27 | 配線基板及び配線基板の製造方法 |
| US16/392,687 US10636733B2 (en) | 2018-04-27 | 2019-04-24 | Wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018087609A JP7202785B2 (ja) | 2018-04-27 | 2018-04-27 | 配線基板及び配線基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2019192886A JP2019192886A (ja) | 2019-10-31 |
| JP2019192886A5 JP2019192886A5 (ja) | 2021-03-18 |
| JP7202785B2 true JP7202785B2 (ja) | 2023-01-12 |
Family
ID=68292847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018087609A Active JP7202785B2 (ja) | 2018-04-27 | 2018-04-27 | 配線基板及び配線基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10636733B2 (ja) |
| JP (1) | JP7202785B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2018006466A5 (ja) | 2016-06-29 | 2019-02-07 |
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- 2018-04-27 JP JP2018087609A patent/JP7202785B2/ja active Active
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| JP2018006466A5 (ja) | 2016-06-29 | 2019-02-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019192886A (ja) | 2019-10-31 |
| US20190333847A1 (en) | 2019-10-31 |
| US10636733B2 (en) | 2020-04-28 |
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