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JP3895570B2 - 半導体装置 - Google Patents

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JP3895570B2
JP3895570B2 JP2001301355A JP2001301355A JP3895570B2 JP 3895570 B2 JP3895570 B2 JP 3895570B2 JP 2001301355 A JP2001301355 A JP 2001301355A JP 2001301355 A JP2001301355 A JP 2001301355A JP 3895570 B2 JP3895570 B2 JP 3895570B2
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groove
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一 長谷部
忠敏 団野
幸弘 佐藤
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Renesas Technology Corp
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Renesas Technology Corp
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    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639Silver (Ag) as principal constituent
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
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    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051Forming additional members, e.g. dam structures
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    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
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    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439Silver (Ag) as principal constituent
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
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    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Description

【0001】
【発明の属する技術分野】
本発明はリードフレームを用いた樹脂封止型半導体装置の製造技術に関し、特に、SON(Small Outline Non-Leaded Package),QFN(Quad Flat Non-Leaded Package)のように、パッケージの側方に意図的に外部電極端子を突出させることなく実装側面に露出させる半導体装置(ノンリード型半導体装置)の製造に適用して有効な技術に関する。
【0002】
【従来の技術】
樹脂封止型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板を精密プレスによる打ち抜きやエッチングによって所望パターンに形成することによって製造される。リードフレームは半導体素子(半導体チップ)を固定するためのタブ,ダイパッド等と呼称される支持部や、前記支持部の周囲に先端(内端)を臨ませる複数のリードを有する。前記タブはリードフレームの枠部分から延在するタブ吊りリードによって支持されている。
【0003】
このようなリードフレームを使用して樹脂封止型半導体装置を製造する場合、前記リードフレームのタブに半導体チップを固定するとともに、前記半導体チップの電極と前記リードの先端を導電性のワイヤで接続し、その後ワイヤや半導体チップを含むリード内端側を絶縁性の樹脂(レジン)で封止して封止体(パッケージ)を形成し、ついで不要なリードフレーム部分を切断除去するとともにパッケージから突出するリードやタブ吊りリードを切断する。
【0004】
一方、リードフレームを用いて製造する樹脂封止型半導体装置の一つとして、リードフレームの一面側に片面モールドを行ってパッケージを形成し、パッケージの一面に外部電極端子であるリードを露出させ、パッケージの周面から意図的にリードを突出させない半導体装置構造(ノンリード型半導体装置)が知られている。この半導体装置は、パッケージの一面の両側縁にリードを露出させるSONや、四角形状のパッケージの一面の4辺側にリードを露出させるQFNが知られている。
【0005】
ブリード防止技術の例としては、特開平11-345897 号公報記載の技術が知られている。この技術は、Agペーストのブリーディング防止のために、ソルダレジストダム、ブラスト処理(砥粒研磨)等の加工を施した構造のFan−out−BGAが開示されている。
【0006】
一方、特開2000-196006号公報には、QFP(Quad Flat Package)型半導体装置において、ダイパッドと封止樹脂体の樹脂との密着性及び耐湿性を向上する目的で、ダイパッド側面に封止樹脂体内に向かう突起を設けた構造が開示されている。この半導体装置は、ダイパッドの裏面は封止樹脂体から露出する構造になっている。
【0007】
さらに、特開平11-251494号公報には、半導体素子搭載部をグランドとする携帯電話などに用いられるワイヤ構造がガルウイング型となる高周波デバイスについて記載されている。この技術では、半導体素子の電極とリードをワイヤで接続する以外に、ダイパッドをグランドとするため、半導体素子の電極と半導体素子搭載部とをワイヤで接続している。同文献では、これをダウンボンドと呼称している。ダウンボンドするため、半導体素子搭載部は半導体素子よりも大きく、また実装状態では、半導体素子の外側に半導体素子搭載部が突出している。
【0008】
【発明が解決しようとする課題】
半導体装置の小型化、外部電極端子となるリードのリード曲がり防止等の観点から片面モールドによるSONやQFN等のノンリード型半導体装置が使用されている。ノンリード型半導体装置は、パッケージの一面に露出するリード面が実装面となることから、パッケージの側面からリードを突出させるSOP(Small Outline Package)やQFP等の半導体装置に比較して、実装面積が小さい。
【0009】
タブ露出構造のノンリード型半導体装置では、特に高周波デバイス系において電気特性向上の目的で、半導体素子(半導体チップ)の電極と、前記チップを搭載するタブをワイヤで接続するいわゆるダウンボンド構造の要求が強い。このため、高い信頼性を確保しながら、ダウンボンド対応を可能とするパッケージ構造の開発が急務となっている。
【0010】
タブがチップよりも大きいノンリード型半導体装置では、チップを搭載するタブ表面(主面)と、パッケージを構成するレジンとの剥離が発生し易い。この剥離は、タブの表面(主面)がレジンに接触し、他のタブ裏面はレジンから露出する片面モールド構造によることと、各部材の熱膨張係数αの違いによる熱ストレス(熱歪み)による。
【0011】
例えば、一例を挙げるならば、半導体素子はシリコン(α=3.0×10−6/°C)で形成され、タブ,リードはCu(α=1.7×10−5/°C)で形成されている。半導体素子とタブを接続する接着剤はエポキシ系樹脂からなるAgペースト(α=3.5×10−5/°C)であり、半導体素子の電極に接続されるワイヤはAuワイヤ(α=2.63×10−5/°C)であり、パッケージを構成するレジンはビフエニール系樹脂(α=1.2×10−5/°C)である。
【0012】
また、ノンリード型半導体装置が搭載される実装基板、即ち、マザーボード等の実装基板、例えば、FR−4の場合αは1.5×10−5/°Cである。
【0013】
このようにノンリード型半導体装置を構成する各部材の熱膨張係数の違いや、実装された場合の実装基板の熱膨張係数の違いでタブ表面とレジン界面には強い内部応力が作用し、タブのレジン(パッケージ)からの剥離が発生し易くなる。
【0014】
また、ダウンボンド対応では、タブ表面に金線からなるワイヤ(Auワイヤ)を接続するためにAgメッキを施す必要があるが、このメッキ膜の存在によってタブ表面とレジンの密着性はさらに阻害され、剥離がし易い状態となる。
【0015】
また、チップの搭載(固定)には、Agペースト等の接着剤が使用されるが、タブ表面に直接Auワイヤを接続する構造では、接着剤に含まれる液状成分の染みだし(ブリード現象)により、Agメッキ上に膜を形成してしまい、これがAuワイヤの接合(接続)を阻害し、接続強度低下や剥離を引き起こす原因になる。なお、このブリード現象によるワイヤ接続強度低下は、Auワイヤ,Agメッキに限ることなく、他のワイヤや他のメッキ膜でも同様に発生する。
【0016】
このように、タブ表面とレジンとの剥離によって隙間が発生する。この隙間はパッケージ外部からの水分の通過路(パス)となり、ダウンボンド接合部の信頼性が低下する。特に、タブが露出するタイプのパッケージにおいては、タブの両面をレジンで封止していないため、レジンとの密着強度の確保が困難になる。また、タブがレジンで覆われていないため、半田リフローなどによる実装工程時にヒーターからの加熱によって、タブの温度が非常に高くなるために、タブ表面とレジンとの剥離部分にたまった水分の膨張によって、パッケージの破壊による處が大きくなる。このような問題は、タブの裏面と配線基板上の電極を、半田を介して接続する場合により顕著になる。
【0017】
本発明の目的は、ワイヤの接続の信頼性が高い半導体装置及びノンリード型半導体装置を提供することにある。
【0018】
本発明の他の目的は、ダウンボンド接合部の接続の信頼性が高い半導体装置及びノンリード型半導体装置を提供することにある。
【0019】
本発明の他の目的は、タブ表面とパッケージを構成するレジンとの剥離を防止できる半導体装置及びノンリード型半導体装置を提供することにある。
【0020】
本発明の他の目的は、半導体素子を搭載するタブと、パッケージを構成するレジンとの密着性が高く耐湿性が高い半導体装置及びノンリード型半導体装置を提供することにある。
【0021】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【0022】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0023】
(1)絶縁性樹脂からなる封止体と、
前記封止体の実装面に裏面を露出しており、前記裏面と反対側の表面に半導体素子固定領域と、ワイヤ接続領域を有しているタブと、
前記封止体の実装面に露出しており、前記タブに連なるタブ吊りリードと、
前記封止体の実装面に裏面を露出する複数のリードと、
前記封止体内に位置し、前記タブの表面に接着剤を介して、裏面が前記タブの表面に対向するように、前記半導体素子固定領域上に固定される半導体素子と、
前記半導体素子の主面上に形成された複数の電極と、
前記複数の電極と前記リードの表面とを電気的に接続する導電性のワイヤと、
前記半導体素子の電極と前記タブのワイヤ接続領域とを電気的に接続する導電性のワイヤとを有する半導体装置であって、
前記タブはその外周縁が前記半導体素子の外周縁よりも外側に位置するように前記半導体素子よりも大きくなり、
前記半導体素子固定領域と、前記ワイヤ接続領域との間の前記タブ表面には溝が設けられていることを特徴とする。
【0024】
前記溝は前記半導体素子固定領域の全周を囲んでいる。前記接着剤は前記タブのワイヤ接続領域には接着されない。前記タブのワイヤ接続領域及びリードの表面にはメッキ膜が選択的に形成され、前記メッキ膜上に前記ワイヤが接続されている。前記タブの表面の面積が前記タブの裏面の面積よりも大きい。前記タブはその断面が逆台形となっている。前記接着剤は、前記溝の内部にも接着しており、前記半導体素子は、前記半導体素子固定領域よりも大きく、前記溝の上にも前記接着剤を介して固定されている。前記溝は前記ワイヤが接続される領域に対応して選択的に設けられている。前記タブは四角形であり、前記溝は前記タブの4隅には設けられることなく、相互に独立して選択的に設けられている。前記溝は前記四角形の各辺に沿って相互に独立して選択的に設けられている。前記リードには溝が設けられ、前記ワイヤは、前記リード表面上の前記溝よりも前記半導体素子に近い部分に接続されている。
【0025】
前記(1)の手段によれば、(a)タブはその外周縁が前記半導体素子の外周縁よりも外側に位置するように前記半導体素子よりも大きくなっていることから、半導体素子の電極はいずれの位置であっても近くのタブ表面に接続(ダウンボンド)することができる。この場合、半導体素子の全周の外側にタブ表面部分が存在することから、ダウンボンドのワイヤ長さも最も短くすることもできる。ダウンボンドは、グランド電極を共通グランドとなるタブ表面に接続するが、半導体素子のいずれのグランド電極も近くのタブ表面部分に接続できるため、半導体素子が高周波デバイスである場合、回路のグランド電位の安定化が図れる。
【0026】
(b)半導体素子が固定される半導体素子固定領域と、ダウンボンドのためのワイヤが接続されるワイヤ接続領域との間のタブ表面には、半導体素子固定領域を囲むように溝が設けられている。従って、チップをタブに固定する接着剤、即ち、Agペースト内の樹脂成分がタブ表面に染みだしてワイヤ接続領域にまで到達するブリード現象を溝部分で停止させて、溝を越えてワイヤ接続部分に到達させなくすることができる。即ち、接着剤は溝の外側には存在しなくなる。この結果、ワイヤは従来のように樹脂成分上に接続されることなくAgメッキ膜上に接続されるため、ワイヤの強固な接続が可能になり、ワイヤの接続の信頼性が高くなる。即ち、ダウンボンドの接続の信頼性が高くなる。
【0027】
(c)前記(b)からAgペーストからの樹脂成分の染みだし長さは、前記溝で停止される結果、樹脂成分の染みだし面積が従来に比較して小さくなり、タブとレジンとの接着力の低下を抑止できる。この結果、タブとレジンとの剥離が発生し難くなり、パッケージの耐湿性が高くなる。
【0028】
(d)前記溝にはパッケージを形成するレジンが入るため、タブとパッケージとの接着面積(密着面積)が従来に比較して広くなり、タブとレジンとの接着力が高くなる結果、タブとパッケージ(レジン)との剥離が発生し難くなり、パッケージの耐湿性が高くなる。
【0029】
(e)前記溝が存在することによって、例えばAgペーストが塗布された部分や、Agメッキが施された部分など、タブと樹脂の界面での内部応力が大きい上に接着強度が低くなっている部分において剥離が発生した場合に、剥離が伝播し、大きな隙間となって水分の侵入を促進してしまう問題を防ぐことができる。
【0030】
溝部によってブリードを防止する構造を設ける場合には、他の方法によってブリードを防止する場合に比較してリードフレームの材料となる金属板からの製造が容易であるばかりでなく、チップ搭載部分と溝部との平面レイアウト上のマージンの確保が不要であり、またチップの下に溝の一部を配置することさえ可能なため、タブの小型化、特にタブの周囲にリードを配置するタイプのパッケージにおいてはパッケージの小型化を実現することができる。
【0031】
(f)タブはその断面が逆台形となり、タブの半導体素子を固定するタブ表面の面積がタブ裏面の面積よりも大きくなっている。従って、タブの端は先が尖った断面形状になり、レジン内に食い込み埋まる状態となることから、タブがパッケージから剥離し難くなる。
【0032】
(g)タブを逆台形にし、またタブの表面に溝を形成した構造では、タブ表面に突起部を形成することがない。このようにチップ搭載領域(半導体素子固定領域)の周囲に突起部の無いタブの形状を採用することによって、ワイヤループを小さくすることができる。特にワイヤループの長さを小さくすることでリードをタブの近傍に配置することができ、これによってパッケージの小型化を実現することができる。また、ワイヤループの高さを小さくすることで、封止体の高さを小さくでき、パッケージの薄型化を実現することができる。
【0033】
(h)リードには溝が設けられていることから、レジンとの接着面積が従来に比べて大きくなり、リードがレジンから剥離し難くなる。また、レジンがリードに設けた溝内に入るため、食い込み構造からさらにリードがレジンから剥離し難くなる。また、溝が存在するため、パッケージ周面からリードの表面を伝わって内部に進入する水分の経路(パス)が長くなり、リードに接続されるワイヤの水分による腐食を抑止できる。
【0034】
(i)リードのワイヤ接続領域にはAgメッキ膜が形成され、ワイヤはこのAgメッキ膜上に固定されるため、ワイヤの接続強度の向上を図ることができる。
【0035】
(j)ワイヤ接続部分の剥離抑止,タブとレジンとの剥離防止により、本発明の構造によれば、その製造において歩留り向上を図ることができるため半導体装置の製造コストの低減が達成できる。
【0036】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0037】
(実施形態1)
図1乃至図17は本発明の一実施形態(実施形態1)である半導体装置、特にノンリード型半導体装置及びその製造方法に係わる図である。本実施形態1では四角形のパッケージの裏面にタブ及びこのタブに連なるタブ吊りリード並びにタブが露出するQFN型の半導体装置に本発明を適用した例について説明する。
【0038】
QFN型の半導体装置1は、図1乃至図4に示すように、偏平の四角形体(矩形体)からなる絶縁性樹脂で形成される封止体(パッケージ)2を有している。パッケージ2の内部には半導体素子(半導体チップ:チップ)が埋め込まれている。この半導体チップ3は四角形のタブ4のタブ表面(主面)に接着剤5によって固定されている(図2参照)。
【0039】
図4に示すように、パッケージ2の裏面(下面)は実装される面側(実装面)となる。パッケージ2の裏面にはタブ4及びタブ吊りリード6並びにリード7の一面(実装面14)が露出する構造となっている。これらタブ4及びタブ吊りリード6並びにリード7は、パターニングした一枚の銅製のリードフレームで形成される。従って、本実施形態1ではこれらタブ4及びタブ吊りリード6並びにリード7の厚さは同じになっている。
【0040】
図4に示すように、タブ4の4隅は放射状に延在するタブ吊りリード6に連なり、リードフレームの状態ではタブ4を支持する部材となっている。また、タブ4の周辺には、内端をタブ4に近接させるリード7が四角形のパッケージ2の各辺に沿って所定間隔で複数配置されている。タブ吊りリード6及びリード7の外端はパッケージ2の周縁にまで延在している。
【0041】
パッケージ2は偏平の四角形体となっているとともに、角部(隅部)は面取り加工が施されて斜面10となっている。一箇所の斜面10はパッケージ2の形成時のレジン(樹脂)を注入したゲートに連なっていた箇所であり、また、他の3箇所の斜面5はパッケージ2の成形時空気が逃げるエアーベント箇所に連なっていた箇所である。
【0042】
また、パッケージ2の側面は傾斜面11となっている。この傾斜面11は、モールド金型のキャビティからパッケージを抜き取る際、抜き取りを容易にするためにキャビティの側面を傾斜面にした結果によるものである。従って、図1に示すようにパッケージ2の裏面12の大きさに比較して上面13は小さくなっている。前記タブ吊りリード6の外端は前記パッケージ2の斜面10で露出している(図3及び図4参照)。
【0043】
図1及び図2に示すように、リード7及びタブ吊りリード6のパッケージ2に覆われる面では、パッケージ2の立ち上がり縁2aから外側にわずかにリード7及びタブ吊りリード6が突出する。これは、リード7及びタブ吊りリード6を切断する際、パッケージ2から外れたリード7とタブ吊りリード6の部分で切断する結果であり、例えば、立ち上がり縁2aから0.1mm以下の位置の長さになっている。
【0044】
また、図3及び図4に示すように、各リード7の間及びリード7とタブ吊りリード6との間にはレジンバリ9が存在するが、このレジンバリ9もダイとパンチによって切断されるため、パッケージ2の周縁では、レジンバリ9の縁とリード7及びタブ吊りリード6の外端が凹凸することなく直線的になる。レジンバリ9は立ち上がり縁2aの外側のレジン部分であり、リード4の厚さと同じかまたは少し薄い厚さとなっている。
【0045】
本実施形態1ではレジンバリ9はリード7の厚さよりも薄い構造になっている。これは、トランスファモールドにおける片面モールドにおいて、モールド金型の上下型間に樹脂製のシートを張り、このシートにリードフレームの一面が接触するようにしてモールドを行うことからシートがリード間でリード間に食い込むようになるため、レジンバリ9は薄くなり、パッケージの裏面とリードやタブとの間でわずかな段差が発生する(図1及び図2参照)。シートを使用しない場合はレジンバリ9の厚さとリード7の厚さは同じ、またはクリアランスの程度によっては厚くなる。
【0046】
また、トランスファモールドによる片面モールド後、リード7及びタブ吊りリード6の表面にメッキ膜を形成するため、このメッキ膜の存在によってさらにパッケージ2の裏面12とリード7及びタブ4との段差は大きくなる。
【0047】
このようにリード7やタブ吊りリード6の裏面である実装面14がオフセットされた構造では、実装基板等の配線基板に半導体装置1を表面実装する場合、半田の濡れ領域が特定されるため半田実装が良好となる特長がある。
【0048】
一方、図5にも示すように、パッケージ2内のタブ4の表面(主面)には接着剤5を介して半導体素子3が固定されている。接着剤5は、例えば、Agペーストが使用されている。Agペーストはその樹脂成分が染みだし易いことから、その樹脂成分の染みだしを停止させるために、半導体素子3を固定する半導体素子固定領域を囲むように溝20が設けられている。この溝20は、エッチングによって形成され、タブ4の厚さの略半分の深さになっている。即ち、ハーフエッチングによって溝20は形成されている。接着剤5は、図2に示すように、溝20の内側で停止している。このようにするには、半導体素子固定領域に供給するAgペーストの量を調整する。量が多い場合には、Agペーストの樹脂成分は染みだして溝20内に入るだけであり、溝20を乗り越えて溝20の外側にまではみだすことは殆どない。これは、溝20が半導体素子固定領域を囲むような無端状の長い溝であることによる。しかし、これは後述する他の実施形態で説明するように、半導体素子固定領域を断続的に囲む構成でも、その配置位置を選択すれば、充分タブ4の溝20の外側領域であるワイヤ接続領域への樹脂成分の染みだしを抑止することができる。また、タブ4とボンディングワイヤが接続するワイヤ接続領域を囲うように溝20を配置しても、Agペーストからワイヤ接続領域への樹脂成分の染み出しを防ぐことができる。
【0049】
なお、溝20はプレス加工によって形成してもよい。プレス加工でV溝を形成した場合、V溝周辺は変形し盛り上がる。この盛り上がり量はV溝深さ、幅により影響を受けるが、一般的には5μm程度となる。この隆起部分の存在により、チップボンディング時のAgペーストの樹脂成分の染みだしは停止され、ワイヤ接続領域の汚染(ブリード現象)を防止することができる。
【0050】
また、溝20の存在によって、タブ4とパッケージ2を構成するビフエニール系樹脂(レジン)との接着面積(密着面積)が増大する。また、タブ4の溝20にレジンが食い込む構造となることもあってタブ4がレジンから剥離し難くなる。
【0051】
タブ4は、図10に示すように、逆台形断面となり、パッケージ2を構成するレジン内に埋没するタブ表面21の面積がパッケージ2から露出するタブ裏面22の面積よりも大きくなっている。従って、タブ4の周縁の三角形状断面の突出部分23はパッケージ2内に食い込むことになり、タブ4のパッケージ2からの剥離を一層防止でき、タブ4とレジンの密着性はさらに向上する。
【0052】
なお、タブ4を逆台形とするため、即ち、タブ4の周縁を三角形状断面の突出部分23とするには、両面エッチングを施す際に、表面側のエッチングレジストパターンが裏面側のエッチングレジストパターンよりも大きくすることによって形成することができる。例えば表面側のエッチングパターンが裏面側より0.1mm外周の大きなパターンを採用することにより、図10に示すような突出部分23を形成することができる。
【0053】
半導体素子3の上面には図示しないがその四角形の各辺に沿って電極が設けられている。この電極にはワイヤ25の一端が接続されている。ワイヤ25の他端は、リード7の内端部分の表面に接続される。また、一部のワイヤ25は溝20の外側のタブ4の表面に接続される(ダウンボンド)。このダウンボンドはタブ4を共通グランドとするものである。高周波系のデバイスは、回路の安定性から多くの箇所でグランドに接地したい要求があり、ダウンボンドはこの点で好ましい。前記リード7及びタブ4のワイヤ接続領域には、選択的にメッキ膜26が形成されていて、ワイヤとの接続を良好としている。例えば、メッキ膜26はAgメッキ膜となっている。これにより、ワイヤの接続強度は向上する。また、溝20の外側のタブ表面に接続されるワイヤ25は、半導体素子3を固定する接着剤5の樹脂成分がタブ表面のワイヤ接続領域上に存在しないことから、ワイヤ接続強度は高いものとなるとともに、樹脂成分が介在する結果発生するワイヤ剥離も起きなくなる。
【0054】
また、前記リード7の内端寄りの表面には、その幅員方向に沿って溝27が設けられている。パッケージ2のワイヤ接続領域はこの溝27と内端との間の領域となる。前記溝27の存在によって、リード7とレジンとの接着面積(密着面積)が増大することと、レジンの溝27への食い込みによって、リード7とパッケージ2との接続強度が向上し、リード7がパッケージ2から剥離し難くなる。
【0055】
図6及び図7は半導体装置1を配線基板からなる実装基板30に実装した断面図である。実装基板30の一面には、前記半導体装置1の外部電極端子となるリード7やタブ吊りリード6に対応して、電極(ランド)31が設けられている。そして、これらランド31上に半導体装置1の外部電極端子となるリード7やタブ吊りリード6が重ねられ、かつ半田等による接合材32を介して電気的に接続されている。ランド31は、図7に示すように、配線33の一部で形成されている。
【0056】
本実施形態1においては、信頼性を考慮して、タブ表面とパッケージを形成する樹脂(レジン)との接触面積を広くするために、タブ表面はパッケージ内に存在する構成とした。また、放熱性を考慮して、チップで発生する熱を広い面積に亘って伝えるため、タブはチップより大きい構成とした。また、タブとレジンとの密着性を考慮して、タブの縁がレジン内に庇状に食い込むようにするため、タブを逆台形断面構造とした。
【0057】
ここで、半導体装置1の各部の寸法の一例を挙げる。リードフレーム(タブ4,タブ吊りリード6,リード7)の厚さは0.2mm、チップ3の厚さは0.28mm、半導体装置1の厚さは1.0mm、リード7の幅は0.2mm、リード7の長さは0.5mm、リード7のワイヤ接続領域はリード7の内端から0.2〜0.3mm、タブ4のワイヤ接続箇所(点)は搭載されたチップ3の端から1.0mm、タブ4の表面に設けられる溝20の幅は0.15mm、溝20の外縁からワイヤ接続箇所(点)までの距離は0.15mm、ワイヤ接続箇所(点)からタブ4の外周縁までの距離は0.10mmである。また、タブ4の突出部分23の先端とリード7の内端との間隔は0.2mmである。
【0058】
従って、ダウンボンド部ワイヤは、その他ワイヤに比べ平面寸法で約0.8mm短縮可能である。これにより、特に高周波特性が要求される半導体装置においては、電気特性劣化防止効果がある。
【0059】
また、タブ断面形状を逆台形とすることで、タブ露出部端とリード内端との距離は、タブ4の突出部分23の先端とリード7の内端に比べ大きくとることが可能となるため、基板実装時のリード7との短絡に対して余裕度が大きくなる。つまり、タブ断面形状を逆台形としなかった場合に比べ、タブ上面とタブ露出面の寸法差分0.2mmだけ、パッケージを小型にすることが可能となる。
【0060】
つぎに、本実施形態1の半導体装置1の製造方法について、図8乃至図17を参照しながら説明する。図8は本実施形態1によるQFN型の半導体装置1を製造する際使用するマトリクス構成のリードフレーム40の模式的平面図である。
【0061】
このリードフレーム40は、単位リードフレームパターン41がX方向に沿って20行、Y方向に沿って4列配置され、1枚のリードフレーム40から80個の半導体装置1を製造することができる。リードフレーム40の両側には、リードフレーム40の搬送や位置決め等に使用するガイド孔42a〜42cが設けられている。
【0062】
また、各列の左側には、トランスファモールド時、ランナーが位置する。そこでランナー硬化レジンをエジェクターピンの突き出しによってリードフレーム25から引き剥がすため、エジェクターピンが貫通できるエジェクターピン孔43が設けられている。また、このランナーから分岐し、キャビティに流れるゲート部分で硬化したゲート硬化レジンをエジェクターピンの突き出しによってリードフレーム40から引き剥がすため、エジェクターピンが貫通できるエジェクターピン孔44が設けられている。
【0063】
図9は単位リードフレームパターン41の一部を示す平面図である。単位リードフレームパターン41は、実際に製造するパターンであることから、模式図である図1乃至図6とは必ずしも一致しないことをことわっておきたい。
【0064】
単位リードフレームパターン41は矩形枠状の枠部45を有している。この枠部45の4隅からタブ吊りリード6が延在し、中央のタブ4を支持するパターンとなっている。枠部45の各辺の内側から内方に向かって複数のリード7が延在し、その内端はタブ4の外周縁に近接している。タブ4及びリード7の表面に溝20,27があること、溝20の外側のワイヤ接続領域及びリード7の内端側のワイヤ接続領域にメッキ膜26(図9では点々がほどこされている領域)が設けられていること、タブ4が逆台形断面であること(図10参照)は同じである。図9において示す一点鎖線で示される矩形部分が絶縁性樹脂で形成されるパッケージ2の外郭線である。
【0065】
また、図11乃至図14はリード7の変形例であるが、リード7の断面を図12及び図13に示すように、パッケージ2内に埋没する側、即ちリード7の表面を幅広とし、実装面14となる面を狭くすれば、前記タブ4の場合と同様にパッケージ2からリード7が抜け難くなる。
【0066】
このようなリードフレーム40を用いて半導体装置1を製造する場合、最初に図15に示すように、タブ4の溝20の内側の半導体素子固定領域に接着剤5としてAgペーストが所定量塗布される。その後、前記Agペースト上に半導体素子3が位置決めされる。つぎに、前記Agペーストをベークして硬化させ、タブ4の表面(主面)に半導体素子3を固定する。この工程においては、Agペーストの供給量が精密に制御される。この結果、溝20を乗り越えてタブ4のワイヤ接続領域にAgペーストやAgペーストから染みだす樹脂成分が到達しなくなる。
【0067】
つぎに、図16に示すように、半導体素子3の電極とリード7との間のワイヤボンディング、及び半導体素子3の電極と溝20の外側のタブ4のワイヤ接続領域のタブ表面との間のワイヤボンディングが行われる。半導体素子3の電極とタブ4との間に接続されるワイヤがダウンボンドとなる。前記パッケージ2及びタブ4のワイヤ接続領域にはAgメッキからなるメッキ膜26が設けられていることから、ワイヤの接続強度は高いものとなる。
【0068】
また、前述のように、タブ4の溝20を乗り越えてタブ4のワイヤ接続領域にAgペーストやAgペーストから染みだす樹脂成分が到達しないので、タブ4のワイヤ接続領域は清浄に保たれる。従って、このダウンボンドの接続性は良好となり、ダウンボンド強度は高いものとなり、ワイヤのタブ4のワイヤ接続領域からの剥離は発生しなくなる。
【0069】
つぎに、図17に示すように、常用のトランスファモールドによって所定領域に片面モールドが行われ、絶縁性樹脂で構成されるパッケージ2が形成される。その後、半田メッキ処理が行われる結果、タブ4及びタブ吊りリード6並びにリード7の表面には半田メッキ膜46が形成される。さらに、不要なリードフレーム部分が切断され、同図に記載されるような半導体装置1が製造される。
【0070】
本実施形態1によれば以下の効果を有する。
【0071】
(1)タブ4はその外周縁が半導体素子(チップ)3の外周縁よりも外側に位置するようにチップ3よりも大きくなっていることから、チップ3の電極はいずれの位置であっても近くのタブ表面に接続(ダウンボンド)することができる。この場合、チップ3の全周の外側にタブ表面部分が存在することから、ダウンボンドのワイヤ長さも最も短くすることもできる。ダウンボンドは、グランド電極を共通グランドとなるタブ表面に接続するが、チップ3のいずれのグランド電極も近くのタブ表面部分に接続できるため、半導体素子が高周波デバイスである場合、回路のグランド電位の安定化が図れる。
【0072】
(2)チップ3が固定される半導体素子固定領域と、ダウンボンドのためのワイヤ25が接続されるワイヤ接続領域との間のタブ表面には、半導体素子固定領域を囲むように溝20が設けられている。従って、チップ3をタブ4に固定する接着剤5、即ち、Agペースト内の樹脂成分がタブ表面に染みだしてワイヤ接続領域にまで到達するブリード現象を溝部分で停止させて、溝20を越えてワイヤ接続部分に到達させなくすることができる。即ち、接着剤5は溝20の外側には存在しなくなる。この結果、ワイヤ25は従来のように樹脂成分上に接続されることなくAgメッキ膜上に接続されるため、ワイヤ25の強固な接続が可能になり、ワイヤ25の接続の信頼性が高くなる。即ち、ダウンボンドの接続の信頼性が高くなる。
【0073】
(3)前記(2)からAgペーストからの樹脂成分の染みだし長さは、前記溝20で停止される結果、樹脂成分の染みだし面積が従来に比較して小さくなり、タブ4とレジン(パッケージ2)との接着力の低下を抑止できる。この結果、タブ4とレジンとの剥離が発生し難くなり、パッケージ2の耐湿性が高くなる。
【0074】
(4)溝20にはパッケージ2を形成するレジンが入るため、タブ4とパッケージ2との接着面積(密着面積)が従来に比較して広くなり、タブ4とレジンとの接着力が高くなる結果、タブ4とパッケージ(レジン)との剥離が発生し難くなり、パッケージ2の耐湿性が高くなる。
【0075】
(5)前記溝20が存在することによって、例えばAgペーストが塗布された部分や、Agメッキが施された部分など、タブ4と樹脂の界面での内部応力が大きい上に接着強度が低くなっている部分において剥離が発生した場合に、剥離が伝播し、大きな隙間となって水分の侵入を促進してしまう問題を防ぐことができる。
【0076】
溝部によってブリードを防止する構造を設ける場合には、他の方法によってブリードを防止する場合に比較してリードフレームの材料となる金属板からの製造が容易であるばかりでなく、チップ搭載部分と溝部との平面レイアウト上のマージンの確保が不要であり、またチップの下に溝の一部を配置することさえ可能なため、タブの小型化、特にタブの周囲にリードを配置するタイプのパッケージにおいてはパッケージの小型化を実現することができる。
【0077】
(6)タブ4はその断面が逆台形となり、タブ4のチップ3を固定するタブ表面の面積がタブ裏面の面積よりも大きくなっている。従って、タブ4の端は先が尖った断面形状(突出部分23)になり、レジン内に食い込み埋まる状態となることから、タブ4がパッケージ2から剥離し難くなる。
【0078】
(7)タブ4を逆台形にし、またタブ4の表面に溝20を形成した構造では、タブ表面に突起部を形成することがない。このようにチップ搭載領域(半導体素子固定領域)の周囲に突起部の無いタブの形状を採用することによって、ワイヤループを小さくすることができる。特にワイヤループの長さを小さくすることでリード7をタブ4の近傍に配置することができ、これによってパッケージ2の小型化を実現することができる。また、ワイヤループの高さを小さくすることで、封止体2の高さを小さくでき、パッケージ2の薄型化を実現することができる。
【0079】
(8)リード7には溝27が設けられていることから、レジンとの接着面積が従来に比べて大きくなり、リード7がレジンから剥離し難くなる。また、レジンがリード7に設けた溝27内に入るため、食い込み構造からさらにリード7がレジンから剥離し難くなる。また、溝27が存在するため、パッケージ周面からリード7の表面を伝わって内部に進入する水分の経路(パス)が長くなり、リード7に接続されるワイヤ25の水分による腐食を抑止できる。
【0080】
(9)リード25のワイヤ接続領域にはAgメッキ膜(メッキ膜26)が形成され、ワイヤ25はこのAgメッキ膜上に固定されるため、ワイヤ25の接続強度の向上を図ることができる。
【0081】
(10)ワイヤ接続部分の剥離抑止,タブ4とレジンとの剥離防止により、本発明の構造によれば、その製造において歩留り向上を図ることができるため半導体装置の製造コストの低減が達成できる。
【0082】
(11)タブ4の突出部分23の先端とリード7の内端との間隔を狭めることができるため、パッケージ2のサイズを小さくでき、半導体装置1の小型化が達成できる。
【0083】
(実施形態2)
図18及び図19は本発明の他の実施形態(実施形態2)であるノンリード型半導体装置に係わる図であって、図18はノンリード型半導体装置の模式的断面図、図19はタブの模式的拡大平面図である。
【0084】
本実施形態2では、実施形態1の構成の半導体装置1において、タブ4のタブ表面に形成される溝20を幅広くするとともに、半導体素子固定領域内にまで食い込ませた構造になっている。本実施形態2の半導体装置1では、リード7には溝を設けていないが、設けてよいことは勿論である。
【0085】
本実施形態2では、溝20を幅広にするとともに、半導体素子固定領域(チップボンディング領域)内に食い込むような構成にすることから、実施形態1のように半導体素子固定領域とワイヤ接続領域との間に独立した溝を設ける構成に比較してタブ4の大きさを小さくすることができる。
【0086】
また、本実施形態2では、図19に示すように、前記溝20はワイヤ接続の安定性を考慮して四角形の隅部には設けないパターンになっている。即ち、四角形の各辺に沿ってそれぞれ独立して延在する構成になっている。チップ3の4隅をタブ4がAgペースト層を介して支持することで熱伝達性が向上するとともに、チップ3の安定した固定が可能となることで、ワイヤプル強度の安定向上効果が得られる。
【0087】
また、リードフレームについて言うならば、隅部(コーナ部)に溝20を設けないことで、溝20が途切れたタブ表面で接着剤5を介してタブ4を支持できるため、搭載するチップサイズ制限をなくすことができ、汎用性が高いリードフレームとなる。
【0088】
溝20の途切れたコーナ部はワイヤが張られない領域であり、接着剤5の樹脂成分がタブ吊りリード6方向に染みだしても支障のない領域である。
【0089】
本実施形態2では、溝20のパターンは図19に特定されるものではない。即ち、本実施形態2ではコーナ部に溝20を設けない構造としたが、幾つかの溝20は所定のコーナ部まで延在させ、幾つかの溝20は所定のコーナ部にまで延在しないようにして、安定してチップを搭載するようにしてもよい。また、各ワイヤが接続される箇所に対応して溝20を配置してブリード現象を防止するようにしてもよい。
【0090】
(実施形態3)
図20は本発明の他の実施形態(実施形態3)であるノンリード型半導体装置の模式的断面図である。
【0091】
本実施形態3の半導体装置1は、タブ4の外周部のワイヤ接続領域を除いて搭載するチップ3のチップサイズよりも大きい底が平坦となる窪み50を設けた構成である。この例では、チップ3が窪み50の平坦な底に接着剤5で固定されるため、窪み50の深さと、接着剤5の厚さを選択すれば、チップ3の底面がタブ表面の高さを越えて窪み50の底側に入るようになり、半導体装置1の高さhを実施形態1の半導体装置1の場合の高さHに比べて低くすることができる。
【0092】
従って、本実施形態3の半導体装置1は実装高さを低くすることができる。この結果、この半導体装置1を組み込む、高周波半導体装置,デジタルカメラ及びディスク製品のコントローラ及びモジュール等の薄型化が達成できる。
【0093】
Agペーストからなる接着剤5の厚さは、例えば、20〜30μm程度と厚くした場合には、緩衝材としての役割を果たし、熱膨張係数差によって生じる応力の緩和効果がある。
【0094】
また、チップ3を窪み50の底に安定に固定するため、接着剤に代えて厚さが一定なシート(両面接着シート等)を使用してもよい。
【0095】
(実施形態4)
図21乃至図23は本発明の他の実施形態(実施形態4)であるノンリード型半導体装置に係わる図である。図21は一部を切り欠いた半導体装置の平面図、図22は図21のE−E線に沿う拡大断面図である。
【0096】
本実施形態4の半導体装置1は、実施形態1の半導体装置1における溝(溝20)に代えてタブ4を貫通するスリット(長孔)60としたものである。
【0097】
スリット60は貫通孔であることから、四角形の半導体チップ3(半導体素子固定領域)の全周を囲むように配置することは、半導体素子固定領域が支持できなくなることからできない。従って、本実施形態4では、四角形の半導体素子固定領域(半導体チップ3)の各辺に沿って延在する真っ直ぐなスリット60をそれぞれ独立して設けるようにしてある。
【0098】
また、タブ4はタブ裏面22の周囲がハーフエッチング、またはコイニングされて段付き状に薄くなり、一部のタブ裏面22がパッケージ2から露出する構造になっている。即ち、図21及び図22に示すようにタブ4の中央部分のみがパッケージ2の裏面12に露出し、その周辺部分はパッケージ2内に埋没する。前記露出部分は、縦g、横nなる寸法を有している。この寸法は自由に設定可能であることは勿論である。なお、スリット60はタブ4の薄い部分に設けられている。
【0099】
これ以外の部分は図においてメッキ膜等を省略してあるが実施形態1の半導体装置1と同様であり、その製造方法も実施形態1と同様である。
【0100】
ここで、特に限定はされるものではないが、本実施形態3の半導体装置1の図21に示す寸法の一例を示す。半導体装置1は平面的に見てパッケージ2やタブ4は正方形である。一面のリード7の先端から反対面のリード7の先端までの長さaは6.20mm、パッケージ2の外形寸法bは6.00mm、タブ4の一辺の長さcは4.60mm、スリット60の長さは3.40mm、スリット60の幅は0.20mmでリード7やタブ吊りリード6の幅と同じである。また、スリット60の外縁からタブ4の縁までの距離fは0.30mmである。
【0101】
本実施形態4の半導体装置1は、実施形態1の半導体装置1における半導体素子固定領域とワイヤ接続領域との間に設ける溝20を、タブ4を貫通するスリット60に変えた構成である。従って、溝20を設けた場合と同様な作用に伴う効果を有することができる。
【0102】
即ち、本実施形態4によれば、(a)ダウンボンドのワイヤ長さを短くできる。従って、高周波デバイスにおいては回路のグランド電位の安定化が図れる。
【0103】
(b)スリット60によってワイヤ接続領域における接着剤5に起因する汚染を防止でき、ダウンボンドの接続の信頼性を高めることができる。
【0104】
(c)スリット60を設けることで接着剤5の樹脂成分の染みだし長さを小さくでき、タブ4とレジンとの剥離を起き難くすることができ、パッケージ2の耐湿性を高めることができる。
【0105】
(d)タブ表面の面積がタブ裏面の面積よりも大きくなる構造となることから、タブ4がレジン内に食い込み、タブ4がパッケージ2から剥離し難くなる。
【0106】
(e)タブ表面に突起部が無いことから、ワイヤループを低くかつ小さくすることができ、パッケージ2の薄型化及び小型化を実現することができる。
【0107】
(f)リード7には溝27が設けられていることから、リード7がレジンから剥離し難くなるとともに、リード7を伝わっての水分の浸入経路を長くでき、リード7に接続されるワイヤ25の水分による腐食を抑止できる。
【0108】
(g)ワイヤ25はAgメッキ膜上に固定されるため、ワイヤ25の接続強度の向上を図ることができる。
【0109】
(h)ワイヤ接続部分の剥離抑止,タブ4とレジンとの剥離防止により、半導体装置の製造歩留り向上及び製造コストの低減が達成できる。
【0110】
また、本実施形態4の半導体装置1では、半導体素子固定領域とワイヤ接続領域との間にスリット60を設けることから、タブ4の各辺に沿うワイヤ接続領域はその両端部分をスリット60の端から外れたタブ部分で支持されることになる。従って、スリット60に直交する方向に樹脂で構成されるパッケージ2と、金属で構成されるタブ4の熱膨張係数差に起因する熱応力(熱歪み)が発生した場合、スリット60に沿って延在するワイヤ接続領域はスリット60に直交する方向では樹脂と共に動くことができるため、ワイヤ25がタブ4のワイヤ接続領域から剥離し難くなり、ワイヤボンディングの信頼性が高くなる。
【0111】
また、本実施形態4の半導体装置1では、半導体素子固定領域とワイヤ接続領域との間にタブ4を貫通するスリット60を設けているとともに、このスリット60が設けられるタブ4部分は薄く形成され、かつこの薄い部分はパッケージ2から内部に位置している。従って、パッケージ2を構成する樹脂によってスリット60の外側に位置するワイヤ接続領域を有するタブ部分は上下左右全周を樹脂で囲まれるため、樹脂とタブ4との接着力が大きくなり、タブ4がパッケージ2から剥離し難くなる。
【0112】
また、本実施形態4の半導体装置1では、タブ4を加工して、タブ4の裏面をパッケージ2の裏面12に露出する部分と、パッケージ2内に埋没する部分を有する構成にしている。従って、このパッケージ2内に埋没する部分に対応する実装基板において配線設計が可能になる。
【0113】
即ち、図23は本実施形態4のノンリード型半導体装置の実装基板におけるタブの専有面積等を示す模式的平面図である。図23に示すように、実装基板30半導体装置固定領域には半導体装置1のパッケージ2の裏面12に露出するリード7の実装面14に対応してランド31が配置されている。ランドは四角形の各辺に沿って配列されるため、ランド列の内側は四角形領域となる。また、この四角形領域の中央には、前記タブ4のタブ裏面22と接続されるランド31aが設けられている。ランド31aはタブ裏面22とランド31aを導電性の接合材32で確実に接続させるため、タブ裏面22の寸法(縦g、横n)よりも僅かに大きくなっている。このタブ裏面22はランド31aとランド31がショートを起こさないための寸法(t)を確保することを条件としてその大きさを自由に選択できるものである。図23でハッチングを施した四角形領域が、タブ4のタブ裏面22を最大に露出させる際の大きさであり、ランド31aの最大の大きさである。
【0114】
従って、タブ4のタブ裏面22を縦g、横nとした場合、図23のハッチングを施した四角形枠領域pは絶縁性の樹脂で形成されるパッケージ2の裏面12が占有する領域となる。この結果、実装基板30のこの四角形枠領域pには配線33やスルーホール34を配置することができ、実装基板30の配線のレイアウト設計の自由度が高くなる。
【0115】
図24は本実施形態4の変形例であるノンリード型半導体装置の一部を切り欠いた平面図である。この変形例では、半導体素子固定領域とタブ4の各辺に沿うワイヤ接続領域との間一列に断続的に複数のスリット60を配置した例である。本変形例では断続的に2本のスリット60を一列に配置したものである。このように、スリット60を断続的に配置することによってタブ4の辺に沿うワイヤ接続領域のスリット60に直交する方向の剛性が実施形態4の長い1本の場合に比較して高められる効果がある。
【0116】
(実施形態5)
図25は本発明の他の実施形態(実施形態5)であるノンリード型半導体装置の一部を切り欠いた平面図である。本実施形態5は実施形態4の半導体装置1において、スリット60の両端部分にスリット60からタブ4の外周に向かうスリット61を設けてある。このスリット61はタブ4を貫通する構造となる。従って、このスリット61の先端はタブ4の縁に到達するとワイヤ接続領域が支持されなくなるため、スリット61の先端はタブ4の縁に到達しない構造となる。
【0117】
この構造では、タブ4の各辺に沿うワイヤ接続領域が、タブ4とレジン(パッケージ2)の熱膨張係数差に起因する熱歪みがスリット61で分断されるような構成になり、ワイヤ接続領域に接続されるワイヤ25がスリット61間のレジンとともに移動可能となり、ワイヤ25がワイヤ接続領域から剥離し難くなる。このスリット61はスリット60の延在方向における熱歪みを緩和し、スリット60による効果よりも効果は低くなるが、スリット60のスリット60に直交する方向の熱歪み緩和効果と似たような効果を有することになる。
【0118】
図26は本実施形態5の変形例であるノンリード型半導体装置を示す一部を切り欠いた平面図である。この変形例では、タブ4の各辺に沿って複数(2本)のスリット60を一列に配置するとともに、これら各スリット60の両端に前記スリット61を配置した例である。この変形例によれば、スリット61が複数配置されるため、前述の熱歪みを緩和効果はさらに高くなるものである。
【0119】
本実施形態5では、スリット60とスリット60から延在するスリット61によって一部の前記ワイヤ接続領域が囲まれる構成となる。従って、このような構成では、真っ直ぐ延在するスリット60の両端の外側のタブ4表面を半導体チップ3をタブ4に固定するための接着剤5(ペースト材)が迂回してワイヤ接続領域に流れ込むのを防止する役割も期待できる。この結果、ワイヤ接続領域に接続するワイヤ25のボンディング性が良好となり、半導体装置1の信頼性も高くなる。
【0120】
なお、前述の熱歪み緩和効果を得るため、タブ4の外周縁から内側に向けてスリットを1乃至複数設けてもよい。
【0121】
(実施形態6)
図27は本発明の他の実施形態(実施形態6)であるノンリード型半導体装置におけるタブの一部を示す斜視図である。本実施形態6ではタブ4の各辺に沿って設けられる半導体素子固定領域とワイヤ接続領域と間のスリット60の両端に前記スリット61に変わって底のある溝70を設ける例である。即ち、スリット60タブ4の外周に向かって溝70が1本乃至複数本設けた例である。
【0122】
この例では溝70は底が存在することから、スリットとは異なり、タブ4の縁にまで到達してもワイヤ接続領域の支持ができることから特に問題はない。
【0123】
本実施形態6でもタブ4を貫通するスリットの場合よりも効果は低いが、微視的にみれば、溝70の存在によってタブ4の表層部分は、溝70の存在によってタブ4の各辺に沿うワイヤ接続領域が、タブ4とレジン(パッケージ2)の熱膨張係数差に起因する熱歪みが分断されるような構成になり、ワイヤ接続領域に接続されるワイヤ25が溝70間のレジンとともに移動可能となり、ワイヤ25がワイヤ接続領域から剥離し難くなる。
【0124】
本実施形態6では、スリット60とスリット60から延在する溝70によって一部の前記ワイヤ接続領域が囲まれる構成となる。従って、このような構成では、真っ直ぐ延在するスリット60の両端の外側のタブ4表面を半導体チップ3をタブ4に固定するための接着剤5(ペースト材)が迂回してワイヤ接続領域に流れ込むのを防止する役割も期待できる。この結果、ワイヤ接続領域に接続するワイヤ25のボンディング性が良好となり、半導体装置1の信頼性も高くなる。また、前述のように前記スリット60から延在する溝70をタブ4の縁にまで到達させても図27に示すような構造と同様の効果を得ることができる。
【0125】
なお、前述の熱歪み緩和効果を得るため、タブ4の外周縁から内側に向けて溝を1乃至複数設けてもよい。
【0126】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0127】
前記実施形態では、QFN型の半導体装置の製造に本発明を適用した例について説明したが、例えば、SON型半導体装置の製造に対しても本発明を同様に適用でき、同様の効果を有することができる。さらに、本発明はノンリード型半導体装置に限定されることなく、他の構造の半導体装置にも同様に適用でき、同様の効果を有することができる。
【0128】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明は、ここに記載する全ての効果を達成する構成に限定する物ではなく、ここに記載する効果の一部を達成する構成も本発明の構成として含む物である。
【0129】
(1)ワイヤの接続の信頼性が高い半導体装置及びノンリード型半導体装置を提供することができる。
【0130】
(2)ダウンボンド接合部の信頼性が高い半導体装置及びノンリード型半導体装置を提供することができる。
【0131】
(3)ダウンボンド接合部の信頼性が高い半導体装置及びノンリード型半導体装置を提供することができる。
【0132】
(4)半導体素子を搭載するタブと、パッケージを構成するレジンとの密着性が高い半導体装置及びノンリード型半導体装置を提供することができる。
【0133】
(5)タブ表面とパッケージを構成するレジンとの剥離を防止できる半導体装置及びノンリード型半導体装置を提供することができる。
【0134】
(6)タブの中央部分をパッケージから露出させ周囲をパッケージ内に位置させる半導体装置構造とすることによって、この半導体装置を実装する実装基板における配線設計の自由度が向上する。
【図面の簡単な説明】
【図1】本発明の一実施形態(実施形態1)であるノンリード型半導体装置の模式的断面図である。
【図2】前記ノンリード型半導体装置の一部を示す拡大断面図である。
【図3】前記ノンリード型半導体装置の平面図である。
【図4】前記ノンリード型半導体装置の底面図である。
【図5】前記ノンリード型半導体装置の内部構成を示す模式図である。
【図6】本実施形態1のノンリード型半導体装置の実装状態を示す模式的断面図である。
【図7】本実施形態1のノンリード型半導体装置の実装状態を示す模式的平面図である。
【図8】本実施形態1のノンリード型半導体装置の製造で使用するリードフレームの模式的平面図である。
【図9】前記リードフレームの単位リードフレームパターンの一部を示す平面図である。
【図10】前記リードフレームのタブの拡大断面図である。
【図11】本実施形態1の変形例によるリードフレームにおける1本のリード部分を示す拡大平面図である。
【図12】図11のA−A線に沿う断面図である。
【図13】図11のB−B線に沿う断面図である。
【図14】図11のC−C線に沿う断面図である。
【図15】本実施形態1のノンリード型半導体装置の製造において、タブの主面に半導体チップが搭載され状態を示すリードフレームの一部の拡大断面図である。
【図16】本実施形態1のノンリード型半導体装置の製造において、ワイヤボンディングが行われたリードフレームの一部の拡大断面図である。
【図17】本実施形態1のノンリード型半導体装置の製造において、樹脂封止が行われ、不要リードフレーム部分が切断除去された半導体装置の拡大断面図である。
【図18】本発明の他の実施形態(実施形態2)であるノンリード型半導体装置の模式的断面図である。
【図19】本実施形態2のノンリード型半導体装置におけるタブの模式的拡大平面図である。
【図20】本発明の他の実施形態(実施形態3)であるノンリード型半導体装置の模式的断面図である。
【図21】本発明の他の実施形態(実施形態4)であるノンリード型半導体装置の一部を切り欠いた平面図である。
【図22】図21のE−E線に沿う拡大断面図である。
【図23】本実施形態4のノンリード型半導体装置の実装基板におけるタブの専有面積等を示す模式的平面図である。
【図24】本実施形態4の変形例であるノンリード型半導体装置の一部を切り欠いた平面図である。
【図25】本発明の他の実施形態(実施形態5)であるノンリード型半導体装置の一部を切り欠いた平面図である。
【図26】本実施形態5の変形例であるノンリード型半導体装置を示す一部を切り欠いた平面図である。
【図27】本発明の他の実施形態(実施形態6)であるノンリード型半導体装置におけるタブの一部を示す斜視図である。
【符号の説明】
1…半導体装置、2…封止体(パッケージ)、2a…立ち上がり縁、3…半導体素子(半導体チップ:チップ)、4…タブ、5…接着剤、6…タブ吊りリード、7…リード、9…レジンバリ、10…斜面、11…傾斜面、12…裏面(下面)、13…上面、14…実装面、20…溝、21…タブ表面、22…タブ裏面、23…突出部分、25…ワイヤ、26…メッキ膜、27…溝、30…実装基板、31,31a…ランド、32…接合材、33…配線、34…スルーホール、40…リードフレーム、41…単位リードフレームパターン、43,44…エジェクターピン孔、45…枠部、46…半田メッキ膜、50…窪み、60,61…スリット、70…溝。

Claims (7)

  1. 絶縁性樹脂からなる封止体と、
    前記封止体の実装面に裏面を露出しており、前記裏面と反対側の表面に半導体素子固定領域とワイヤ接続領域を有しているタブと、
    前記封止体の実装面に裏面を露出する複数のリードと、
    前記封止体内に位置し、前記タブの表面に接着剤を介して、前記半導体素子固定領域上に固定される半導体素子と、
    前記半導体素子の主面上に形成された複数の電極と、
    前記リードの表面に選択的に形成された第1メッキ膜と
    前記複数の電極と前記リードの表面とを、前記第1メッキ膜を介して、電気的に接続する導電性の第1ワイヤと、
    前記タブのワイヤ接続領域に形成された第2メッキ膜と
    前記半導体素子の電極と前記タブのワイヤ接続領域とを、前記第2メッキ膜を介して、電気的に接続する導電性の第2ワイヤとを有する半導体装置であって、
    前記タブはその外周縁が前記半導体素子の外周縁よりも外側に位置するように前記半導体素子よりも大きくなり、
    前記タブの表面の面積は裏面の面積より大きく、
    前記複数のリードの裏面は前記封止体の実装面から突出し、
    前記複数のリードの表面には第1溝が形成され、
    前記半導体素子固定領域と、前記ワイヤ接続領域との間の前記タブ表面には第2溝が設けられ
    前記第2溝は前記接着剤と第2メッキ膜との間に位置していることを特徴とするQFN構造またはSON構造の半導体装置。
  2. 前記第2溝は前記半導体素子固定領域の全周を囲んでいることを特徴とする請求項1記載の半導体装置。
  3. 前記接着剤は前記タブのワイヤ接続領域には接着されないことを特徴とする請求項1記載の半導体装置。
  4. 前記タブはその断面が逆台形となっていることを特徴とする請求項記載の半導体装置。
  5. 前記タブの平面形状は四角形であり、前記第2溝は前記タブの4隅には設けられることなく、相互に独立して選択的に設けられていることを特徴とする請求項1記載の半導体装置。
  6. 前記タブの平面形状は四角形であり、
    前記第2溝は前記四角形の各辺に沿って相互に独立して選択的に設けられていることを特徴とする請求項1記載の半導体装置。
  7. 前記第1および第2溝はプレス加工によって形成された溝であることを特徴とする請求項1記載の半導体装置。
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Families Citing this family (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354689A (ja) * 1998-06-04 1999-12-24 Oki Electric Ind Co Ltd フレーム状基板とその製造方法及び半導体装置の製造方法
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6847103B1 (en) * 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
JP2002076228A (ja) 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP5183583B2 (ja) * 2000-12-28 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置
JP3895570B2 (ja) 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP4308528B2 (ja) * 2001-01-31 2009-08-05 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
US7034382B2 (en) * 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6661102B1 (en) * 2002-01-18 2003-12-09 Advance Micro Devices, Inc. Semiconductor packaging apparatus for controlling die attach fillet height to reduce die shear stress
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7135760B2 (en) * 2002-09-30 2006-11-14 St Assembly Test Services Ltd. Moisture resistant integrated circuit leadframe package
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
JP2004260364A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体装置及び高出力電力増幅装置並びにパソコンカード
JP4467903B2 (ja) * 2003-04-17 2010-05-26 大日本印刷株式会社 樹脂封止型半導体装置
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
JP4357885B2 (ja) * 2003-06-17 2009-11-04 大日本印刷株式会社 Icカードモジュール用のメタルサブストレート部材とicカードモジュールの作製方法
JP4451298B2 (ja) * 2004-12-20 2010-04-14 大日本印刷株式会社 Icカードモジュール体
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US7153724B1 (en) * 2003-08-08 2006-12-26 Ns Electronics Bangkok (1993) Ltd. Method of fabricating no-lead package for semiconductor die with half-etched leadframe
JP2005086014A (ja) * 2003-09-09 2005-03-31 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
CA2540308C (en) * 2003-09-26 2013-08-06 Alza Corporation Drug coating providing high drug loading and methods for providing the same
US7060535B1 (en) 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
WO2005055320A1 (en) * 2003-12-03 2005-06-16 Koninklijke Philips Electronics N.V. Integrated circuit package and leadframe
US20050133888A1 (en) * 2003-12-18 2005-06-23 Harvatek Corporation Semiconductor packaging substrate
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
TWI254437B (en) * 2003-12-31 2006-05-01 Advanced Semiconductor Eng Leadless package
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
US7227245B1 (en) * 2004-02-26 2007-06-05 National Semiconductor Corporation Die attach pad for use in semiconductor manufacturing and method of making same
KR101131259B1 (ko) * 2004-03-24 2012-03-30 스탄레 덴끼 가부시키가이샤 발광 장치의 제조방법 및 발광 장치
US20050253159A1 (en) * 2004-04-28 2005-11-17 Creswick Steven B Semiconductor (LED) chip attachment
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7091581B1 (en) * 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US20060006510A1 (en) * 2004-07-06 2006-01-12 Koduri Sreenivasan K Plastic encapsulated semiconductor device with reliable down bonds
TWI277192B (en) * 2004-07-08 2007-03-21 Siliconware Precision Industries Co Ltd Lead frame with improved molding reliability and package with the lead frame
WO2006018671A1 (en) * 2004-08-19 2006-02-23 Infineon Technologies Ag Mixed wire semiconductor lead frame package
US7179683B2 (en) * 2004-08-25 2007-02-20 Intel Corporation Substrate grooves to reduce underfill fillet bridging
JP2006080350A (ja) * 2004-09-10 2006-03-23 Denso Corp 半導体装置およびその実装構造
US7119448B1 (en) * 2004-10-18 2006-10-10 National Semiconductor Corporation Main power inductance based on bond wires for a switching power converter
US7358617B2 (en) * 2004-11-29 2008-04-15 Texas Instruments Incorporated Bond pad for ball grid array package
US7247937B2 (en) * 2005-01-06 2007-07-24 Via Technologies, Inc. Mounting pad structure for wire-bonding type lead frame packages
WO2006079866A1 (en) * 2005-01-27 2006-08-03 Infineon Technologies Ag Carriers for semiconductor packages, semiconductor packages and methods to assemble them
TWM276353U (en) * 2005-02-03 2005-09-21 Egbn Electronics Ltd Card edge connector
US20060181861A1 (en) * 2005-02-17 2006-08-17 Walker Harold Y Jr Etched leadframe for reducing metal gaps
JP2006294998A (ja) * 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
US20060284290A1 (en) * 2005-06-17 2006-12-21 Joseph Cheng Chip-package structure and fabrication process thereof
US7838973B2 (en) * 2005-07-08 2010-11-23 Nxp B.V. Semiconductor device
JP5000877B2 (ja) * 2005-10-07 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
US20070035019A1 (en) * 2005-08-15 2007-02-15 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
JP4668729B2 (ja) * 2005-08-17 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US7274089B2 (en) * 2005-09-19 2007-09-25 Stats Chippac Ltd. Integrated circuit package system with adhesive restraint
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
JP2007142355A (ja) * 2005-10-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
US7429790B2 (en) * 2005-10-24 2008-09-30 Freescale Semiconductor, Inc. Semiconductor structure and method of manufacture
JP5103731B2 (ja) * 2005-12-12 2012-12-19 三菱電機株式会社 モールドパッケージ
US7671463B2 (en) * 2006-03-30 2010-03-02 Stats Chippac Ltd. Integrated circuit package system with ground ring
JP4952233B2 (ja) * 2006-04-19 2012-06-13 日亜化学工業株式会社 半導体装置
CN101405752B (zh) * 2006-04-21 2012-05-09 松下电器产业株式会社 存储卡
JP4705881B2 (ja) * 2006-05-09 2011-06-22 パナソニック株式会社 リードフレーム及びそれを用いた半導体装置
JP4628996B2 (ja) * 2006-06-01 2011-02-09 新光電気工業株式会社 リードフレームとその製造方法及び半導体装置
WO2008003051A2 (en) * 2006-06-29 2008-01-03 Analog Devices, Inc. Stress mitigation in packaged microchips
US7556987B2 (en) * 2006-06-30 2009-07-07 Stats Chippac Ltd. Method of fabricating an integrated circuit with etched ring and die paddle
US20080029855A1 (en) * 2006-08-04 2008-02-07 Yi-Ling Chang Lead Frame and Fabrication Method thereof
TW200810044A (en) * 2006-08-04 2008-02-16 Advanced Semiconductor Eng Non-lead leadframe and package therewith
US7936055B2 (en) * 2006-08-23 2011-05-03 Stats Chippac Ltd. Integrated circuit package system with interlock
US20080083994A1 (en) * 2006-10-06 2008-04-10 Choon Hiang Lim Method for producing a semiconductor component and substrate for carrying out the method
JP4846515B2 (ja) * 2006-10-18 2011-12-28 株式会社東芝 光半導体装置及び光半導体装置の製造方法
JP5197953B2 (ja) 2006-12-27 2013-05-15 新光電気工業株式会社 リードフレーム及びその製造方法、及び半導体装置
US7694610B2 (en) * 2007-06-27 2010-04-13 Siemens Medical Solutions Usa, Inc. Photo-multiplier tube removal tool
JP5453713B2 (ja) * 2007-07-06 2014-03-26 日亜化学工業株式会社 半導体装置およびその形成方法
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US7808089B2 (en) * 2007-12-18 2010-10-05 National Semiconductor Corporation Leadframe having die attach pad with delamination and crack-arresting features
US20090152683A1 (en) * 2007-12-18 2009-06-18 National Semiconductor Corporation Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US7781899B2 (en) * 2008-02-27 2010-08-24 Infineon Technologies Ag Leadframe having mold lock vent
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
TWI364820B (en) * 2008-03-07 2012-05-21 Chipmos Technoligies Inc Chip structure
CN101533818B (zh) * 2008-03-12 2013-01-16 展晶科技(深圳)有限公司 集成电路元件的封装结构及其制造方法
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
DE202008005708U1 (de) * 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
JP5286948B2 (ja) * 2008-06-04 2013-09-11 株式会社デンソー 基板および電子装置の製造方法
JP2009302095A (ja) * 2008-06-10 2009-12-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
KR101438826B1 (ko) * 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
US8569872B2 (en) * 2008-07-01 2013-10-29 Stats Chippac Ltd. Integrated circuit package system with lead-frame paddle scheme for single axis partial saw isolation
JP5458517B2 (ja) * 2008-07-02 2014-04-02 オムロン株式会社 電子部品
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP5114569B2 (ja) * 2008-08-29 2013-01-09 京セラ株式会社 回路基板、画像形成装置、サーマルヘッドおよびイメージセンサ
JP2010062365A (ja) * 2008-09-04 2010-03-18 Hitachi Ltd 半導体装置およびその製造方法
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
JP2010171181A (ja) * 2009-01-22 2010-08-05 Renesas Technology Corp 半導体装置
CN101834162A (zh) * 2009-03-12 2010-09-15 国碁电子(中山)有限公司 芯片封装结构及方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
US8241965B2 (en) * 2009-10-01 2012-08-14 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
JPWO2011049128A1 (ja) 2009-10-20 2013-03-14 ローム株式会社 半導体装置および半導体装置の製造方法
US8749074B2 (en) * 2009-11-30 2014-06-10 Micron Technology, Inc. Package including an interposer having at least one topological feature
TW201128812A (en) 2009-12-01 2011-08-16 Lg Innotek Co Ltd Light emitting device
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
CN101814480B (zh) * 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
CN102270619B (zh) * 2010-06-04 2014-03-19 马维尔国际贸易有限公司 用于电子封装组件的焊盘配置
KR20120005341A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 패키지
KR101674537B1 (ko) * 2010-07-23 2016-11-09 해성디에스 주식회사 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지
US8519525B2 (en) * 2010-07-29 2013-08-27 Alpha & Omega Semiconductor, Inc. Semiconductor encapsulation and method thereof
US8669654B2 (en) * 2010-08-03 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with die paddle and method of manufacture thereof
CN102403295B (zh) * 2010-09-07 2014-08-06 万国半导体股份有限公司 金属键接的半导体封装及其方法
US8404524B2 (en) * 2010-09-16 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with paddle molding and method of manufacture thereof
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
US8772923B2 (en) * 2011-02-15 2014-07-08 Panasonic Corporation Semiconductor device having leads with cutout and method of manufacturing the same
JP2012195497A (ja) * 2011-03-17 2012-10-11 Sumitomo Electric Ind Ltd 半導体装置及び半導体装置の製造方法
JP5815976B2 (ja) * 2011-04-21 2015-11-17 トランスフォーム・ジャパン株式会社 半導体装置
KR101255930B1 (ko) * 2011-07-04 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
JP5706254B2 (ja) * 2011-07-05 2015-04-22 株式会社東芝 半導体装置
CN107256851B (zh) * 2011-07-18 2020-04-24 日月光半导体制造股份有限公司 半导体封装结构
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5872320B2 (ja) * 2012-02-24 2016-03-01 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
KR101376758B1 (ko) 2012-03-26 2014-03-20 암페놀센싱코리아 유한회사 비접촉소자
JP5878054B2 (ja) * 2012-03-27 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP6048893B2 (ja) 2012-03-28 2016-12-21 パナソニックIpマネジメント株式会社 樹脂パッケージ
US8633575B1 (en) * 2012-05-24 2014-01-21 Amkor Technology, Inc. IC package with integrated electrostatic discharge protection
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
CN103515347B (zh) * 2012-06-29 2016-05-11 环旭电子股份有限公司 组装结构
DE102012215705B4 (de) 2012-09-05 2021-09-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein optisches bauelement, baugruppe, verfahren zum herstellen eines gehäuses und verfahren zum herstellen einer baugruppe
US9159643B2 (en) 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
US8921994B2 (en) * 2012-09-14 2014-12-30 Freescale Semiconductor, Inc. Thermally enhanced package with lid heat spreader
JP5891157B2 (ja) * 2012-09-19 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103855040B (zh) * 2012-12-04 2016-12-21 讯忆科技股份有限公司 半导体芯片封装的导接线路的形成方法
US9676614B2 (en) 2013-02-01 2017-06-13 Analog Devices, Inc. MEMS device with stress relief structures
JP2014192518A (ja) * 2013-03-28 2014-10-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2014203930A (ja) * 2013-04-03 2014-10-27 株式会社デンソー モールドパッケージ
TWI480995B (zh) * 2013-06-21 2015-04-11 矽品精密工業股份有限公司 四方扁平無接腳封裝件及其製法
CN104347570B (zh) 2013-07-26 2018-07-20 恩智浦美国有限公司 无引线型半导体封装及其组装方法
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
USD734478S1 (en) * 2014-01-06 2015-07-14 Brainique Ag Medical device for noninvasive electrical brain stimulation
US9607933B2 (en) * 2014-02-07 2017-03-28 Dawning Leading Technology Inc. Lead frame structure for quad flat no-lead package, quad flat no-lead package and method for forming the lead frame structure
JP2015153987A (ja) * 2014-02-18 2015-08-24 株式会社デンソー モールドパッケージ
JP6370071B2 (ja) 2014-03-19 2018-08-08 エイブリック株式会社 半導体装置及びその製造方法
JP2015185619A (ja) * 2014-03-20 2015-10-22 日立マクセル株式会社 半導体装置用基板、当該基板の製造方法、半導体装置、及び半導体装置の製造方法
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
CN104685615B (zh) * 2014-03-27 2018-12-21 瑞萨电子株式会社 半导体器件的制造方法及半导体器件
JP2014143433A (ja) * 2014-03-31 2014-08-07 Mitsubishi Electric Corp 半導体装置
JP6277550B2 (ja) * 2014-04-07 2018-02-14 パナソニックIpマネジメント株式会社 電流計測器、分電盤用電流計測器、分電盤、電流計測器の製造方法
JP2015233114A (ja) * 2014-05-13 2015-12-24 株式会社デンソー 半導体装置
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
US10475127B1 (en) 2014-07-21 2019-11-12 State Farm Mutual Automobile Insurance Company Methods of providing insurance savings based upon telematics and insurance incentives
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
US10167189B2 (en) 2014-09-30 2019-01-01 Analog Devices, Inc. Stress isolation platform for MEMS devices
US20160172275A1 (en) 2014-12-10 2016-06-16 Stmicroelectronics S.R.L. Package for a surface-mount semiconductor device and manufacturing method thereof
US9245865B1 (en) * 2014-12-15 2016-01-26 Xilinx, Inc. Integrated circuit package with multi-trench structure on flipped substrate contacting underfill
US9578744B2 (en) 2014-12-22 2017-02-21 Stmicroelectronics, Inc. Leadframe package with pre-applied filler material
JP6398708B2 (ja) * 2014-12-26 2018-10-03 株式会社デンソー 電子装置、及びそれを用いた駆動装置
US9966326B2 (en) * 2015-03-16 2018-05-08 Unisem (M) Berhad Lead frames with wettable flanks
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US9728510B2 (en) * 2015-04-10 2017-08-08 Analog Devices, Inc. Cavity package with composite substrate
CN104766843B (zh) * 2015-04-24 2017-10-10 南京晟芯半导体有限公司 一种可用smt工艺贴装的高功率半导体封装结构
CN205282448U (zh) * 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
US10131538B2 (en) 2015-09-14 2018-11-20 Analog Devices, Inc. Mechanically isolated MEMS device
US11233031B2 (en) * 2015-12-09 2022-01-25 Texas Instruments Incorporated Flip-chip on leadframe having partially etched landing sites
JP6721346B2 (ja) 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US9824959B2 (en) * 2016-03-23 2017-11-21 Texas Instruments Incorporated Structure and method for stabilizing leads in wire-bonded semiconductor devices
JP6678506B2 (ja) * 2016-04-28 2020-04-08 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法
US10238571B2 (en) * 2016-06-22 2019-03-26 Toyota Motor Engineering & Manufacturing North America, Inc. Vision-assist devices and methods of calibrating image data of a vision-assist device
JP6867778B2 (ja) * 2016-10-27 2021-05-12 ローム株式会社 整流ic及びこれを用いた絶縁型スイッチング電源
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
JP2018098487A (ja) * 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
JP2018117049A (ja) * 2017-01-18 2018-07-26 株式会社ディスコ パッケージデバイスの製造方法
US10763194B2 (en) * 2017-09-22 2020-09-01 Stmicroelectronics, Inc. Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US10892212B2 (en) 2017-11-09 2021-01-12 Stmicroelectronics, Inc. Flat no-lead package with surface mounted structure
JP6922674B2 (ja) * 2017-11-09 2021-08-18 トヨタ自動車株式会社 半導体装置
JP6652117B2 (ja) * 2017-11-29 2020-02-19 日亜化学工業株式会社 樹脂パッケージおよび発光装置
WO2019110096A1 (en) 2017-12-06 2019-06-13 Osram Opto Semiconductors Gmbh Lead frame, method for manufacturing a lead frame and semiconductor device with a lead frame
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
JP2019145625A (ja) 2018-02-19 2019-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6879262B2 (ja) * 2018-05-08 2021-06-02 日亜化学工業株式会社 発光装置
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
WO2019229829A1 (ja) * 2018-05-29 2019-12-05 新電元工業株式会社 半導体モジュール
CN108845709B (zh) * 2018-06-30 2021-08-06 广州国显科技有限公司 纳米银线层的互连结构及其形成方法、触控装置
US12136587B2 (en) * 2018-07-31 2024-11-05 Texas Instruments Incorporated Lead frame for a die
US11166363B2 (en) 2019-01-11 2021-11-02 Tactotek Oy Electrical node, method for manufacturing electrical node and multilayer structure comprising electrical node
JP7319517B2 (ja) * 2019-02-06 2023-08-02 日亜化学工業株式会社 発光装置、パッケージ、及び、基部
US11264309B2 (en) * 2019-06-24 2022-03-01 Mediatek Inc. Multi-row QFN semiconductor package
US11393774B2 (en) * 2019-08-21 2022-07-19 Stmicroelectronics, Inc. Semiconductor device having cavities at an interface of an encapsulant and a die pad or leads
JP2021044300A (ja) * 2019-09-06 2021-03-18 株式会社東芝 半導体装置
US11538768B2 (en) * 2019-10-04 2022-12-27 Texas Instruments Incorporated Leadframe with ground pad cantilever
US11417611B2 (en) 2020-02-25 2022-08-16 Analog Devices International Unlimited Company Devices and methods for reducing stress on circuit components
US11444012B2 (en) * 2020-03-26 2022-09-13 Texas Instruments Incorporated Packaged electronic device with split die pad in robust package substrate
US11981560B2 (en) 2020-06-09 2024-05-14 Analog Devices, Inc. Stress-isolated MEMS device comprising substrate having cavity and method of manufacture
JP7011685B2 (ja) * 2020-07-10 2022-01-27 マクセル株式会社 半導体装置
JP7256303B2 (ja) * 2020-07-10 2023-04-11 マクセル株式会社 半導体装置用基板および半導体装置
JP7545041B2 (ja) 2020-09-30 2024-09-04 日亜化学工業株式会社 発光装置
JP7494107B2 (ja) 2020-12-28 2024-06-03 新光電気工業株式会社 リードフレーム、リードフレームの製造方法及び半導体装置
CN112820712A (zh) * 2020-12-31 2021-05-18 北京大学深圳研究生院 三维异质集成的扇出型封装结构及制造方法
WO2022145266A1 (ja) * 2021-01-04 2022-07-07 ローム株式会社 半導体装置、および半導体装置の製造方法
KR20230003681A (ko) 2021-06-29 2023-01-06 삼성전자주식회사 반도체 패키지
US20230047555A1 (en) * 2021-08-12 2023-02-16 Texas Instruments Incorporated Semiconductor devices and processes

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
JPH02292850A (ja) 1989-05-06 1990-12-04 Matsushita Electron Corp リードフレーム
JP2784235B2 (ja) 1989-10-16 1998-08-06 新光電気工業株式会社 リードフレーム及び半導体装置
US5237202A (en) 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
JPH0369248U (ja) 1989-11-10 1991-07-09
JPH0430494A (ja) 1990-05-25 1992-02-03 Toyo Ink Mfg Co Ltd 印刷配線板及びその製造法
JPH05152733A (ja) 1991-11-30 1993-06-18 Suzuki Motor Corp 表面実装用プリント配線基板
JPH0685132A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JPH06302754A (ja) 1993-04-16 1994-10-28 Mitsui High Tec Inc リードフレームおよびその製造方法
JPH06338583A (ja) * 1993-05-31 1994-12-06 Kawasaki Steel Corp 樹脂封止型半導体装置及びその製造方法
TW271496B (ja) * 1994-06-09 1996-03-01 Samsung Electronics Co Ltd
US6054716A (en) * 1997-01-10 2000-04-25 Rohm Co., Ltd. Semiconductor light emitting device having a protecting device
JPH10229273A (ja) 1997-02-14 1998-08-25 Sony Corp プリント配線板及び該プリント配線板への部品のはんだ付法
JPH10247701A (ja) 1997-03-05 1998-09-14 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JPH10303352A (ja) * 1997-04-22 1998-11-13 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
JPH11251494A (ja) 1998-03-02 1999-09-17 Mitsui High Tec Inc 半導体装置
JP3285815B2 (ja) 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム,樹脂封止型半導体装置及びその製造方法
JP3562311B2 (ja) 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP4039738B2 (ja) 1998-06-02 2008-01-30 富士通株式会社 半導体装置
JP2000003981A (ja) 1998-06-12 2000-01-07 Hitachi Ltd 半導体装置およびその製造方法
JP3785820B2 (ja) * 1998-08-03 2006-06-14 豊田合成株式会社 発光装置
KR100298692B1 (ko) 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
JP3606078B2 (ja) 1998-12-24 2005-01-05 松下電器産業株式会社 半導体装置およびその製造方法
JP2000208822A (ja) * 1999-01-11 2000-07-28 Matsushita Electronics Industry Corp 半導体発光装置
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device
JP3535760B2 (ja) * 1999-02-24 2004-06-07 松下電器産業株式会社 樹脂封止型半導体装置,その製造方法及びリードフレーム
JP3062691B1 (ja) * 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
JP2000299423A (ja) * 1999-04-16 2000-10-24 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3072291B1 (ja) * 1999-04-23 2000-07-31 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000340732A (ja) 1999-05-27 2000-12-08 Sony Corp 半導体装置用リードフレーム及びこれを用いた半導体装置
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100403142B1 (ko) * 1999-10-15 2003-10-30 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6580159B1 (en) * 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
US6661083B2 (en) * 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
US6380048B1 (en) * 2001-08-02 2002-04-30 St Assembly Test Services Pte Ltd Die paddle enhancement for exposed pad in semiconductor packaging
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法

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