JP3719326B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図７に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００３】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３ａおよびｐ- 型ベース領域３ｂが離間して形成されている。また、ｐ- 型ベース領域３ａ、３ｂの表層部の所定領域には、該ベース領域３ａ、３ｂよりも浅いｎ+ 型ソース領域４ａ、４ｂが形成されている。
【０００４】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００５】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００６】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【０００７】
【発明が解決しようとする課題】
上記構成を有するプレーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を光照射Ｃ−Ｖ測定により評価したところ、ｐ型半導体チャネルでは現れないフォラットバンドシフト量が大きくなる特性を有していること、また光照射後のＣ−Ｖ特性が大きく変化し、その特性が瞬時に回復しない、いわゆるヒステリシス特性を有することが判った（図８参照）。
【０００８】
この現象は、ゲート酸化膜中又はゲート酸化膜と炭化珪素（表面チャネル層５）との界面に電子トラップが存在することを示しており、ＦＥＴ特性を不安定にするばかりでなく、ゲート酸化膜７の信頼性の低下を招く可能性がある。
本発明は上記点に鑑みて成され、蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面における電子トラップを低減し、ＦＥＴ特性を安定にすると共にゲート酸化膜の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題について本発明者らが検討を行ったところ、図７に示す表面チャネル層５に用いられるＮ（窒素）が、ゲート酸化膜７を形成するための熱酸化工程中に炭化珪素と反応して窒化珪素を生成し、この窒化珪素がキャリアトラップ（特に、電子）として作用していることが原因で発生することが判った。
【００１０】
そこで、上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、表面チャネル層（５）は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴としている。
このように、ゲート酸化膜（７）の下部に位置する表面チャネル層が、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていれば、ゲート酸化膜中又はゲート酸化膜と表面チャネル層の界面に窒化珪素がほとんど介在しないものとなる。このため、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面における電子トラップを低減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【００１１】
請求項２に記載の発明においては、ｎ型半導体で構成される半導体基板、半導体層、ソース領域、及び表面チャネル層のうち、ゲート絶縁膜の下部に配置される表面チャネル層のみが、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴としている。
このように、ゲート酸化膜の下部に位置する表面チャネル層のみが、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていれば、その他の領域は窒素がドーピングされて形成されていてもよい。もちろん、全てのｎ型半導体構成部が窒素以外のドーパントで構成されていてもよい。
【００１２】
なお、請求項３に記載の発明のように、溝ゲート型のＭＯＳＦＥＴにおいて、ゲート酸化膜（２９）の下部に配置される表面チャネル層（２８）を、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて構成するようにしても、請求項１と同様の効果が得られる。
また、請求項４に記載の発明のように、ラテラルＭＯＳＦＥＴにおいて、ゲート酸化膜（１０５）の下部に配置される表面チャネル層（１０２）を、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて構成するようにしても、請求項１と同様の効果が得られる。
【００１３】
請求項５に記載の発明においては、表面チャネル層（５）を形成する工程では、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして該表面チャネル層を形成することを特徴としている。
このように、表面チャネル層を元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすれば、これらの上に形成されるゲート酸化膜中又はゲート酸化膜と表面チャネル層の界面に窒化珪素が形成されない。このため、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面におけるキャリアトラップを低減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【００１４】
例えば、請求項６に示すように、化学気相成長法によって表面チャネル層を成長させるものについて適用することができる。
また、請求項７に示すように、半導体層及びベース領域に、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをイオン注入することで表面チャネル層を形成するものについて適用することもできる。
【００１５】
請求項８に記載の発明のように、熱酸化によってゲート酸化膜を形成する場合において、熱酸化時に窒化珪素が形成される場合があるため、このような場合において、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして表面チャネル層を形成するようにすることが好適である。
なお、請求項９に示すように、酸化珪素膜を表面チャネル層上に堆積形成させた後に、熱酸化を行うことによってゲート酸化膜を形成してもよい。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００１７】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図７に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図７に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００１８】
図７に示すＭＯＳＦＥＴでは、Ｎ（窒素）がドーピングされて表面チャネル層５が形成されているが、図１に示す縦型パワーＭＯＳＦＥＴでは、元素の周期表に示される第１５族（旧５Ｂ族）の元素のうち窒素以外のものであるＰ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）のみがドーパントされて表面チャネル層５が形成されている。
【００１９】
そして、ゲート酸化膜７の中、又はゲート酸化膜７と表面チャネル層５との界面には、窒化珪素がほとんどない状態となっている。このため、本実施形態に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因とする電子又は正孔トラップが作用せず、ＭＯＳＦＥＴ特性の安定したものとなっている。
なお、ベース領域３ａ、３ｂにおいて、部分的に厚くされた領域はディープベース層３０ａ、３０ｂであり、ディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンし易くすることができる。
【００２０】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２１】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００２２】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型エピ層２上に表面チャネル層を化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりエピタキシャル成長させる。このとき、ドーパントとして元素の周期表に示される第１５族の元素のうち、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、つまりＮ（窒素）以外のものを用いてエピタキシャル成長を行う。
【００２３】
これにより、表面チャネル層５は、元素の周期表に示される第１５族の元素のうち、Ｎ以外のもののみドーピングされて形成され、Ｎはドーピングされていない状態となる。
また、このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００２４】
具体的には、ｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００２５】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００２６】
なお、本実施形態では、不純物濃度が低いものでｐ- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００２７】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００２８】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００２９】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３０】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３１】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置する表面チャネル層５がＮ（窒素）を含んでいないもので構成されているため、熱酸化によってゲート酸化膜７を形成しても窒化珪素（ＳｉＮ）が形成される可能性が極めて小さくなる。但し、ウェット酸化を行う際に用いられる酸化装置内部の残留窒素や炭化珪素に拡散した珪素等によって窒化珪素が形成される可能性があるが、ほとんど無視できる程度とすることが可能である。
【００３２】
なお、炭化珪素に対する窒素の偏析係数が他のドーパントに比して大きいために、Ｎ以外のドーパントを用いたチャネル層を形成する場合において、残留窒素等によるＮドーピングが生じることが避けられない場合がある。この場合、当然のことながら窒素以外のドーパントよりも低濃度ながらＮドーパントが表面チャネル層５中に存在するが、低濃度であるため問題は少ない。
【００３３】
このため、ゲート酸化膜７中又はゲート酸化膜７と表面チャネル層５との界面には、窒化珪素がない状態となる。これにより、窒化珪素が原因となって発生するキャリアトラップ（界面準位）による影響を低減することができ、ＦＥＴ特性を良好にすることができると共に信頼性の高いゲート酸化膜７とすることができる。
【００３４】
さらに、蓄積モードで動作するＭＯＳＦＥＴの場合、表面チャネル層５の膜厚とドーピング濃度の制御が重要であるが、Ｎ（窒素）をドーパントとして用いると、炭化珪素内部におけるＮ（窒素）の偏析係数が１より大きいため、ドーピング濃度の制御が極めて困難である。しかしながら、上述したように、元素の周期表に示される第１５族の元素のうち窒素以外のものの大半は、偏析係数が１より小さいことから、ドーピング濃度の制御を容易に行えるようにできる。
【００３５】
また、Ｎ（窒素）をドーパントとして用いた場合と、Ｎ（窒素）以外を用いた場合とを比較すると、Ｎ（窒素）以外を用いた場合には、形成される不純物準位がＮ（窒素）を用いた場合に比べて深くなるため、実効的なフェルミレベルが深くなる。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂのＰＮ接合を利用するノーマリオフ特性に有利となる。なお、ｎ+ 型半導体基板１やｎ+ 型ソース領域４ａ、４ｂには、電子密度を高める目的で不純物準位の浅い窒素をドーパントとして用いることが好ましい。
【００３６】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００３７】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００３８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００３９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４０】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態に示した縦型パワーＭＯＳＦＥＴでは、ゲート酸化膜７の下面に位置する表面チャネル層５について、元素の周期表に示す第１５族の元素のうちＮ（窒素）以外のものをドーパントとして用いて形成したが、表面チャネル層５が熱酸化されて表面チャネル層５畳のゲート酸化膜７が形成されるからであり、これらをＮ（窒素）以外のドーパントで構成していれば、その他のｎ型半導体で構成される領域をＮ（窒素）以外のドーパントで形成しなくてもよい。
【００４２】
また、上記実施形態では、表面チャネル層５をエピタキシャル成長によって形成したものを示したが、エピタキシャル成長ではなく、ｐ型ベース領域３ａ、３ｂに元素の周期表に示される第１５族の元素のうち窒素以外のものをイオン注入することで形成してもよい。
また、上記実施形態では、プレーナ型のＭＯＳＦＥＴにおいて、元素の周期表に示す第１５族の元素のうちＮ（窒素）以外のものをドーパントとして、ソース領域４ａ、４ｂ及び表面チャネル層５を形成するものを示したが、いわゆる溝ゲート型のＭＯＳＦＥＴやラテラルＭＯＳＦＥＴに適用してもよい。
【００４３】
図５に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯＳＦＥＴには、例えばｎ+ 型半導体基板２１上に、ｎ- 型エピ層２２とｐ型ベース層２３とが積層されたものが基板２４として用いられる。
そして、この基板２４表面から、ｐ型ベース層２３の表層部に位置するソース領域２５と共にｐ型ベース層２３を貫通する溝２７が形成されており、この溝２７の側面２７ａに表面チャネル層２８が形成されている。また、溝２７内にゲート酸化膜２９を介してゲート電極３０が形成されており、ゲート電極３０上には、ソース領域２５及びｐ型ベース層２３に接続されるソース電極３２が層間絶縁膜３１を介して形成されている。さらに、基板２４の裏面側にはドレイン電極３３が備えられている。
【００４４】
このような構成を有する溝ゲート型のＭＯＳＦＥＴの場合には、溝２７内に形成されたゲート絶縁膜２９の下部に配置される表面チャネル層２８について、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすればよい。
また、図６にラテラルＭＯＳＦＥＴを示す。ラテラルＭＯＳＦＥＴには、例えばｐ型半導体基板１０１を基板として用いている。この基板１０１の所定領域には、イオン注入等によって表面チャネル層１０２が形成されており、この表面チャネル層１０２の両側にはソース層１０３、ドレイン層１０４が形成されている。また、表面チャネル層１０２上にはゲート酸化膜１０５を介してゲート電極が備えられている。
【００４５】
このように構成されたラテラルＭＯＳＦＥＴの場合には、ゲート酸化膜１０５の下部に配置される表面チャネル層１０２について、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすればよい。また、ゲート酸化膜７の形成は、気相成長法により酸化膜を堆積形成したのち熱酸化することで、堆積させた酸化膜と炭化珪素との界面に熱酸化膜を形成することで行ってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】他の実施形態にかかわる溝ゲート型ＭＯＳＦＥＴの断面図である。
【図６】他の実施形態にかかわるラテラルＭＯＳＦＥＴの断面図である。
【図７】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図８】電圧と容量の関係を示す特性図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ- 型ベース領域、
４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図７に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００３】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３ａおよびｐ- 型ベース領域３ｂが離間して形成されている。また、ｐ- 型ベース領域３ａ、３ｂの表層部の所定領域には、該ベース領域３ａ、３ｂよりも浅いｎ+ 型ソース領域４ａ、４ｂが形成されている。
【０００４】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００５】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００６】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【０００７】
【発明が解決しようとする課題】
上記構成を有するプレーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を光照射Ｃ−Ｖ測定により評価したところ、ｐ型半導体チャネルでは現れないフォラットバンドシフト量が大きくなる特性を有していること、また光照射後のＣ−Ｖ特性が大きく変化し、その特性が瞬時に回復しない、いわゆるヒステリシス特性を有することが判った（図８参照）。
【０００８】
この現象は、ゲート酸化膜中又はゲート酸化膜と炭化珪素（表面チャネル層５）との界面に電子トラップが存在することを示しており、ＦＥＴ特性を不安定にするばかりでなく、ゲート酸化膜７の信頼性の低下を招く可能性がある。
本発明は上記点に鑑みて成され、蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面における電子トラップを低減し、ＦＥＴ特性を安定にすると共にゲート酸化膜の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題について本発明者らが検討を行ったところ、図７に示す表面チャネル層５に用いられるＮ（窒素）が、ゲート酸化膜７を形成するための熱酸化工程中に炭化珪素と反応して窒化珪素を生成し、この窒化珪素がキャリアトラップ（特に、電子）として作用していることが原因で発生することが判った。
【００１０】
そこで、上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、表面チャネル層（５）は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴としている。
このように、ゲート酸化膜（７）の下部に位置する表面チャネル層が、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていれば、ゲート酸化膜中又はゲート酸化膜と表面チャネル層の界面に窒化珪素がほとんど介在しないものとなる。このため、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面における電子トラップを低減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【００１１】
請求項２に記載の発明においては、ｎ型半導体で構成される半導体基板、半導体層、ソース領域、及び表面チャネル層のうち、ゲート絶縁膜の下部に配置される表面チャネル層のみが、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴としている。
このように、ゲート酸化膜の下部に位置する表面チャネル層のみが、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていれば、その他の領域は窒素がドーピングされて形成されていてもよい。もちろん、全てのｎ型半導体構成部が窒素以外のドーパントで構成されていてもよい。
【００１２】
なお、請求項３に記載の発明のように、溝ゲート型のＭＯＳＦＥＴにおいて、ゲート酸化膜（２９）の下部に配置される表面チャネル層（２８）を、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて構成するようにしても、請求項１と同様の効果が得られる。
また、請求項４に記載の発明のように、ラテラルＭＯＳＦＥＴにおいて、ゲート酸化膜（１０５）の下部に配置される表面チャネル層（１０２）を、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて構成するようにしても、請求項１と同様の効果が得られる。
【００１３】
請求項５に記載の発明においては、表面チャネル層（５）を形成する工程では、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして該表面チャネル層を形成することを特徴としている。
このように、表面チャネル層を元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすれば、これらの上に形成されるゲート酸化膜中又はゲート酸化膜と表面チャネル層の界面に窒化珪素が形成されない。このため、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面におけるキャリアトラップを低減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【００１４】
例えば、請求項６に示すように、化学気相成長法によって表面チャネル層を成長させるものについて適用することができる。
また、請求項７に示すように、半導体層及びベース領域に、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをイオン注入することで表面チャネル層を形成するものについて適用することもできる。
【００１５】
請求項８に記載の発明のように、熱酸化によってゲート酸化膜を形成する場合において、熱酸化時に窒化珪素が形成される場合があるため、このような場合において、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして表面チャネル層を形成するようにすることが好適である。
なお、請求項９に示すように、酸化珪素膜を表面チャネル層上に堆積形成させた後に、熱酸化を行うことによってゲート酸化膜を形成してもよい。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００１７】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図７に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図７に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００１８】
図７に示すＭＯＳＦＥＴでは、Ｎ（窒素）がドーピングされて表面チャネル層５が形成されているが、図１に示す縦型パワーＭＯＳＦＥＴでは、元素の周期表に示される第１５族（旧５Ｂ族）の元素のうち窒素以外のものであるＰ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）のみがドーパントされて表面チャネル層５が形成されている。
【００１９】
そして、ゲート酸化膜７の中、又はゲート酸化膜７と表面チャネル層５との界面には、窒化珪素がほとんどない状態となっている。このため、本実施形態に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因とする電子又は正孔トラップが作用せず、ＭＯＳＦＥＴ特性の安定したものとなっている。
なお、ベース領域３ａ、３ｂにおいて、部分的に厚くされた領域はディープベース層３０ａ、３０ｂであり、ディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンし易くすることができる。
【００２０】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２１】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００２２】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型エピ層２上に表面チャネル層を化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりエピタキシャル成長させる。このとき、ドーパントとして元素の周期表に示される第１５族の元素のうち、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、つまりＮ（窒素）以外のものを用いてエピタキシャル成長を行う。
【００２３】
これにより、表面チャネル層５は、元素の周期表に示される第１５族の元素のうち、Ｎ以外のもののみドーピングされて形成され、Ｎはドーピングされていない状態となる。
また、このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００２４】
具体的には、ｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００２５】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００２６】
なお、本実施形態では、不純物濃度が低いものでｐ- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００２７】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００２８】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００２９】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３０】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３１】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置する表面チャネル層５がＮ（窒素）を含んでいないもので構成されているため、熱酸化によってゲート酸化膜７を形成しても窒化珪素（ＳｉＮ）が形成される可能性が極めて小さくなる。但し、ウェット酸化を行う際に用いられる酸化装置内部の残留窒素や炭化珪素に拡散した珪素等によって窒化珪素が形成される可能性があるが、ほとんど無視できる程度とすることが可能である。
【００３２】
なお、炭化珪素に対する窒素の偏析係数が他のドーパントに比して大きいために、Ｎ以外のドーパントを用いたチャネル層を形成する場合において、残留窒素等によるＮドーピングが生じることが避けられない場合がある。この場合、当然のことながら窒素以外のドーパントよりも低濃度ながらＮドーパントが表面チャネル層５中に存在するが、低濃度であるため問題は少ない。
【００３３】
このため、ゲート酸化膜７中又はゲート酸化膜７と表面チャネル層５との界面には、窒化珪素がない状態となる。これにより、窒化珪素が原因となって発生するキャリアトラップ（界面準位）による影響を低減することができ、ＦＥＴ特性を良好にすることができると共に信頼性の高いゲート酸化膜７とすることができる。
【００３４】
さらに、蓄積モードで動作するＭＯＳＦＥＴの場合、表面チャネル層５の膜厚とドーピング濃度の制御が重要であるが、Ｎ（窒素）をドーパントとして用いると、炭化珪素内部におけるＮ（窒素）の偏析係数が１より大きいため、ドーピング濃度の制御が極めて困難である。しかしながら、上述したように、元素の周期表に示される第１５族の元素のうち窒素以外のものの大半は、偏析係数が１より小さいことから、ドーピング濃度の制御を容易に行えるようにできる。
【００３５】
また、Ｎ（窒素）をドーパントとして用いた場合と、Ｎ（窒素）以外を用いた場合とを比較すると、Ｎ（窒素）以外を用いた場合には、形成される不純物準位がＮ（窒素）を用いた場合に比べて深くなるため、実効的なフェルミレベルが深くなる。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂのＰＮ接合を利用するノーマリオフ特性に有利となる。なお、ｎ+ 型半導体基板１やｎ+ 型ソース領域４ａ、４ｂには、電子密度を高める目的で不純物準位の浅い窒素をドーパントとして用いることが好ましい。
【００３６】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００３７】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００３８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００３９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４０】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態に示した縦型パワーＭＯＳＦＥＴでは、ゲート酸化膜７の下面に位置する表面チャネル層５について、元素の周期表に示す第１５族の元素のうちＮ（窒素）以外のものをドーパントとして用いて形成したが、表面チャネル層５が熱酸化されて表面チャネル層５畳のゲート酸化膜７が形成されるからであり、これらをＮ（窒素）以外のドーパントで構成していれば、その他のｎ型半導体で構成される領域をＮ（窒素）以外のドーパントで形成しなくてもよい。
【００４２】
また、上記実施形態では、表面チャネル層５をエピタキシャル成長によって形成したものを示したが、エピタキシャル成長ではなく、ｐ型ベース領域３ａ、３ｂに元素の周期表に示される第１５族の元素のうち窒素以外のものをイオン注入することで形成してもよい。
また、上記実施形態では、プレーナ型のＭＯＳＦＥＴにおいて、元素の周期表に示す第１５族の元素のうちＮ（窒素）以外のものをドーパントとして、ソース領域４ａ、４ｂ及び表面チャネル層５を形成するものを示したが、いわゆる溝ゲート型のＭＯＳＦＥＴやラテラルＭＯＳＦＥＴに適用してもよい。
【００４３】
図５に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯＳＦＥＴには、例えばｎ+ 型半導体基板２１上に、ｎ- 型エピ層２２とｐ型ベース層２３とが積層されたものが基板２４として用いられる。
そして、この基板２４表面から、ｐ型ベース層２３の表層部に位置するソース領域２５と共にｐ型ベース層２３を貫通する溝２７が形成されており、この溝２７の側面２７ａに表面チャネル層２８が形成されている。また、溝２７内にゲート酸化膜２９を介してゲート電極３０が形成されており、ゲート電極３０上には、ソース領域２５及びｐ型ベース層２３に接続されるソース電極３２が層間絶縁膜３１を介して形成されている。さらに、基板２４の裏面側にはドレイン電極３３が備えられている。
【００４４】
このような構成を有する溝ゲート型のＭＯＳＦＥＴの場合には、溝２７内に形成されたゲート絶縁膜２９の下部に配置される表面チャネル層２８について、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすればよい。
また、図６にラテラルＭＯＳＦＥＴを示す。ラテラルＭＯＳＦＥＴには、例えばｐ型半導体基板１０１を基板として用いている。この基板１０１の所定領域には、イオン注入等によって表面チャネル層１０２が形成されており、この表面チャネル層１０２の両側にはソース層１０３、ドレイン層１０４が形成されている。また、表面チャネル層１０２上にはゲート酸化膜１０５を介してゲート電極が備えられている。
【００４５】
このように構成されたラテラルＭＯＳＦＥＴの場合には、ゲート酸化膜１０５の下部に配置される表面チャネル層１０２について、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして形成するようにすればよい。また、ゲート酸化膜７の形成は、気相成長法により酸化膜を堆積形成したのち熱酸化することで、堆積させた酸化膜と炭化珪素との界面に熱酸化膜を形成することで行ってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】他の実施形態にかかわる溝ゲート型ＭＯＳＦＥＴの断面図である。
【図６】他の実施形態にかかわるラテラルＭＯＳＦＥＴの断面図である。
【図７】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図８】電圧と容量の関係を示す特性図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ- 型ベース領域、
４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
Claims (9)
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなるｎ型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有するｐ型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅いｎ型のソース領域（４ａ、４ｂ）と、
前記ベース領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなるｎ型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴とする炭化珪素半導体装置。 - ｎ型半導体で構成される前記半導体基板、前記半導体層、前記ソース領域、及び前記表面チャネル層のうち、前記ゲート絶縁膜の下部に配置される前記表面チャネル層のみが、元素の周期表に示される第１５族の元素のうち窒素以外のもののみがドーピングされて形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- ｎ型の低抵抗半導体層（２１）と、ｎ型の高抵抗層（２２）と、ｐ型の第１の半導体層（２３）とが積層された炭化珪素からなる半導体基板（２４）と、
前記第１の半導体層の表層部の所定領域に形成されたｎ型の半導体領域（２５）と、
前記半導体基板の表面から前記半導体領域と前記第１の半導体層を貫通する溝（２７）と、
前記溝の側面（２７ａ）における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなるｎ型の表面チャネル層（２８）と、
少なくとも前記表面チャネル層の表面に形成されたゲート酸化膜（２９）と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極（３０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の表面上に形成された第１の電極層（３２）と、
前記半導体基板の裏面側に形成された第２の電極層（３３）とを備え、
前記表面チャネル層は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴とする炭化珪素半導体装置。 - 炭化珪素からなるｐ型の半導体層有する半導体基板（１０１）と、
前記半導体層の表層部に形成されたｎ型の表面チャネル層（１０２）と、
前記表面チャネル層の両端に位置するｎ型のコンタクト領域（１０３、１０４）と、
前記表面チャネル層をチャネル領域として、少なくとも前記表面チャネル層上に形成されたゲート電極層（１０６）とを備え、
前記表面チャネル層は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみがドーピングされて形成されていることを特徴とする炭化珪素半導体装置。 - ｎ型の炭化珪素よりなる半導体基板（１）上に、この半導体基板よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有するｐ型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部にｎ型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅いｎ型のソース領域（４ａ、４ｂ）を形成する工程と、
少なくとも前記表面チャネル層上にゲート酸化膜（７）を形成する工程と、
前記表面チャネル層上における前記ゲート酸化膜上にゲート電極（８）を形成する工程と、
前記ソース領域及び前記ソース領域に接触するようにソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えた炭化珪素半導体装置の製造方法であって、
前記表面チャネル層を形成する工程は、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをドーピングして該表面チャネル層を形成することを特徴とする炭化珪素半導体装置の製造方法。 - 前記表面チャネル層を形成する工程では、化学気相成長法によって前記表面チャネル層を成長させることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
- 前記表面チャネル層を形成する工程では、前記半導体層及び前記ベース領域に、元素の周期表に示される第１５族の元素のうち、窒素以外のもののみをイオン注入することで前記表面チャネル層を形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
- 前記ゲート酸化膜を形成する工程では、熱酸化によって前記ゲート酸化膜を形成することを特徴とする請求項５乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記ゲート酸化膜を形成する工程では、酸化珪素膜を前記表面チャネル層上に堆積形成させた後に、熱酸化を行うことによって前記ゲート酸化膜を形成することを特徴とする請求項５乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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