JP3496509B2 - 炭化珪素半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。

【０００２】

【従来の技術】従来より、溝の側面に薄膜半導体層（側
壁チャネル膜）を形成し、この薄膜半導体層によって蓄
積チャネルが形成できるようにした蓄積チャネルタイプ
の炭化珪素半導体装置がある。この蓄積チャネルタイプ
の炭化珪素半導体装置の一例として、特開平９−７４１
９１号公報に示される溝ゲート型パワーＭＯＳＦＥＴが
ある。この溝ゲート型パワーＭＯＳＦＥＴを図９に示し
て説明する。

【０００３】溝ゲート型パワーＭＯＳＦＥＴには、ｎ⁺
型の単結晶炭化珪素（ＳｉＣ）半導体基板（以下、ｎ⁺
型炭化珪素基板という）１とｎ^- 型エピタキシャル層２
とｐ型エピタキシャル層３によって構成された六方晶系
の単結晶炭化珪素からなる半導体基板４が用いられてい
る。そして、この半導体基板４の上面（主表面）を略
（０００１−）カーボン面として、半導体デバイスが形
成されている。

【０００４】ｐ型エピタキシャル層３の表層部の所定領
域には、ｎ⁺ 型ソース領域５が形成されており、ｎ⁺ 型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ⁺ 型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ ^- 型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に略垂直な側面７
ａ及びｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有している。

【０００５】この溝７の側面７ａには、エピタキシャル
成長法によってｎ⁺ 型ソース領域５、ｐ型エピタキシャ
ル層３、及びｎ^- 型エピタキシャル層２の表面に形成さ
れたｎ^- 型の炭化珪素からなる薄膜半導体層８０が備え
られている。溝７の内部には、ゲート絶縁膜（ゲート酸
化膜）９が形成され、このゲート酸化膜９内にはゲート
電極層１０が充填されており、ゲート電極層１０上には
層間絶縁膜１１が配置されている。さらに、層間絶縁膜
１１上を含めたｎ⁺ 型ソース領域５の表面及びｐ型エピ
タキシャル層３の表面には、ソース電極層１２が形成さ
れ、このソース電極層１２はｎ⁺ 型ソース領域５とｐ型
エピタキシャル層３に共に接している。また、ｎ⁺ 型炭
化珪素半導体基板１の表面（半導体基板４の裏面）に
は、ドレイン電極層１３が形成されている。

【０００６】このように構成された溝ゲート型パワーＭ
ＯＳＦＥＴは、薄膜半導体層８０をチャネル形成領域と
し、ゲート電極層１０に電圧を印加してゲート酸化膜９
に電界を加えることにより、薄膜半導体層８０に蓄積型
チャネルを誘起させて、ソース電極層１２とドレイン電
極層１３の間に電流を流すようになっている。このよう
にすることで、ｐ型エピタキシャル層３の不純物濃度と
チャネルが形成されるｎ型薄膜半導体層８０の不純物濃
度を独立に制御できるようにし、ｐ型エピタキシャル層
３の不純物濃度を高くすると共に、ｎ⁺ 型ソース領域５
とｎ^-型エピタキシャル層２に挟まれたｐ型エピタキシ
ャル層３の厚さを小さくして、チャネル長を短くし、溝
ゲート型パワーＭＯＳＦＥＴを高耐圧でかつ低オン抵抗
なものにしている。

【０００７】

【発明が解決しようとする課題】上記従来の溝ゲート型
パワーＭＯＳＦＥＴでは、蓄積チャネル形成用の薄膜半
導体層８０を、溝７を掘ってからエピタキシャル成長に
よって形成している。このため、薄膜半導体層８０を形
成するためのエピタキシャル成長が必要となり、製造工
程が長くなる等の問題がある。

【０００８】本発明は上記点に鑑みて成され、エピタキ
シャル成長によらないで、溝側面に備えられる蓄積チャ
ネル形成用のチャネル層を形成できるようにすることを
目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、溝（７）を含む半導体基板（４）
の主表面に酸化膜（３３）を成膜すると共に、この酸化
膜（３３）をマスクとしてイオン注入を行い、溝（７）
の側面（７ａ）に第１導電型の薄膜半導体層（８）を形
成することを特徴としている。

【００１０】このように、溝（７）を含む半導体基板
（４）の主表面に酸化膜（３３）を成膜すると、酸化膜
（３３）は溝（７）の側面（７ａ）では薄く、それ以外
の部分では厚く形成される。このため、この酸化膜（３
３）をマスクとしてイオン注入を行えば、エピタキシャ
ル成長によらなくても蓄積チャネル形成用の薄膜半導体
層（８）を形成することができる。

【００１１】請求項３に記載の発明においては、溝
（７）の側面（７ａ）がテーパ形状となるようにするこ
とを特徴としている。このように、溝（７）をテーパ形
状とすれば、薄膜半導体層（８）を形成するためのイオ
ン注入を半導体基板（４）の表面の法線方向から行うこ
とができるため、イオン注入の簡略化を図ることができ
る。

【００１２】なお、このように薄膜半導体層（８）の厚
みを制御することによって、半導体装置の特性をノーマ
リオフ型にすることができる。請求項４に記載の発明に
よれば、溝の底面の酸化膜の厚みを側面の厚みより厚く
することができる。これにより、側面のみにイオン注入
により蓄積チャネル形成用の薄膜半導体層を確実に形成
できる。

【００１３】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイプ溝ゲート型パワーＭＯＳ
ＦＥＴ（以下、縦型パワーＭＯＳＦＥＴとする。）の断
面図を示す。本デバイスは、インバータや車両用オルタ
ネータのレクチファイヤに適用すると好適なものであ
る。

【００１４】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図９に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図９に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。

【００１５】図９に示すＭＯＳＦＥＴでは、蓄積チャネ
ル形成用の薄膜半導体層８０をエピタキシャル成長によ
って形成していたが、この薄膜半導体層８０と同様の役
割を果たすものとして、本実施形態では薄膜半導体層８
をイオン注入で形成している。この図１に示す縦型パワ
ーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明
する。

【００１６】〔図２（ａ）に示す工程〕まず、主表面が
（０００１−）カーボン面である４００μｍ程度のｎ⁺
型炭化珪素基板１を用意し、その表面に１０μｍ程度の
ｎ^- 型エピタキシャル層２を成長させ、さらにｎ^- 型エ
ピタキシャル層２上に２．５μｍ程度のｐ型エピタキシ
ャル層３を成長させる。このようにして、ｎ⁺ 型炭化珪
素基板１とｎ^- 型エピタキシャル層２とｐ型エピタキシ
ャル層３とからなる半導体基板４が形成される。なお、
ｎ⁺ 型炭化珪素基板１のの結晶軸を３．５°〜８°傾け
てｎ^- 型エピタキシャル層２、ｐ型エピタキシャル層３
を形成しているため、半導体基板４の主表面の面方位は
略（０００１−）カーボン面となる。

【００１７】〔図２（ｂ）に示す工程〕次に、ｐ型エピ
タキシャル層３の表層部の所定領域に、ｎ型不純物（例
えば窒素）をイオン注入し、ｎ⁺ 型ソース領域５を形成
する。 〔図２（ｃ）に示す工程〕ｎ⁺ 型ソース領域を含むｐ型
エピタキシャル層３上にシリコン窒化膜（Ｓｉ₃Ｎ
₄ 膜）３１を成膜したのち、さらにシリコン窒化膜３１
上にＬＴＯ膜３２を成膜する。そして、フォト・エッチ
ングを行って、溝形成予定領域におけるシリコン酸化膜
３１及びＬＴＯ膜３２を除去する。このとき、フォト・
エッチングでは、後に形成される溝７が［１１２−０］
方向と略平行となるようにマスク合わせしている。この
［１１２−０］方向は界面準位密度が最小であるため、
界面準位密度の低減に基づく耐圧の向上を図ることがで
きる。このような条件で溝７を形成しているため、溝７
を上面から見ると溝７の側面７ａの平面形状は各内角が
等しい六角形となる。

【００１８】なお、溝７が［１１２−０］方向ではな
く、［１１−００］方向と略平行となるようにすれば、
カーボン原子密度を低減することができ、この方向を選
択することにより、カーボン原子に起因する界面準位密
度の低減を図ることも可能である。引き続き、ドライエ
ッチング法としてＲＩＥを用いて、ｎ⁺ 型ソース領域５
及びｐ型エピタキシャル層３を共に貫通してｎ^- 型エピ
タキシャル層２に達する溝７を形成する。このとき、Ｒ
ＩＥのガスの成分（比率）やエッチング時間を制御する
ことによって、溝７の側面７ａが底面７ｂ（半導体基板
４の面方向）に対して所定角度を成すようにしている。
本実施形態では、溝７の側面７ａが底面７ｂに対して１
０５°となるように、つまり溝７の側面７ａがテーパ形
状を成すようにしている。

【００１９】一例として、エッチング液にＳＦ₆ ＋Ｏ₂
を採用し、Ｏ₂ の比率を変化させた場合において、溝７
の側面７ａの傾斜がどのように変化するかを図５に示
す。なお、この図に示される溝７の側面７ａの角度は、
半導体基板４の法線方向に対して成す角度を示してお
り、溝７の側面７ａが底面７ｂに対して成す角度を９０
＋α°と表した場合のαに相当する。この図に基づき、
本実施形態では、溝７の側面７ａが底面７ｂに対して１
０５°となるように、Ｏ₂ の比率を約５０％にしてい
る。

【００２０】〔図３（ａ）に示す工程〕熱処理により、
溝７の内部を含むウェハ上面全面に酸化膜３３を形成す
る。このとき、酸化膜３３は溝７の側面７ａ上では薄
く、それ以外の部分上では厚く形成される。酸化膜３３
の具体的な膜厚は、熱処理の条件によって異なるが、例
えばウェット酸化雰囲気下で１０８０℃、６時間の熱処
理を行った場合には溝７の側面７ａ上では６０ｎｍ程
度、それ以外の部分上では３００ｎｍ程度となる。

【００２１】〔図３（ｂ）に示す工程〕そして、酸化膜
３３をマスクとして、半導体基板４の法線方向（紙面上
方）からｎ型不純物をイオン注入する。これにより、酸
化膜３３のうち膜厚が薄くなっている溝７の側面７ａの
部分を透過して、ｎ型不純物イオンが溝７の側面に注入
され、薄膜半導体層８が形成される。

【００２２】このとき、上述したように溝７の側面７ａ
をテーパ形状としており、また（０００１−）Ｃ面を主
表面としていることにより酸化の異方性から側面７ａに
選択的に薄い酸化膜を形成でき、半導体基板４の法線方
向からのイオン注入によって薄膜半導体層８が形成する
ことができるため、イオン注入の方向設定が容易にでき
る。

【００２３】なお、このときのイオン注入の条件は酸化
膜３３の膜厚に応じて異なるが、少なくとも酸化膜３３
のうち溝７の側面７ａ以外の部分をｎ型不純物イオンが
透過せず、かつ溝７の側面７ａに形成される薄膜半導体
層８が所望の厚みとなるようにエネルギーを設定する必
要がある。例えば、本実施形態では薄膜半導体層８の厚
みが２００〜３００ｎｍとなるようにしている。

【００２４】ここで、縦型パワーＭＯＳＦＥＴをノーマ
リオフ型にするために、薄膜半導体層８の厚みは以下の
数式に基づいて決定している。縦型パワーＭＯＳＦＥＴ
をノーマリオフ型とするためには、ゲート電圧を印加し
ていない状態の際に、ｎ^- 型層に広がる空乏層が電気伝
導を妨げるように十分なバリア高さを有している必要が
ある。この条件は次式にて示される。

【００２５】

【数１】

【００２６】但し、Ｔepi はｎ^- 型層に広がる空乏層の
大きさである。この数式２に示される右辺第１項は薄膜
半導体層８とｐ型エピタキシャル層３とのＰＮ接合のビ
ルトイン電圧Ｖbuilt による空乏層の伸び量、すなわち
ｐ型エピタキシャル層３から薄膜半導体層８に広がる空
乏層の伸び量であり、第２項はゲート絶縁膜７の電荷と
φmsによる空乏層の伸び量、すなわちゲート絶縁膜７か
ら薄膜半導体層８に広がる空乏層の伸び量である。従っ
て、ｐ型エピタキシャル層３から広がる空乏層の伸び量
と、ゲート絶縁膜７から広がる空乏層の伸び量との和が
薄膜半導体層８の厚み以上となるようにすれば縦型パワ
ーＭＯＳＦＥＴをノーマリオフ型にすることができるた
め、この条件を満たすようなイオン注入条件で薄膜半導
体層８を形成している。

【００２７】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型エピタキシャル層３は、ソース電極１０と接
触していて接地状態となっている。このため、薄膜半導
体層８とｐ型エピタキシャル層３とのＰＮ接合のビルト
イン電圧Ｖbuilt を利用して薄膜半導体層８をピンチオ
フすることができる。例えば、ｐ型エピタキシャル層３
が接地されてなくてフローティング状態となっている場
合には、ビルトイン電圧Ｖbuilt を利用してｐ型エピタ
キシャル層３から空乏層を延ばすということができない
ため、ｐ型エピタキシャル層３をソース電極１０と接触
させることは、薄膜半導体層８をピンチオフするのに有
効な構造であるといえる。なお、ｐ型エピタキシャル層
３の不純物濃度を高くすることで、よりビルトイン電圧
Ｖbuilt を大きく利用することも可能である。

【００２８】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型エピタキシャル層
３や薄膜半導体層８等の不純物層を形成する際における
熱拡散の拡散量の制御が困難であるため、上記構成と同
様のノーマリオフ型のＭＯＳＦＥＴを製造することが困
難となる。このため、本実施形態のようにＳｉＣを用い
ることにより、シリコンを用いた場合と比べて精度良く
縦型パワーＭＯＳＦＥＴを製造することができる。

【００２９】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式１の条件を満たすよう
に薄膜半導体層８の厚みを設定する必要があるが、シリ
コンを用いた場合にはＶbuilt が低いため、薄膜半導体
層８の厚みを薄くしたり不純物濃度を薄くして形成しな
ければならず、不純物イオンの拡散量の制御が困難なこ
とを考慮すると、非常に製造が困難であるといえる。し
かしながら、ＳｉＣを用いた場合にはＶbuilt がシリコ
ンの約３倍と高く、ｎ^- 型層の厚みを厚くしたり不純物
濃度を濃くして形成できるため、ノーマリオフ型の蓄積
型ＭＯＳＦＥＴを製造することが容易であるといえる。

【００３０】なお、参考として、図６にイオン注入のエ
ネルギーと薄膜半導体層８の厚みとの関係を示す。この
図に示されるように、イオン注入のエネルギーを変化さ
せることによって薄膜半導体層８の厚みを変化させるこ
とができ、薄膜半導体層８の濃度との関係を考慮して薄
膜半導体層８の厚みを設定するようにしている。但し、
図６は酸化膜等が形成されていない炭化珪素表面に直接
イオン注入を行ったときのデータであるため、図３
（ｃ）に示される酸化膜３３の膜厚を考慮して、イオン
注入のエネルギーを選択するようにしている。

【００３１】〔図３（ｃ）に示す工程〕次に、酸化膜を
除去して溝７を含むウェハ表面を全面露出させる。 〔図４（ａ）に示す工程〕そして、溝７の側面を含むウ
ェハ全面にゲート酸化膜（ゲート絶縁膜）９を成膜す
る。

【００３２】〔図４（ｂ）に示す工程〕、さらに，溝７
内のゲート酸化膜９の内側に、ゲート電極層１０を充填
する。このゲート電極層１０の構成材料には、ｐ型のポ
リシリコンあるいはｎ型のポリシリコンを用いている。 〔図４（ｃ）に示す工程〕さらに、ゲート電極層１０の
上面にＬＴＯ等からなる層間絶縁膜１１を形成したの
ち、ゲート酸化膜９と共に層間絶縁膜１１の所定領域を
エッチング除去して、ｎ⁺ 型ソース領域５及びｐ型エピ
タキシャル層３の表層部を選択的に露出させるコンタク
トホールを形成する。

【００３３】その後、層間絶縁膜１１上を含むｎ⁺ 型ソ
ース領域５と低抵抗ｐ型炭化珪素領域６の上に、Ｎｉ等
によりソース電極層１２を形成する。また、ｎ⁺ 型炭化
珪素半導体基板１の裏面に、ドレイン電極層１３を形成
して、溝ゲート型パワーＭＯＳＦＥＴを完成する。この
ように、酸化膜３３（図３（ｃ）参照）が溝７の側面７
ａ上において薄くなっていることを利用してイオン注入
を行うことによって、エピタキシャル成長によらずに蓄
積チャネル形成用の薄膜半導体層８を形成することが可
能となる。

【００３４】さらに、溝７の側面７ａをテーパ形状にす
ることによって、上記イオン注入を半導体基板４の法線
方向から行えるようにでき、イオン注入の効率化を図る
ことができる。次に、この縦型パワーＭＯＳＦＥＴの作
用（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ
型の蓄積モードで動作するものであって、ゲート電極層
１０に電圧を印加しない場合は、薄膜半導体層８におい
てキャリアは、ｐ型エピタキシャル層３と薄膜半導体層
８との間の静電ポテンシャルの差、及び薄膜半導体層８
とゲート電極層１０との間の仕事関数の差により生じた
電位によって全域空乏化される。ゲート電極層１０に電
圧を印加することにより、薄膜半導体層８とゲート電極
層１０との間の仕事関数の差と外部からの印加電圧の和
により生じる電位差を変化させる。このことにより、チ
ャネルの状態を制御することができる。

【００３５】つまり、ゲート電極層１０の仕事関数を第
１の仕事関数とし、ｐ型エピタキシャル層３の仕事関数
を第２の仕事関数とし、薄膜半導体層８の仕事関数を第
３の仕事関数としたとき、第１〜第３の仕事関数の差を
利用して、薄膜半導体層８のｎ型のキャリアを空乏化す
る様に第１〜第３の仕事関数と薄膜半導体層８の不純物
濃度及び膜厚を設定することができる。

【００３６】また、オフ状態において、空乏領域は、ｐ
型エピタキシャル層３及びゲート電極層１０により作ら
れた電界によって、薄膜半導体層８内に形成される。こ
の状態からゲート電極層１０に対して正のバイアスを供
給すると、ゲート絶縁膜（ＳｉＯ₂ ）９と薄膜半導体層
８との間の界面においてｎ⁺ 型ソース領域５からｎ^-型
エピタキシャル層２の方向へ延びるチャネル領域が形成
され、オン状態にスイッチングされる。このとき、電子
は、ｎ⁺ 型ソース領域５から薄膜半導体層８を経由し薄
膜半導体層８からｎ^- 型エピタキシャル層２に流れる。
そして、ｎ^- 型エピタキシャル層２（ドリフト領域）に
達すると、電子は、ｎ⁺ 型炭化珪素基板１（ｎ⁺ ドレイ
ン）へ垂直に流れる。

【００３７】このようにゲート電極層１０に正の電圧を
印加することにより、薄膜半導体層８に蓄積型チャネル
を誘起させ、ソース電極１０とドレイン電極１１との間
にキャリアが流れる。 （第２実施形態）上記第１実施形態では、本発明の一実
施形態を蓄積チャネル型の溝ゲート型パワーＭＯＳＦＥ
Ｔに適用した場合について説明したが、本実施形態のよ
うにＭＣ−ＳＩＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｓ
ｔａｔｉｃ ＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏ
ｒ）に適用することもできる。

【００３８】図７に、本実施形態におけるＭＣ−ＳＩＴ
の模式図を示す。このＭＣ−ＳＩＴは第１実施形態にお
けるＭＯＳＦＥＴとほぼ同様の構成をしているため、異
なる部分についてのみ説明し、同様の部分については同
じ符号を付して説明を省略する。図７に示されるよう
に、ｐ型エピタキシャル層３の上面には、ｐ型エピタキ
シャル層３と電気的に接続されたゲート電極層４１が備
えられている。このゲート電極層４１は、ｐ型エピタキ
シャル層３とｎ⁺ 型ソース領域５との境界部上に形成さ
れたシリコン酸化膜４２によってソース電極層１２と電
気的に分離されている。また、シリコン酸化膜４２によ
ってｐ型エピタキシャル層３はソース電極層１２と電気
的に分離されている。

【００３９】このように構成されたＭＣ−ＳＩＴはゲー
ト電極層１０を第１のゲートとし、ゲート電極層４１を
第３のゲートとして、これら第１、第２のゲートへの印
加電圧を制御することによって薄膜半導体層８に形成さ
れる空乏領域の幅を制御し、ソース電極層１２とドレイ
ン電極層１３との間に電流が流れるようになっている。

【００４０】このように構成されるＭＣ−ＳＩＴにおい
ても溝７を含む半導体基板４の上面全面に酸化膜を形成
し、この酸化膜をマスクとしてイオン注入を行うことに
よりエピタキシャル成長によらないで薄膜半導体層８を
形成することができる。 （第３実施形態）上記第１実施形態では、本発明の一実
施形態を蓄積チャネル型の溝ゲート型パワーＭＯＳＦＥ
Ｔに適用した場合について説明したが、本実施形態のよ
うにＳＩＴ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒ
ａｎｓｉｓｔｏｒ）に適用することもできる。

【００４１】図８に、本実施形態におけるＳＩＴの模式
図を示す。以下、図８に基づいてＳＩＴの説明を行う。
なお、図１に示す溝ゲート型パワーＭＯＳＦＥＴと異な
る部分についてのみ説明を行い、同様の部分については
同様の符号を付して説明を省略する。ＳＩＴは、溝７の
内部にはポリシリコンからなる第１のゲート電極５０が
ｎ⁺型ソース領域５と側壁チャネル膜との界面で終端す
るように形成されており、ｐ型ベース領域３の上面には
第１のゲート電極層５０と電気的に接続された第２のゲ
ート電極層５１が形成されている。これら第１、第２の
ゲート電極層５０、５１に等電圧が印加されるようにな
っている。

【００４２】第１のゲート電極層５０の上にはＬＴＯ等
からなる層間絶縁膜５２が形成されており、さらに層間
絶縁膜５２の上にはソース電極層５３が形成されてい
る。第２のゲート電極層５１は、ｎ⁺ 型ソース領域５及
びｐ型ベース領域３の境界部に備えられたシリコン酸化
膜５４によってソース電極層５３から電気的に分離され
ている。

【００４３】このように構成されたＳＩＴは、第１、第
２のゲート電極層５０、５１に電圧を印加し、第１のゲ
ート電極層５１とｐ型エピタキシャル層３との間におけ
る仕事関数差に基づいて薄膜半導体層８に生じる空乏層
幅を制御することで、ソース電極層５３からドレイン電
極層１３に向けて電流を流すようになっている。なお、
このとき第１、第２のゲート電極層５０、５１への印加
電圧は、仕事関数差によって決定されるショットキー電
圧を超えない程度にする必要がある。

【００４４】このように構成されるＭＣ−ＳＩＴにおい
ても溝７を含む半導体基板４の上面全面に酸化膜を形成
し、この酸化膜をマスクとしてイオン注入を行うことに
よりエピタキシャル成長によらないで薄膜半導体層８を
形成することができる。 （他の実施形態）上記実施形態では、薄膜半導体層８を
形成するに際し、溝７の側面７ａをテーパ形状にすると
共に、半導体基板４の法線方向からイオン注入を行うよ
うにしているが、溝７の側面７ａの角度やイオン注入の
角度は上記実施形態に限定されるものではない。

【００４５】すなわち、溝７の側面７ａを底面７ｂに対
して垂直にしてもよい。この場合においても、イオン注
入を斜めに行うことによって薄膜半導体層８を形成する
ことができるからである。このように、溝７の側面７ａ
の角度、イオン注入の条件等を変化させても薄膜半導体
層８を形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。

【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図５】溝７の角度とエッチング条件との関係を示す図
である。

【図６】イオン注入のエネルギー条件とイオン注入深さ
の関係を示す図である。

【図７】第２実施形態におけるＭＣ−ＳＩＴを説明する
ための断面図である。

【図８】第３実施形態におけるＳＩＴを説明するための
断面図である。

【図９】従来における縦型パワーＭＯＳＦＥＴの構成を
示す断面図である。

【符号の説明】

１…ｎ⁺ 型半導体基板、２…ｎ^- 型エピタキシャル層、
３…ｐ^- 型ベース層、５…ｎ⁺ 型ソース領域、７…溝、
７ａ…側面、７ｂ…底面、８…薄膜半導体層、９…ゲー
ト酸化膜、１０…ゲート電極層、１１…層間絶縁膜、１
２…ソース電極層、１３…ドレイン電極層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−74191（ＪＰ，Ａ) 特開 平２−91976（ＪＰ，Ａ) 特開 平９−260653（ＪＰ，Ａ) 特開 昭63−98124（ＪＰ，Ａ) 特開 昭58−184767（ＪＰ，Ａ) 特開 平９−172187（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 652 H01L 29/78 653

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 溝（７）の側面（７ａ）に形成された薄
   膜半導体層（８）をチャネル領域として、ソース電極層
   （１２）とドレイン電極層（１３）との間に流す電流の
   スイッチングを行う炭化珪素半導体装置の製造方法にお
   いて、 第１導電型の低抵抗層（１）上に該低抵抗層よりも高抵
   抗の第１導電型の高抵抗層（２）が成膜されると共に、
   この高抵抗層（２）上に第２導電型の第１半導体層
   （３）が成膜されて構成され、この第１半導体層（３）
   側を主表面とする半導体基板（４）を用意する工程と、 前記第１半導体層（３）の表層部の所定領域に、前記ソ
   ース電極層（１２）と電気的に接続される第１導電型の
   ソース領域（５）を形成する工程と、 前記主表面から前記ソース領域（５）及び前記第１半導
   体層（３）を貫通する溝（７）を形成する工程と、 前記溝（７）を含む前記半導体基板（４）の主表面に酸
   化膜（３３）を成膜すると共に、この酸化膜（３３）を
   マスクとしてイオン注入を行い、前記溝（７）の側面
   （７ａ）に第１導電型の薄膜半導体層（８）を形成する
   工程と、 前記酸化膜（３３）を除去する工程と、を含むことを特
   徴とする炭化珪素半導体装置の製造方法。
2. 【請求項２】 第１導電型の低抵抗層（１）上に該低抵
   抗層よりも高抵抗の第１導電型の高抵抗層（２）が成膜
   され、この高抵抗層（２）上に第２導電型の第１半導体
   層（３）が成膜されて構成され、この第１半導体層
   （３）側を主表面とする半導体基板（４）を用意する工
   程と、 前記第１半導体層（３）の表層部の所定領域に第１導電
   型のソース領域（５）を形成する工程と、 前記主表面から前記ソース領域（５）及び前記第１半導
   体層（３）を貫通する溝（７）を形成する工程と、 前記溝（７）を含む前記半導体基板（４）の主表面に酸
   化膜（３３）を成膜すると共に、この酸化膜（３３）を
   マスクとしてイオン注入を行い、前記溝（７）の側面
   （７ａ）に第１導電型の薄膜半導体層（８）を形成する
   工程と、 前記酸化膜（３３）を除去する工程と、 前記溝（７）を含む前記半導体層（２）の上面にゲート
   絶縁膜（９）を形成する工程と、 前記薄膜半導体層（８）をチャネル領域として、少なく
   ともこのチャネル領域上に前記ゲート絶縁膜（９）を介
   してゲート電極層（１０）を形成する工程と、 前記ゲート電極層（１０）を含む前記半導体基板（４）
   の上に層間絶縁膜（１１）を形成する工程と、 前記層間絶縁膜（１１）及び前記ゲート絶縁膜（９）の
   所定領域に、前記ベース領域（３）に連通するコンタク
   トホールを形成する工程と、 前記層間絶縁膜（１１）上に前記コンタクトホールを介
   して前記ベース領域（３）と電気的に導通するソース電
   極層（１２）を形成する工程と、 前記半導体基板（４）のうち、前記主表面とは反対側の
   面にドレイン電極層（１３）を形成する工程と、を有す
   ることを特徴とする請求項１に記載の炭化珪素半導体装
   置の製造方法。
3. 【請求項３】 前記溝（７）を形成する工程では、該溝
   （７）の側面（７ａ）がテーパ形状となるように行うこ
   とを特徴とする請求項１又は２に記載の炭化珪素半導体
   装置の製造方法。
4. 【請求項４】 前記主表面が（０００１−）Ｃ面である
   ことを特徴とする請求項１乃至３のいずれか１つに記載
   の炭化珪素半導体装置の製造方法。
5. 【請求項５】 前記薄膜半導体層（８）上に、第１のゲ
   ート電極（５０）を形成する工程と、 該第１のゲート電極（５０）上に層間絶縁膜（５２）を
   介して、前記ソース領域（５）と接続するソース電極
   （５３）を形成し、また前記第１半導体層（３）と接触
   し、かつ前記第１のゲート電極（５０）と電気的に接続
   する第２のゲート電極とを形成することを特徴とする請
   求項１記載の炭化珪素半導体装置の製造方法。