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JP4761942B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係わり、特に炭化珪素（ＳｉＣ）をその材料とした電力制御用のＭＯＳＦＥＴ等の高耐圧半導体装置に関する。
次世代のパワー半導体デバイス材料としてＳｉＣが期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、ｐウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET （以下ＤＩＭＯＳＦＥＴと称する。）が知られている（非特許文献１参照）。ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
然しながら、ＤＩＭＯＳＦＥＴには、以下のような問題点が存在する。通常ＳｉＣ-ＤＩＭＯＳＦＥＴのｎ型ソース領域は、低抵抗化が容易な燐を高ドーズでイオン注入し、その後１６００℃前後の活性化熱処理を施すことにより形成される。この際質量数３１と比較的重い燐を高ドーズ条件でイオン注入して、さらに１６００℃前後という高温な熱処理を用いるためＳｉＣ表面の被イオン注入領域は損傷が激しい。その結果前記注入領域からＳｉの優先的な昇華現象が起きてしまう。そのためソース領域上は１０ｎｍ以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはＣＶＤ法等により、ソース領域上とｐ型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまう。
上記問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET（ＤＥＭＯＳＦＥＴ）が報告されている（非特許文献２参照）。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
R.Kosugi et al.，Materials Science Forum Vols.457-460, pp.1397-1400 (2004) S.Harada et al., IEEE Electron Device Lett. 25, pp.292-294 (2004)
以上述べたように、従来のＤＩＭＯＳＦＥＴには、燐のイオン注入後の高温な熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまうという問題が存在した。
上記問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したＤＥＭＯＳＦＥＴが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、ＳｉＣ本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の長期信頼性も大幅に向上させることが可能な高耐圧半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置の第１は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、前記炭化珪素基板の前記第２の主面に形成された第２の電極とを具備し、前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする。
上記課題を解決するために、本発明の半導体装置の第２は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、炭化珪素基板の前記第２の主面に設けられた第２の電極とを具備し、前記第１の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第１のサブエリアと、第１のサブエリアに接する、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする。
上記課題を解決するために、本発明の半導体装置の第３は、炭化珪素基板と、前記炭化珪素基板の上面に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域内の上面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記炭化珪素基板の前記上面に、前記第１の炭化珪素領域に隣接して設けられた第１導電型の第３の炭化珪素領域と、前記第３の炭化珪素領域の上面に、前記第１の炭化珪素領域と離隔して設けられた、前記第３の炭化珪素領域より不純物濃度が高い第１導電型の第４の炭化珪素領域と、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域、前記第３の炭化珪素領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、前記第４の炭化珪素領域の上面に形成された第２の電極とを具備し、前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする。
本発明によれば、ソース領域上のゲート絶縁膜の表面荒れを抑制することができるため、純粋にＳｉＣの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
以下、図面を参照しつつ本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤＩＭＯＳＦＥＴの構成を示す断面図である。図１において、不純物濃度５×１０18ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型不純物を含む六方晶ＳｉＣ基板（ｎ＋基板）１０１上にｎ型不純物濃度５×１０15ｃｍ-3〜２×１０16ｃｍ-3程度を含み、厚さが５〜１０μｍ程度であるＳｉＣ層（ｎ−層）１０２が形成されている。ＳｉＣ層１０２の一部表面にはｐ型不純物濃度が１×１０17ｃｍ-3〜５×１０17ｃｍ-3程度であり、ＳｉＣ層１０２表面から深さ０．６μｍまでの領域に存在する第１の炭化珪素領域１０３（ｐ型ウェル）が形成されている。このｐ型ウェルは、ｐ型ベース領域１０３となる。なお、ｐ型ベース領域１０３は、ベースサブエリア１０３Ｂと１０３Ｃを併せたものの総称である。
そしてこのｐ型ベース領域１０３内部には第２の炭化珪素領域としてｎ型ソース領域１０４（１０４Ａ，１０４Ｂ，１０４Ｃ）が形成されている。より詳細には、ｎ型不純物として窒素（Ｎ）が１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度含まれた第１のソースサブ領域１０４ＡがＳｉＣ層１０２表面から深さ０．１５μｍまでの領域に存在している。この第１のソースサブ領域１０４Ａ下部にはｎ型不純物として燐（Ｐ）が１×１０20ｃｍ-3程度含まれた第３の（第２は後述）ソースサブ領域１０４Ｂが第１のソースサブ領域１０４Ａの底部から深さ０．１５μｍまでの領域に存在している。図８は図１のＡ−Ａ線に沿った断面における深さ方向のｎ型不純物分布を示したものである。
第１のソースサブ領域１０４Ａ側部にはｎ型不純物として燐（Ｐ）が１×１０20ｃｍ-3程度含まれた第２のサブ領域１０４ＣがＳｉＣ層１０２表面から深さ０．３μｍまでの領域に存在している。これら第１のサブ領域１０４Ａ、第２のサブ領域１０４Ｃ、及び第３のサブ領域１０４Ｂを合わせて、ＭＯＳＦＥＴのソース領域１０４が構成される。この第２のサブ領域１０４Ｃ表面とベースサブエリア１０３Ｃ上にはＮｉからなるソース電極１０８が形成されている。
第１のソースサブ領域１０４Ａ、ベースサブエリア１０３Ｂを含むＳｉＣ層１０２の表面には、これらに跨るようにして８０ｎｍ程度のゲート絶縁膜１０５が形成されている。このゲート絶縁膜１０５上にはポリシリコンからなるゲート電極１０６が形成されている。
以上、第１の実施形態の半導体装置によれば、ゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域１０４Ａとゲート絶縁膜１０５の界面において第１のソースサブ領域１０４Ａの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス（Ｒｍｓ）１０ｎｍ以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。
具体的には、従来のようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、図９に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良素子が混在する。それに対し、本発明の質量数の軽い窒素で形成されている場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍに分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
次に、上記半導体装置の製造方法について、図２〜７を用いて説明する。まず、図２に示すように、ｎ型不純物として窒素を不純物濃度１×１０19ｃｍ-3含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗のＳｉＣ基板１０１上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を不純物濃度５×１０15ｃｍ-3、厚さ１０μｍを有する高抵抗のＳｉＣ層１０２を順次形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にＳｉＣ層１０２の表面にシリコン酸化膜（不図示）を形成する。
次に、シリコン酸化膜（不図示）の表面にレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりシリコン酸化膜をエッチングする。
これにより、後出のイオン注入工程のイオン注入マスク（不図示）が形成される。このイオン注入マスクを介して、ＳｉＣ層１０２に対して２７Ａｌ＋の選択イオン注入を行う。２７Ａｌ＋は、基板温度Ｔsub＝室温〜５００℃、ここでは室温で、加速エネルギーＥacc＝３５０ｋｅＶ、総ドーズ量Φ＝１×１０１４ｃｍ−２の条件で注入する。この結果、図３に示すように、表面から深さ０．６μｍの領域に、ｐ型不純物を含んだベース領域１０３が形成される。
次に図４に示すように、ベース領域１０３内にイオン注入により選択的にソース領域１０４を形成する。具体的には、ゲート絶縁膜形成予定領域と重なるソース領域の深い部分（第３のソースサブ領域１０４Ｂ）には燐（Ｐ）を基板温度５００℃程度に加熱した状態で、加速エネルギー１５０〜２５０ｋｅＶ、総ドーズ１．７×１０１５ｃｍ−２の条件でイオン注入する。ついで、浅い部分（第１のソースサブ領域１０４Ａ）には窒素（Ｎ）を、加速エネルギー１０〜７０ｋｅＶ、総ドーズ１．２×１０１５ｃｍ−２の条件でイオン注入する。この時、図１のＡ−Ａ線に沿った方向の不純物濃度分布は、前述のように、図８のようになる。
ソース領域１０４における、第１のソースサブ領域１０４Ａ、第３のソースサブ領域１０４Ｂ以外の領域には燐を基板温度５００℃程度の下で加速エネルギー１０〜２５０ｋｅＶ、総ドーズ５×１０１５ｃｍ−２の条件で、各々選択的に多段イオン注入し、表面から深さ約０．３μｍの領域に不純物濃度１×１０２０ｃｍ−３の第２のソースサブ領域１０４Ｃを形成する。ｐ型ベース領域１０３表面にはＡｌを選択イオン注入し、高濃度のベースサブエリア１０３Ｃを形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に、図５に示すように、ＳｉＣ層１０２、ベース領域１０３及びソース領域１０４中の第１のソースサブ領域１０４Ａに跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０５を選択的に形成する。このときゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにはｎ型不純物として質量数の軽い窒素（Ｎ）が添加されており、これにより高温処理に伴う表面荒れが抑制されるため、第１のソースサブ領域１０４Ａ上には平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜１０５の長期信頼性を大幅に向上させることが可能となるのである。
そして図６に示すように、ゲート絶縁膜１０５上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１０６を形成する。その後ゲート電極１０６上に表面酸化およびＣＶＤ法によりシリコン酸化膜１１０を形成する。
次に、ＳｉＣ基板１０１表面全体をレジストでカバーして（不図示）、ＳｉＣ基板１０１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。次いで、図７に示すように、ＳｉＣ基板１０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０７を形成する。その後、ソース領域１０４上に、リフトオフ法による蒸着によりＮｉ膜のソース電極１０８を選択的に形成する。最後に９５０℃で５分程度シンター処理し、ソース電極１０８とドレイン電極１０７のオーミック接触を良好なものにする。以上により、第１の実施形態のＤＩＭＯＳＦＥＴが完成する。
以上のように製造したＤＩＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。具体的には、図９に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良品が発生する。それに対し、本発明の質量数の軽い窒素で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍのみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
次に、第１の実施形態の変形例について述べる。図１０は、第１の変形例で、ｐ型ベース領域１０３のゲート絶縁膜１０５に接するベースサブエリア１０３Ａは、硼素（Ｂ）をイオン注入して形成したものである。ベース領域１０３のうちサブエリア１０３Ｂ，１０３Ｃには、前述のようにＡｌがイオン注入されるが、サブエリア１０３ＡにＡｌよりも質量数の小さいＢを注入することにより、ベース領域１０３とゲート絶縁膜１０５の界面の表面荒れも少なくすることができる。ソース領域１０４は、第１の実施形態と全く同じであるから、第１の実施形態の効果に加えて、ベース領域の表面荒れを少なくする効果を奏することができる。また、サブエリア１０３Ａ（Ｂ）の濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。
図１１は、第１の実施形態の第２の変形例を示し、Ｐ型ベース領域１０３の底部のサブエリア１０３ＤはＢのイオン注入で形成したものである。ＢはＡｌよりも原子半径が小さく、イオン注入によって導入して高温アニールをした後の残留欠陥がＡｌよりも小さくなる。このため、主接合を形成する部分にＢを使用した本変形例の場合は、リーク電流をより少なくすることができる。また、Ｂは高温アニールした際にＳｉＣ中で拡散するため、主接合近傍の不純物濃度がイオン注入した領域よりも低くなる。そのため、ｐ型ベース領域１０３内部にも空乏層が入り込んで、主接合端部の電界強度が低減され高い耐圧を保持することが可能となる。一方、不純物準位がＢよりも浅く充放電時定数の小さなＡｌでサブエリア１０３Ｂを形成することにより、素子に急激に逆方向電圧が印加された際にｐ型ベース領域１０３内に空乏層が大きく広がってしまうダイナミックパンチスルー現象を抑制することが可能となり、素子の予期せぬターンオンを回避することができる。また、ベース領域１０３の右端部分にＢで形成したサブエリアを追加すれば、主接合すべての領域で残留欠陥を少なくすることができ、リーク電流をさらに少なくすることができる。
図１２は、第１の実施形態の第３の変形例を示し、ゲート電極１０６下で、ｐ型ベース領域１０３に並列する部分を低濃度ＳｉＣ層１０２よりもｎ型不純物濃度が高いｎ型の第３の炭化珪素領域１２０としたものである。図１２の構成の場合、低濃度ＳｉＣ層１０２の上に、第３の炭化珪素領域１２０となるｎ型層をエピタキシャル成長、若しくは窒素（Ｎ）をイオン注入して形成する。その後、ｐ型ベース領域１０３、ソース領域１０４を第１の実施形態あるいはその変形例と同様にして形成する。第３の炭化珪素領域１２０をイオン注入で形成する場合でも、ｎ型不純物としては質量数の軽いＮを用いることにより、イオン注入および高温アニールを終了した時点で表面荒れが抑制され、第３の炭化珪素領域１２０上には平坦で緻密なゲート絶縁膜１０５を成膜することができる。
反転チャネル層が形成される領域１０３ＡにＢを使用すると、活性化アニールを行った際に、Ｂが横方向に拡散するため、チャネル長が長くなってオン抵抗が増加する。Ｂが拡散しようとする部分にｎ型の第３の炭化珪素領域１２０を形成しておくと、Ｂが横方向に拡散しても接合は横方向に移動しないので、チャネル長の増加を最小限に抑制することができる。また、ベース領域１０３の右側部分にＢで形成したサブエリアを追加した場合でも、横方向拡散が抑えられるので、ＪＦＥＴ抵抗が増加するのを防止することができる。
また、実施形態では図面の簡略化のために、ゲート電極１０６を半分しか図示していないが、実際には図面の右側には対称的な部分が存在し、例えば図１０では低濃度ＳｉＣ層１０２の上部は、ｐ型ベース領域１０３に挟まれている。この隣接したｐ型ベース層１０３に挟まれた領域は、低濃度ｎ型層で形成され、微細化により幅も狭くなることから、伝導する電子に対して抵抗成分となる。第３の変形例では、この部分に比較的ｎ型不純物濃度が高いｎ型の第３の炭化珪素領域１２０を形成することにより、いわゆるＪＦＥＴ抵抗を低減している。第３の炭化珪素領域１２０のｎ型不純物濃度は、耐圧が低下しない範囲で選択される。
図１３は、第１の実施形態の第４の変形例の断面図である。第４の変形例が第３の変形例と異なる点は、第３の炭化珪素領域１２０がベース領域１０３の底面とＳｉＣ層１０２の間に介在していることである。この構造では、ソース領域１０４からベースサブ領域１０３Ａ表面に形成される反転層チャネルを通って第３の炭化領域１２０に注入された電子が、この介在部分を通ってベース領域１０３の下側まで広がるので、素子全体に電流が均一にながれ、低いオン抵抗を実現することができる。第３の炭化珪素領域１２０は第３の変形例と同様にして形成する。なお、図１３においても、ｐ型ベース領域１０３Ｄ（Ｂ）は、１０３Ｄ（Ａｌ）であっても良い。その場合には、ｐ型ベース領域１０３の下に形成された第３の炭化珪素領域１２０の部分が、Ｂの拡散を防止する働きをする。
図１４は、第１の実施形態の第５の変形例の断面図である。この構造では、ｐ型ベース領域１０３をエピタキシャル成長で形成することが特徴である。エピタキシャル層上に形成された反転層チャネルの抵抗はイオン注入層上よりも小さいことが知られており、この構造を使えばオン抵抗の非常に低いＭＯＳＦＥＴを実現することができる。この場合には、イオン注入による欠陥や表面荒れの発生がないので、図１２におけるベース領域１０３のうち、サブエリア１０３Ａおよび１０３ＤもＡｌで形成することができる。従って、ｐ型ベース領域１０３は、サブエリア１０３Ｂ（Ａｌエピ層）とサブエリア１０３Ｃ（Ａｌイオン注入層）とで形成される。
この第５の変形例のエピタキシャル成長を用いた製造方法について説明する。まず、図１５に示すように、ｎ型不純物として窒素を不純物濃度５×１０18ｃｍ-3〜１×１０19ｃｍ-3程度含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗のＳｉＣ基板１０１上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を不純物濃度５×１０15ｃｍ-3〜２×１０16ｃｍ-3程度、厚さ５〜１０μｍを有する高抵抗のＳｉＣ層１０２を形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。
次にＳｉＣ層１０２の表面にアルミニウム（Ａｌ）を添加して、ｐ型不純物を含んだベース領域１０３Ｂをエピタキシャル法で形成する。ベース領域１０３Ｂの成長の際にＡｌの添加量を時間的に変えても良い。その場合には、ベース領域１０３Ｂの抵抗、ＭＯＳＦＥＴのゲートしきい値電圧などを所定の値に設定することができる。
次に、第２導電型層１０３Ｂ（Ａｌエピ層）の表面に第１のレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをマスクとして用い、窒素（Ｎ）イオンを注入して、ｎ型の第３のＳｉＣ領域１２０を形成する。ｐ型領域をｎ型領域に変換するので、Ｎ濃度はベース領域１０３Ｂ（Ａｌエピ層）の濃度よりも高くする。
次に、第１の実施形態と同様にして、ベースサブエリア１０３Ｂ（Ａｌエピ層）内にイオン注入により選択的にソース領域１０４を形成する。ベースサブエリア１０３Ｂ（Ａｌエピ層）内で、後にソース電極１０８と接する表面部分１０３Ｃ（Ａｌイオン注入層）は、ソース電極１０８とのコンタクトを良好にするため、Ａｌ濃度を高めに形成される。
次に、図１７に示すように、第３のＳｉＣ領域１２０、ベースサブエリア１０３Ｂ（Ａｌエピ層）及びソース領域１０４中の第１のソースサブ領域１０４Ａに跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０５を選択的に形成する。このときゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにはｎ型不純物として質量数の軽い窒素（Ｎ）が添加されており、これにより高温処理に伴うソース領域１０４上の表面荒れが抑制される。同様に、ベースサブエリア１０３Ｂ（Ａｌエピ層）は残留欠陥や表面荒れの発生しないエピタキシャル法によって形成されており、また、ＳｉＣ領域１２０もｎ型不純物として質量数の軽い窒素（Ｎ）のイオン注入で形成されており、高温処理に伴う表面荒れが抑制される。このため、第１のソースサブ領域１０４Ａ上、ベースサブエリア１０３Ｂ（Ａｌエピ層）、ＳｉＣ領域１２０上には平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜１０５の長期信頼性を大幅に向上させることが可能となるのである。
そして図１８に示すように、ゲート絶縁膜１０５上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１０６を形成する。その後ゲート電極１０６上に表面酸化およびＣＶＤ法によりシリコン酸化膜１１０を形成する。
次に、第１の実施形態と同様にして、Ｎｉ膜によりドレイン電極１０７、ソース電極１０８を選択的に形成する。以上により、図１９に示す第１の実施形態の第５の変形例のＤＩＭＯＳＦＥＴが完成する。
なお、上で述べた第４の変形例はＩＧＢＴにも適用することができる。ＩＧＢＴの場合には、図２０に示すように、ＳｉＣ基板１３０の導電型をｐ型にし、ｎ型層１３１を介して、ｎ−型ＳｉＣ層１０２をエピタキシャル成長させればよい。別の製造方法としては、ｎ−型ＳｉＣ基板１０２の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。
ＩＧＢＴの場合、図２０のように、第３の炭化珪素領域１２０をｐ型ベース領域１０３の下に介在させると格別な効果を奏することができる。即ち、ＩＧＢＴの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層１０２からｐ型ベース領域１０３、高濃度ｐ型コンタクトサブエリア１０３Ｃを通過して、エミッタ電極１０８に排出される。ｎ型領域１２０があると、ドリフト層１０２に有る正孔がｐ型ベース領域１０３に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト領域１０２上部に正孔が蓄積させるようになる。これにより、ＩＧＢＴのオン電圧を低減することができる。
（第２の実施形態）
図２１は、本発明の第２の実施形態に係わるＵＭＯＳＦＥＴの構成を示す断面図である。図２１において、不純物濃度５×１０19ｃｍ-3程度のｎ型不純物を含む厚さ３００μｍ程度の六方晶のＳｉＣ基板２０１上にｎ型不純物濃度５×１０15ｃｍ-3程度を含み、厚さが１０μｍ程度であるＳｉＣ層２０２が形成されている。ＳｉＣ層２０２の表面にはｐ型不純物濃度が１×１０17ｃｍ-3〜５×１０17ｃｍ-3程度であり、厚さが２μｍ程度であるチャネル領域（第１の炭化珪素領域）２０３（２０３Ｂ，２０３Ｃ等の総称）が形成されている。
そしてこのチャネル領域２０３Ｂ上には、ｎ型のソース領域２０４が形成されている。より詳細には、ｎ型不純物として窒素が１×１０18ｃｍ-3〜１×１０20ｃｍ-3含まれた第１のソースサブ領域２０４Ａが選択的に形成され、この第１のソースサブ領域２０４Ａの外側にはｎ型不純物として燐が１×１０20ｃｍ-3程度含まれた第２のソースサブ領域２０４Ｂが形成されている。これら第１のソースサブ領域２０４Ａ、第２のソースサブ領域２０４Ｂの厚さは０．５μｍ程度である。
第１のソースサブ領域２０４Ａ、チャネル領域２０３Ｂを貫き、ＳｉＣ層２０２に底部を有するように深さが３μｍ程度のトレンチ２０５が形成されている。このトレンチ２０５側壁、底面を覆うようにして、厚さ８０ｎｍ程度のゲート絶縁膜２０６が形成されている。ゲート絶縁膜２０６を介してトレンチ２０５を埋め込むように、ｎ型不純物を高濃度に含んだポリシリコンからなるゲート電極２０７が形成されている。
第１のソースサブ領域２０４Ａ、第２のソースサブ領域２０４Ｂ、ベースサブエリア２０３Ｃ表面には、Ｎｉ等からなるソース電極２０８が、ＳｉＣ基板２０１裏面にはドレイン電極２０９がそれぞれ形成されている。
以上、第２の実施形態の半導体装置によれば、第１の実施形態と同様、ゲート絶縁膜２０６と直接接する第１のソースサブ領域２０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域２０４Ａとゲート絶縁膜２０６の界面において、第１のソースサブ領域２０４Ａの表面が荒れるのを抑えることができ、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。
次に、上記半導体装置の製造方法について、図２２〜２５を用いて説明する。最初に図２２に示すように不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのｎ型低抵抗のＳｉＣ基板２０１上にエピタキシャル法により不純物濃度５×１０15ｃｍ-3、厚さ１０μｍのｎ型高抵抗のＳｉＣ層２０２と不純物濃度３×１０17ｃｍ-3、厚さ２μｍのｐ型のチャネル領域２０３を順次形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）を用いてもよい。またｐ型不純物としてはアルミニウム（Ａｌ）を用いたが、別の不純物、例えばホウ素（Ｂ）を用いてもよい。またそれぞれ両不純物を同時に用いてもよい。チャネル領域２０３は選択的イオン注入で形成することもできる。
次に図２３に示すようにチャネル領域２０３の表面の一部に窒素（Ｎ）を加速エネルギー１０〜３００ｋｅＶ、総ドーズ３×１０15ｃｍ-2の条件で選択的に多段イオン注入する。次にこの領域に接する様に、チャネル領域２０３の表面に燐（Ｐ）を加速エネルギー１０〜４００ｋｅＶ、総ドーズ７×１０15ｃｍ-2の条件で選択的に多段イオン注入する。これにより、表面から深さ約０．５μｍの領域に不純物濃度１×１０20ｃｍ-3のｎ型低抵抗の第１のソースサブ領域２０４Ａ（Ｎ）及び第２のソースサブ領域２０４Ｂ（Ｐ）をそれぞれ形成する。次に、チャネル領域２０３の表面にＡｌを選択イオン注入し、高濃度のベースサブエリア２０３Ｃを形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に図２４に示すように、ＲＩＥ等の異方性エッチング及びこれに続く化学的ドライエッチング（ＣＤＥ）等によるトレンチ内の平滑化処理により第１のソースサブ領域２０４Ａを貫通して底部がＳｉＣ層２０２に達するトレンチ２０５を形成する。次に基板表面に熱酸化法あるいはＣＶＤ法により酸化膜２０６を形成し、トレンチ２０５内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極２０７を形成する。その後ＲＩＥ等によりトレンチ２０５内にのみポリシリコンを残し、第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ上に残存したポリシリコンを除去する。次に、ゲート電極２０７の表面を酸化してゲート電極２０７表面を酸化膜で被覆する。
次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりＮｉで第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、チャネル領域の第３のサブエリア２０３Ｃ（Ａｌ）及び酸化膜に覆われたゲート電極２０７表面にソース電極２０８を、ＳｉＣ基板２０１裏面にドレイン電極２０９を形成する。最後に、例えば９５０℃で５分程度シンター処理し、ソース電極２０８とドレイン電極２０９のオーミック接触を良好なものにする。以上により、図２５に示したトレンチゲート型のＵＭＯＳＦＥＴが完成する。
以上のように製造したＵＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域表面上の荒れが抑制され前記領域表面上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。
具体的には、第１の実施形態と同様、図９に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する。それに対し、本実施形態の質量数の軽い窒素で形成されている場合には、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍに分布する結果となり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
さらに、チャネル領域２０３をエピタキシャル法で形成した場合には、反転層チャネルの抵抗が小さくなり、オン抵抗の非常に低いＭＯＳＦＥＴを実現することができる。
次に、第２の実施形態の変形例について述べる。図２６は、第１の変形例で、チャネル領域２０３の中央部にＡｌよりも質量数の小さいＢをイオン注入し、その後その上に形成される第１のソースサブ領域２０４Ａをも通じてトレンチ２０５を形成する。トレンチ２０５に露出するチャネル領域は２０３Ａ（Ｂ）となるので、その表面は荒れの小さいものとなり、その後形成されるゲート絶縁膜２０６と、良好な界面を形成する。この変形例は、第１の実施形態の変形例と同様の効果が得られ、特にチャネル領域２０３を選択的イオン注入で形成した場合に大きな効果が得られる。また、サブエリア２０３Ａ（Ｂ）の濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。
図２７は、第２の実施形態の第２の変形例を示す断面図である。第２の変形例は、ＳｉＣ層２０２とチャネル層の第２のサブエリア２０３Ｂ（Ａｌ）の間にＢを添加した第４のサブエリア２０３Ｄ（Ｂ）を介在させたものである。この変形例は、第１の実施形態の第２の変形例と同様の効果が得られ、特に、チャネル領域２０３を選択的イオン注入で形成した場合に大きな効果が得られる。
図２８は、第２の実施形態の第３の変形例を示す断面図である。第３の変形例は、第２の変形例に加え、ＳｉＣ層２０２とチャネル層２０３Ａ（Ｂ）、２０３Ｄ（Ｂ）の間にｎ型の第３の炭化珪素領域２２０を介在させたものである。この第３の炭化珪素領域は、反転層チャネルが形成されるベースサブエリア２０３Ａ（Ｂ）に使用されるＢが、活性化アニールで下方向に拡散してチャネル長が増加するのを抑制する。
また、トレンチ型ＭＯＳＦＥＴの場合、電子はソース領域２０４Ａからベース領域２０３Ａのゲート絶縁膜界面に形成された反転層を通り、ドリフト層２０２に真っ直ぐ伝導していく。この場合、ドリフト層２０２は、隣接したトレンチ型ゲート電極２０７の間隔が広い場合でも、反転層を通過してｎ型領域２２０を通って横方向に伝導し、ドリフト層２０２に均一に電子が流れることによって、オン抵抗を低減する役割を果たす。第２の実施形態でチャネル領域２０３をエピタキシャル法で形成した場合には、第２の実施形態にチャネル層２０３Ａ（Ｂ）、２０３Ｄ（Ｂ）なしに、第３の炭化珪素領域２２０を介在させるだけで同様の効果が得られる。その場合にも、サブエリア２０３Ａ（Ｂ）を追加して、その濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。
次に、第３の変形例の製造方法について、図２９〜３２を用いて説明する。チャネル領域２０３、ソース領域２０４はすべて選択的イオン注入により形成することができるが、ここではエピタキシャル成長と組み合わせた製造方法について説明する。最初に図２９に示すように不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのｎ型低抵抗のＳｉＣ基板２０１上にエピタキシャル法によりｎ型高抵抗のＳｉＣ層２０２、ｎ型ＳｉＣ層２２０、Ｂを添加したチャネル層２０３Ｄ（Ｂ）、Ｎを添加したソース層２０４Ａ（Ｎ）を順次形成する。チャネル層２０３Ｄの成長の際に、Ｂの代わりにＡｌを添加しても良い。また、Ｐ型不純物の添加量を時間的に変えても良い。
次に図３０に示すように、ＢおよびＡｌの選択的多段注入により、チャネル領域２０３Ｄ（Ｂ）中に領域２０３Ａ（Ｂ）、２０３Ｂ（Ａｌ）を形成する。さらに、ソース層２０４Ａ（Ｎ）中に選択的にＰ，及びＡｌをイオン注入し、領域２０４Ｂ（Ｐ），２０３Ｃ（Ａｌ）を形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に図３１に示すように、ＲＩＥ等の異方性エッチング及びこれに続くchemical dry etching（ＣＤＥ）等によるトレンチ内の平滑化処理により第１のソースサブ領域２０４Ａを貫通して底部がＳｉＣ層２０２に達するトレンチ２０５を形成する。次に基板表面に熱酸化法あるいはＣＶＤ法により酸化膜２０６を形成し、トレンチ２０５内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極２０７を形成する。その後ＲＩＥ等によりトレンチ２０５内にのみポリシリコンを残し第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ上に残存したポリシリコンを除去する。次に、ゲート電極２０７の表面を酸化してゲート電極２０７表面を酸化膜で被覆する。
次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりＮｉで第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ（Ａｌ）、及び酸化膜に覆われたゲート電極２０７表面にソース電極２０８を、ＳｉＣ基板２０１裏面にドレイン電極２０９を形成する。最後に、例えば９５０℃で５分程度シンター処理し、ソース電極２０８とドレイン電極２０９のオーミック接触を良好なものにする。以上により、図．３２に示したトレンチゲート型のＵＭＯＳＦＥＴが完成する。
図３３は、第２の実施形態の第４の変形例の断面図で、ＩＧＢＴに適用した例である。ＩＧＢＴの場合には、図２８においてＳｉＣ基板１３０の導電型をｐ型にし、ｎ型層２３１を介して、ｎ−型ＳｉＣ層２０２をエピタキシャル成長させればよい。別の製造方法としては、ｐ型ＳｉＣ基板２３０の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。
トレンチ型ＩＧＢＴの場合にも、図３３のように、第３の炭化珪素領域２２０をチャネル領域２０３の下に介在させると格別な効果を奏することができる。即ち、ＩＧＢＴの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層２０２からチャネル領域２０３、高濃度ｐ型コンタクト層２０３Ｃを通過して、エミッタ電極２０８に排出される。ｎ型領域２２０があると、ドリフト層２０２に有る正孔がチャネル領域２０３に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト層２０２上部に正孔が蓄積させるようになる。これにより、ＩＧＢＴのオン電圧を低減することができる。
（第３の実施形態）
図３４は、本発明の第３の実施形態に係わる横型ＭＯＳＦＥＴの構成を示す断面図である。基本的には、第１の実施形態のＤＩＭＯＳＦＥＴを横型にしたものと考えてよい。図３４において、窒素が添加されたｎ型炭化珪素基板３０９（Ｎ）の左上には、第１の実施形態と同様に、ｐ型べース領域（第１の炭化珪素領域）３０３とその中に形成された第２の炭化珪素領域３０４が選択的に形成されている。このｐ型ベース領域３０３に隣接して、炭化珪素基板３０９上には、窒素が添加された低濃度の第３の炭化珪素領域３０２（Ｎ）が形成されている。
上記のように、ｐ型ベース領域３０３の表面には、第１の実施形態と同様にして、ｎ型ソース領域３０４が形成されている。ｎ型ソース領域３０４は、第１のソースサブ領域３０４Ａ（Ｎ），第２のソースサブ領域３０４Ｃ（Ｐ），第３のソースサブ領域３０４Ｂ（Ｐ）を含んでいる。第２のソースサブ領域３０４Ｃ（Ｐ）は、第１の実施形態同様、不純物濃度１×１０18ｃｍ-3〜１×１０20ｃｍ-3の範囲のＰを含んでいる。さらに、第２のソースサブ領域３０４Ｃと高濃度なベースサブエリア３０３Ｃ（Ａｌ）上には、ソース電極（第１の電極）３０８が形成されている。
第３の炭化珪素領域３０２（Ｎ）の右上には、第１の炭化珪素領域（ｐ型ベース領域）３０３と離隔して、Ｐが添加されたｎ型ドレイン領域（第４の炭化珪素領域）３０１（Ｐ）が形成され、その上には、ドレイン電極（第２の電極）３０７が形成されている。
ソースサブ領域３０４Ａ、ｐ型ベースサブエリア３０３Ｂ、第３の炭化珪素領域３０２の上面には、選択的にゲート絶縁膜３０５が形成され、この上にゲート電極３０６が形成されている。ゲート電極３０６の上面、側面は絶縁膜３１０で覆われ、第３の炭化珪素領域３０２及びドレイン領域３０１の上面は選択的に絶縁膜３１１で覆われている。
以上、第３の実施形態の半導体装置によれば、第１の実施形態と同様に、ゲート絶縁膜３０５と直接接する第１のソースサブ領域３０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域３０４Ａとゲート絶縁膜３０５の界面において第１のソースサブ領域３０４Ａの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス（Ｒｍｓ）１０ｎｍ以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
次に、上記半導体装置の製造方法について、図３５〜３８を用いて説明する。まず、図３５に示すように、ｎ型不純物として窒素を含む低抵抗のＳｉＣ基板３０９上に、エピタキシャル成長法によりｐ型不純物としてアルミニウム（Ａｌ）を含むＳｉＣ層３０３Ｂ（Ａｌ）を形成する。
次に、第１の実施形態と同様に、ＳｉＣ層３０３Ｂ（Ａｌ）層の左側をｐ型ベース領域３０３とし、右側に窒素をイオン注入してｎ型高抵抗の低濃度ＳｉＣ領域３０２を形成する。ｐ型ベース領域の上面には、第１の実施形態と同様に、ソース領域３０４（３０４Ａ，３０４Ｂ，３０４Ｃ）を形成する（図３６参照）。ｎ型高抵抗の低濃度ＳｉＣ領域３０２には、選択的に燐をイオン注入して、ドレイン領域３０１を形成する。
次に、図３７に示すように、ソースサブ領域３０４Ａ、ｐ型ベース領域３０３、第３の炭化珪素領域３０２の上面に、ゲート絶縁膜３０５を形成し、第３の炭化珪素領域３０２の上面、ドレイン領域３０１の上面の一部に絶縁膜３１１を選択的に形成する。ゲート絶縁膜３０５の上にポリシリコンによるゲート電極３０６を形成し、露出面を酸化膜３１０により保護する。
第２のソースサブ領域３０４Ｃと高濃度なベースサブエリア３０３Ｃ（Ａｌ）上に、ソース電極３０８を形成し、ドレイン領域３０１（Ｐ）上には、ドレイン電極３０７を形成すると、図３８に示す横型ＭＯＳＦＥＴが完成する。
以上のように製造した横型ＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。第３の実施形態においても、第１の実施形態の各種の変形例を、適宜組み合わせることが可能である。
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
本発明の第１の実施例に係る半導体装置（ＤＩＭＯＳＦＥＴ）の断面図 第１の実施例の半導体装置の製造工程を示す断面図 第１の実施例の半導体装置の製造工程を示す断面図 第１の実施例の半導体装置の製造工程を示す断面図 第１の実施例の半導体装置の製造工程を示す断面図 第１の実施例の半導体装置の製造工程を示す断面図 第１の実施例の半導体装置の製造工程を示す断面図 図１のＡ−Ａ線に沿った断面におけるＮ型不純物濃度分布を示す図 一般的なＤＩＭＯＳＦＥＴのゲート絶縁耐圧のヒストグラムを示す図 第１の実施形態の第１の変形例に係る半導体装置の断面図 第１の実施形態の第２の変形例に係る半導体装置の断面図 第１の実施形態の第３の変形例に係る半導体装置の断面図 第１の実施形態の第４の変形例に係る半導体装置の断面図 第１の実施形態の第５の変形例に係る半導体装置の断面図 第５の変形例の半導体装置の製造工程を示す断面図 第５の変形例の半導体装置の製造工程を示す断面図 第５の変形例の半導体装置の製造工程を示す断面図 第５の変形例の半導体装置の製造工程を示す断面図 第５の変形例の半導体装置の製造工程を示す断面図 第１の実施形態の第６の変形例に係る半導体装置（ＩＧＢＴ）の断面図 本発明の第２の実施形態に係る半導体装置（ＵＭＯＳＦＥＴ）の断面図 第２の実施形態の半導体装置の製造工程を示す断面図 第２の実施形態の半導体装置の製造工程を示す断面図 第２の実施形態の半導体装置の製造工程を示す断面図 第２の実施形態の半導体装置の製造工程を示す断面図 第２の実施形態の第１の変形例に係る半導体装置の断面図 第２の実施形態の第２の変形例に係る半導体装置の断面図 第２の実施形態の第３の変形例に係る半導体装置の断面図 第３の変形例の半導体装置の製造工程を示す断面図 第３の変形例の半導体装置の製造工程を示す断面図 第３の変形例の半導体装置の製造工程を示す断面図 第３の変形例の半導体装置の製造工程を示す断面図 第２の実施形態の第４の変形例に係る半導体装置（Ｕ−ＩＧＢＴ）の断面図 本発明の第３の実施形態に係る半導体装置の断面図 第３の実施形態の半導体装置の製造工程を示す断面図 第３の実施形態の半導体装置の製造工程を示す断面図 第３の実施形態の半導体装置の製造工程を示す断面図 第３の実施形態の半導体装置の製造工程を示す断面図
符号の説明
１０１、２０１、３０９ … ｎ型ＳｉＣ基板
１０２、２０２ … ｎ型ＳＩＣ層
１０３、２０３、３０３ … 第１のＳｉＣ領域（ベース領域）
１０４、２０４，３０４ … 第２のＳｉＣ領域（ソース領域）
１０５、２０６、３０５ … ゲート絶縁膜
１０６、２０７、３０６ … ゲート電極
１０７、２０９、３０７ … ドレイン電極
１０８、２０８、３０８ … ソース電極
１１０、３１０ … シリコン酸化膜
１２０、２２０ … 第３のＳｉＣ領域
１３１，２３１ … ｎ型層
２３０ … ｐ型ＳｉＣ基板

Claims (13)

  1. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
    前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
    前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
    前記炭化珪素基板の前記第２の主面に形成された第２の電極と
    を具備し、
    前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする半導体装置。
  2. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
    前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
    前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
    前記炭化珪素基板の前記第２の主面に形成された第２の電極と
    を具備し、
    前記第１の炭化珪素領域（１０３）は、硼素が添加された表面側の第１のサブエリアと、前記第１のサブエリアの下部に設けられ、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする半導体装置。
  3. 前記第１の炭化珪素領域は、前記第２のサブエリアと前記炭化珪素層との間に、硼素が添加された第３のサブエリアをさらに具備することを特徴とする請求項２に記載する半導体装置。
  4. 前記炭化珪素層と前記ゲート絶縁膜の間に、前記炭化珪素層より不純物濃度が高い第１導電型の第３の炭化珪素領域をさらに具備することを特徴とする請求項１ないし３の何れかに記載の半導体装置。
  5. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層、
    前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
    前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
    第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、
    炭化珪素基板の前記第２の主面に設けられた第２の電極と
    を具備し、
    前記第１の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第１のサブエリアと、第１のサブエリアに接する、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする半導体装置。
  6. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
    前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
    前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
    第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、
    炭化珪素基板の前記第２の主面に設けられた第２の電極と
    を具備し、
    前記第１の炭化珪素領域は、前記第２のサブエリアと、前記炭化珪素層との間に、硼素が添加された第３のサブエリアをさらに具備することを特徴とする半導体装置。
  7. 前記第１の炭化珪素領域と前記炭化珪素層との間に介在された、前記炭化珪素層より不純物濃度が高い第１導電型の第３の炭化珪素領域をさらに具備することを特徴とする請求項５あるいは６に記載の半導体装置。
  8. 前記炭化珪素基板は、第１導電型であることを特徴とする請求項１乃至７の何れかに記載の半導体装置。
  9. 前記炭化珪素基板は、第２導電型であることを特徴とする請求項１乃至７の何れかに記載の半導体装置。
  10. 炭化珪素基板と、
    前記炭化珪素基板の上面に設けられた第２導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域内の上面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
    前記炭化珪素基板の前記上面に、前記第１の炭化珪素領域に隣接して設けられた第１導電型の第３の炭化珪素領域と、
    前記第３の炭化珪素領域の上面に、前記第１の炭化珪素領域と離隔して設けられた、前記第３の炭化珪素領域り不純物濃度が高い第１導電型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域、前記第３の炭化珪素領域に跨るように設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
    前記第４の炭化珪素領域の上面に形成された第２の電極と、
    を具備し、
    前記第２の炭化珪素領域は、前記第１のサブ領域下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする半導体装置。
  11. 前記第１のサブ領域の表面の荒れはＲＭＳ１０ｎｍ未満であることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
  12. 前記第１のサブ領域に添加されている前記窒素の不純物濃度は１×１０18ｃｍ-3〜１×１０20ｃｍ-3の範囲であることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
  13. 前記第１の炭化珪素領域には、アルミニウムが添加されていることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
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