JP4595144B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 90
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 52
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims description 363
- 239000012535 impurity Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 35
- 150000002500 ions Chemical class 0.000 claims description 27
- 239000002344 surface layer Substances 0.000 claims description 26
- 229910052799 carbon Inorganic materials 0.000 claims description 24
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000009825 accumulation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 108091006146 Channels Proteins 0.000 description 116
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 53
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 53
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 47
- 238000009792 diffusion process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 150000001721 carbon Chemical class 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- -1 silicon Chemical compound 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ｐ- 型ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成されたＭＯＳＦＥＴにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、さらなるオン抵抗の低減が望まれている。
【００１２】
本発明は上記点に鑑みて成され、ＭＯＳＦＥＴのさらなるオン抵抗の低減を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らは図１２に示す構造のＭＯＳＦＥＴのオン抵抗について検討を行った。
【００１４】
ＭＯＳＦＥＴのオン抵抗のうちチャネル抵抗は、チャネル移動度及びチャネル内でのキャリア濃度により決定される。このうち、キャリア濃度については、表面チャネル層５のドーピング濃度とゲート電位によって決定されるため、キャリア濃度を向上させるためには、ドーピング濃度を高くすることが考えられる。
【００１５】
しかしながら、単に表面チャネル層５のドーピング濃度を高く設定すると、ゲート電位が零であるときに表面チャネル層５を完全空乏化できないため、耐圧が零になってしまう。図１３に、表面チャネル層５のドーピング濃度を従来に対して変化させた場合における耐圧の様子を示す。この図に示されるように、従来と同等の濃度としている場合に対して、１．５倍の濃度にすると大幅に耐圧が低下し、さらに２．０倍の濃度にすると耐圧がほぼ零になってしまう。
【００１６】
そこで、上記目的を達成するため、請求項１に記載の発明においては、表面チャネル層（５）は、半導体層（２）の表面部及びベース領域（３ａ、３ｂ）の表面部にエピタキシャル成長にて形成され、半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、ベース領域の表面部において、ベース領域からゲート絶縁膜（７）に向けて延設された第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、を備えて構成されていることを特徴としている。
【００１７】
このように、表面チャネル層を、第１導電型の第１のチャネル層と、第２導電型若しくは第１のチャネル層よりも低不純物濃度となる第２のチャネル層で構成することにより、第２のチャネル層によってノーマリオフとすることができるため、第１のチャネル層を高濃度にしてオン抵抗の低減を図ることができる。
【００１８】
また、第１導電型の第１のチャネル層のみでノーマリオフとする場合には、成立する濃度範囲が狭く、濃度制御が難しくなるため、第１のチャネル層のウェハ上のバラツキによりノーマリオンとなる場所ができる。このため、第２の導電型層を設けることにより第１のチャネル層の濃度バラツキに関係なくノーマリオフとできる。そして、第２のチャネル層によりソース領域（４ａ）と第１のチャネル層（５ａ）の間にポテンシャル障壁を設けることができ、高耐圧を得ることができる。また、第２のチャネル層を第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる構造としても、第２の導電型層を設ける場合と同様の効果を得ることができる。
【００１９】
また、このような構成は、請求項３に示すように、第１、第２のベース領域（３ａ、３ｂ、１００）によって表面チャネル層（５）を挟んだ構成の炭化珪素半導体装置（ＳＩＴ（静電容量型トランジスタ））にも適用可能である。
【００２０】
請求項２に記載の発明においては、第２のチャネル層は、ゲート絶縁膜と接するように構成されていることを特徴としている。
【００２１】
このような構成においては、第２のチャネル層を第２導電型で構成する場合には、第２のチャネル層を反転モードとして動作させることができ、第２のチャネル層を第１導電型で構成する場合には、第２のチャネル層をノーマリオフ型の蓄積モードとして動作させることができるため、第１のチャネル層を蓄積モードとして動作させると共に第２のチャネル層を反転モード又はノーマリオフの蓄積モードとして動作させることになる。
【００２２】
この場合、請求項５に示すように、ゲート電極（８）に電圧を印加していない状態において、第１のチャネル層が電気的導通が可能な状態、つまりノーマリオン状態となる程度に第１のチャネル層を高濃度としてもよい。
【００２３】
請求項４に記載の発明においては、第２のチャネル層は、ソース領域と接するように構成されていることを特徴としている。
【００２４】
このような構成においては、第２のチャネル層と半導体層との間における第１のチャネル層の長さを長くできる。この場合、第２のチャネル層から離れるにしたがいチャネル幅が大きくなることから、オン抵抗をもっとも低減することができる。
【００２５】
請求項６に記載の発明においては、第２のチャネル層は、ゲート絶縁膜から離間されて形成されており、該第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層は、ゲート電極に電圧を印加していない状態において、第２のチャネル層側から伸びる空乏層と前記ゲート絶縁膜側から伸びる空乏層とによってピンチオフしていることを特徴としている。
【００２６】
このように、第２のチャネル層をゲート絶縁膜から離間させて構成してもよい。この場合には、第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層がノーマリオフとなるように設定されるようにする。
【００２７】
請求項７に記載の発明においては、半導体層（２）及びベース領域（３ａ、３ｂ）の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入してベース領域に接する第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程を含んでいることを特徴としている。
【００２８】
これにより、請求項１に記載の炭化珪素半導体装置を製造することができる。なお、同様に、請求項９に示す工程により、請求項３に示す炭化珪素半導体装置を製造できる。
【００２９】
請求項８に記載の発明においては、ベース領域形成工程は、半導体層の表層部に第２導電型不純物をイオン注入することによって該ベース領域を形成する工程であり、かつ、ベース領域とする半導体層の表層部のうちの上部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３０】
このようにすると拡散が抑制される理由を第２導電型不純物としてＢを用いた場合を例に挙げて説明する。ｎ型の半導体層（２）をエピタキシャル成長等によって形成するとき、ｎ型の表面チャネル層（５）をエピタキシャル成長等によって形成するとき、さらにｐ型のベース領域（３）をＢのイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、表面チャネル層及びｐ型ベース領域に炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ベース領域のＢが拡散すると考えられる。
【００３１】
そこで、不純物とならないイオン種をイオン注入することにより、半導体層（Ｊ−ＦＥＴ部）をエピタキシャル成長等によって形成したときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなるのである。
【００３２】
このように、ベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、その部分において第２導電型不純物の熱拡散を抑制でき、下部においては一部に不活性なイオン種を注入しない領域を設けることによって熱拡散が進行するようにできる。これにより、熱拡散が進んだベース領域の下部によってディープベース層としての役割を果たさせることができる。なお、請求項１１においては、第１ベース領域の下部によって、請求項８と同様の効果が得られる。
【００３３】
請求項１０に記載の発明においては、第２のベース領域形成工程は、表面チャネル層の表層部に第２導電型不純物をイオン注入することによって該第２のベース領域を形成する工程であり、かつ、該第２のベース領域とする表面チャネル層の表層部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３４】
このように、第２のベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、第２導電型不純物の熱拡散を抑制できるため、表面チャネル層の幅（厚み）を狭めることなく、第２のベース領域を正確に形成できる。
【００３５】
請求項１２に記載の発明においては、第２導電型不純物としてＢを用いることを特徴としている。
【００３６】
炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易く、比較的小さな濃度のイオン注入によて炭素サイトの空孔をほぼ無くすことが可能である。このように、Ｃをイオン注入することで、ＳｉＣの格子間Ｃ空孔を同じ原子サイズのＣを用いて埋めることができ、Ｂを注入した場合の拡散原因となる格子置換ＢとＣ空孔の組み合わせを無くすことができるため、Ｂの拡散を他の不活性イオンを用いた場合に比べて効率良く防止することができる。なお、シリコン等の炭素以外のイオン種を用いることも可能だが、これらのイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００３７】
請求項１３に記載の発明においては、表面チャネル層形成工程及びソース領域形成工程では、第２のチャネル層とソース領域とを同一マスクを用いたイオン注入によって形成することを特徴としている。
【００３８】
このように、第２のチャネル層とソース領域を同一マスクで形成することにより、第２のチャネル層及びソース領域の形成位置をセルフアラインで設定することができるため、第２のチャネル層の長さを正確に設定することができる。なお、第２のチャネル層は熱拡散によりマスク開口部よりも内側に形成されるようにできる。
【００３９】
請求項１４に記載の発明においては、表面チャネル層形成工程では、第２のチャネル層を斜めイオン注入によって形成することを特徴としている。例えば、請求項１５に示すように、第２のチャネル層を形成するための不純物として、熱拡散量の大きなＢを用いると好適である。
【００４０】
このように、斜めイオン注入によって第２のチャネル層を形成するようにすれば、第２のチャネル層がマスク開口部よりも内側にまで注入されるため、容易に第２チャネル層が第１チャネル層よりもマスク開口部よりも内側に形成されるようにすることができる。
【００４１】
なお、上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示している。
【００４２】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００４３】
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００４４】
図１に基づいて本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図１２に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００４５】
図１２に示すＭＯＳＦＥＴでは、表面チャネル層５を全てｎ型炭化珪素で形成しているが、本実施形態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭化珪素（以下、ｎ型チャネル層という）５ａ及びｐ型炭化珪素（以下、ｐ型チャネル層という）５ｂで形成している。具体的には、本実施形態におけるＭＯＳＦＥＴは、以下のように構成されている。
【００４６】
図１に示すように、ｎ型チャネル層５ａは、ｐ- 型ベース領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表面部に形成されており、高濃度のｎ型半導体で構成されている。一方、ｐ型チャネル層５ｂは、ｐ- 型ベース領域３ａ、３ｂの表面部において、ｎ型チャネル層５ａと接するように形成されている。すなわち、チャネル領域において、ｐ型チャネル層５ｂはｎ型チャネル層５ａに直列に配置されている。このｐ型チャネル層５ｂは、低濃度のｐ型半導体で構成されており、ｎ型チャネル層５ａと比べて長さが短く形成されている。
【００４７】
ところで、ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとのコンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂに内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel 、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦＥＴ抵抗ＲJFET、ｎ+ 型エピ層２における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵抗Ｒsub 、及びｎ+ 型基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００４８】
【数１】
このうち、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift については、上述したように、ｎ型チャネル層５ａが高濃度で形成されているため、低濃度で形成されている場合に比して低抵抗となる。
【００４９】
また、上記図１２に示した従来のＭＯＳＦＥＴにおいては、ほぼ表面チャネル層５とゲート酸化膜７の界面にチャネル領域が形成されると共に、このチャネル領域の幅が狭いため、キャリア移動度が比較的低くなっている。特に、チャネル領域の幅が狭いと、エレクトロンが上記界面に衝突して散乱しながら流れるためにキャリア移動度を低下させ、また、ゲート絶縁膜７と表面チャネル層５の界面のラフネス及び残留欠陥によってさらにキャリア移動度を低下させることになる。
【００５０】
これに対して、本実施形態のＭＯＳＦＥＴでは、ｐ型チャネル層５ｂの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面にチャネル領域を形成するが、ｎ型チャネル層５ａの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面よりも深い位置（内側）まで幅広なキャリア領域を形成する。特に、ｐ型チャネル層５ｂの界面付近に形成されるチャネルからｎ型チャネル５ｂへ注入されたキャリアは、深さ方向に広がりながら流れ、ｎ型チャネル層５ａのキャリア領域の幅は、ｐ型チャネル層５ｂから離れるほど大きくなる。
【００５１】
従来のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴにおけるキャリア領域の幅を調べた結果を、図２（ａ）、（ｂ）のそれぞれに示す。なお、この図は、表面チャネル層５の深さに対する電流密度を調べたものである。この図からも判るように、従来のＭＯＳＦＥＴよりも本実施形態のＭＯＳＦＥＴのほうが深い位置まで電流密度が高くなっており、幅広なキャリア領域を形成している。
【００５２】
このため、エレクトロンがｎ型チャネル層５ａとゲート酸化膜７との界面にあまり衝突することなく流れ、また該界面のラフネス及び残留欠陥による影響を抑制することができ、キャリア移動度を向上させることができる。
【００５３】
このように、表面チャネル層５の内部抵抗Ｒacc-driftが大幅に低減され、オン抵抗Ｒonの総和が小さくなり、オン抵抗Ｒonを低減することができる。
【００５４】
また、本実施形態のＭＯＳＦＥＴの耐圧について、図３に示す実験結果に基づいて説明する。なお、本実施形態におけるＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を調べたものである。
【００５５】
この図に示されるように、等電位線は、ｎ-型エピ層２の下部においては、ほぼ基板表面に対して平行になっているが、ｎ-型エピ層２の上方に向かうにつれてＪ−ＦＥＴ部に入り込んでいき、ｎ型チャネル層５ａに至ると、ほぼ基板表面に対して垂直を成し、横方向（ｐ型チャネル層５ｂの方向）に細かい間隔になっていることが判る。つまり、ｐ-型ベース領域３ａ、３ｂ上のｎ型チャネル層５ａにおいては、ｐ型チャネル層５ｂの方向へのドレイン電圧増大に伴うポテンシャルの侵入を防ぐことができる。また、ｐ型チャネル層５ｂによりソース領域４ａと表面チャネル層５ａの間にポテンシャル障壁を作れる。このため、本実施形態の構成により高耐圧なＭＯＳＦＥＴとすることができる。
【００５６】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図４〜図７を用いて説明する。
【００５７】
〔図４（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００５８】
〔図４（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｐ- 型ベース領域３ａ、３ｂは、ドーピング濃度が１×１０17〜５×１０18ｃｍ-3程度、厚さが０．５〜３．０μｍ程度で形成される。
【００５９】
このとき、Ｂ+の注入前に、ｐ- 型ベース領域３ａ、３ｂとする領域に、Ｃ等の不活性なイオン種を注入することにより、Ｃ等が格子位置に置換されて結晶欠陥（Ｃの格子間空孔）が補修されるようにできるため、Ｂ+の熱拡散を抑制することも可能である。すなわち、以下のようにしてＣの格子間空孔の補修が成される。
【００６０】
ｎ-型エピ層２をエピタキシャル成長させるとき、ｎ型チャネル層５ａをエピタキシャル成長させるとき（この後の図４（ｂ）に示す工程）、さらにｐ-型ベース領域３ａ、３ｂをイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、ｎ型チャネル層５ａ及びｐ-型ベース領域３ａ、３ｂに炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ｐ-型ベース領域３ａ、３ｂのＢが拡散すると考えられる。
【００６１】
これに対し、このように不純物とならないイオン種をイオン注入することにより、ｎ-型エピ層２（Ｊ−ＦＥＴ部）をエピタキシャル成長させたときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入を多くすることにより、炭素サイトの空孔をほぼなくすことができるのである。
【００６２】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空港内には炭素が最も入り込みやすく、Ｃのイオン注入とすれば比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができる。また、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔に入り込み難いため、炭素をイオン注入する場合に比してイオン注入量を多くすることが望ましい。
【００６３】
さらに、この場合に、ｐ- 型ベース領域３ａ、３ｂの上部においては不活性なイオン種を注入しておき、下部の一部においては不活性なイオン種を注入しないようにしておけば、下部においては熱拡散が進行するため、ｐ- 型ベース領域３ａ、３ｂをより深くまで形成することができる。このように深くまでｐ- 型ベース領域３ａ、３ｂを形成することにより、後述するディープベース層３０ａ、３０ｂと同様の効果を持たせることも可能である。なお、このように熱拡散させた領域は全体的に丸くなるため、ディープベース層として好適である。
【００６４】
〔図４（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ＬＰＣＶＤによりｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａをエピタキシャル成長させる。このｎ型チャネル層５ａは、ドーピング濃度が１×１０16〜１×１０18ｃｍ-3程度、厚さが０．１〜１．０μｍ程度としている。
【００６５】
〔図５（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ+（ボロン）をイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。
【００６６】
〔図５（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。例えば、１６００℃程度の熱処理を０．５時間実施すると、Ｂが２５００ｎｍ程度拡散する。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。このｐ型チャネル層５ｂのドーピング濃度は、１×１０16〜１×１０18ｃｍ-3程度となる。
【００６７】
〔図５（ｃ）に示す工程〕
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。これにより、ｎ+ 型ソース領域４ａ、４ｂは、ドーピング濃度が１×１０18〜５×１０19ｃｍ-3、厚さ０．２〜１．０μｍ程度で形成される。
【００６８】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層５ｂの長さが正確に設定される。なお、本実施形態の場合には、ｐ型チャネル層５ｂをＢで形成しているため、Ｂの熱拡散量がｐ型チャネル層５ｂの長さとなる。
【００６９】
〔図６（ａ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置する。
【００７０】
〔図６（ｂ）に示す工程〕
ＬＴＯ膜２２をマスクとして、ＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００７１】
〔図６（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００７２】
〔図７（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート酸化膜（ゲート絶縁膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００７３】
その後、ゲート酸化膜７の上にＬＰＣＶＤによりポリシリコン層を成膜する。
このときの成膜温度は６００℃としている。この後、ポリシリコン層をパターニングしてゲート電極８を形成する。
【００７４】
〔図７（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成してゲート電極８及びゲート酸化膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００７５】
〔図７（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００７６】
このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００７７】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００７８】
上述したように、本ＭＯＳＦＥＴは、表面チャネル層５がｎ型チャネル層５ａとｐ型チャネル層５ｂで構成されているため、ｎ型チャネル層５ａの領域においては蓄積モードとして動作し、ｐ型チャネル層５ｂの領域においては反転モードとして動作する。
【００７９】
このとき、ｎ型チャネル層５ａの領域においては、ゲート電極８に電圧を印加しない場合には、ｐ- 型ベース領域３ａ、３ｂとｎ型チャネル層５との静電ポテンシャルの差、及び、ｎ型チャネル層５ａとゲート電極８との間の仕事関数の差により生じた電位によって、空乏層が形成される。しかしながら、ｎ型チャネル層５ａが高濃度で形成されているため、ｎ型チャネル層５ａが全域空乏化されず、ノーマリオンの状態となる。
【００８０】
これに対し、ｐ型チャネル層５ｂの領域においては、ゲート電極８に電圧を印加しない場合においても導通せず、ノーマリオフの状態となる。このため、本ＭＯＳＦＥＴは、ｎ型チャネル層５ａの領域で蓄積モードとして動作しつつ、ｐ型チャネル層５ｂの領域でノーマリオフとなるようにできるようにされている。
【００８１】
そして、ゲート電極８に正電圧を印加すると、ｐ型チャネル層５ｂの表層部が反転してチャネル領域を形成し、表面チャネル層５が導通して、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００８２】
このように、表面チャネル層５をｎ型チャネル層５ａとｐ型チャネル層５ｂを組み合わせることにより、ｎ型チャネル層５ａの領域で蓄積モードで動作させると共にｎ型チャネル層５を高濃度とすることによりノーマリオン特性と同様の低オン抵抗となるようにし、ｐ型チャネル層５ｂの領域でＭＯＳＦＥＴがノーマリオフで動作するようにできる。
【００８３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態におけるＭＯＳＦＥＴの製造工程を変更したものであり、構成については同一であるため、変更部分のみ説明する。
【００８４】
図８に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、この図に基づいてＭＯＳＦＥＴの製造方法についてて説明する。ただし、第１実施形態と同様の部分については図４〜図７を参照する。
【００８５】
まず、図４（ａ）〜（ｃ）に示す工程を施し、ｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａを形成する。そして、以下に示す図８に示す工程を施す。
【００８６】
〔図８（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ（ボロン）を斜めイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。これにより、ｐ型層４０は、ＬＴＯ膜２１の開口部よりも内側まで注入される。
【００８７】
〔図８（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。
【００８８】
なお、ここでは注入するイオン種として熱拡散し易いＢを用いているが、Ａｌ（アルミニウム）を用いる場合にはあまり熱拡散しないため、イオン注入時におけるエネルギーの設定などによって、ｐ型チャネル層５ｂの長さを正確に設定することが可能である。
【００８９】
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ （リン）をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００９０】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層の長さが正確に設定される。
【００９１】
このように、ｐ型チャネル層５ｂを斜めイオン注入によって形成すれば、ｎ+ 型ソース領域４ａ、４ｂの端部よりも内側までイオンが注入されるため、長時間熱拡散しなくてもｐ型チャネル層５ｂが所望の位置に形成されるようにできる。
【００９２】
（第３実施形態）
図９に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記第１、第２実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂと接するように形成しているが、本実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成している。
【００９３】
このように、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成しても第１実施形態と同様の動作をし、第１実施形態と同様にＭＯＳＦＥＴのオン抵抗のさらなる低減を図ることができる。
【００９４】
なお、本実施形態の場合には、ｐ型チャネル層５ｂを形成するマスクをｎ+ 型ソース領域４ａ、４ｂを形成するためのマスクと別に配置し、ｎ型チャネル層５ａにイオン注入を行うことによって、ｐ型チャネル層５ｂを形成することができる。
【００９５】
（第４実施形態）
図１０に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記各実施形態では、ｐ型チャネル層５ｂをｐ-型ベース領域３ａ、３ｂの表面部とゲート酸化膜７とに接するように形成しているが、本実施形態では、ｐ型チャネル層５ｂがゲート酸化膜７とは接しないように離間させて配置している。
【００９６】
この場合、ｐ型チャネル層５ｂとゲート絶縁膜７との挟まれている領域においてのみｎ型チャネル層５ａの幅が狭くなるため、従来ではｐ- 型ベース領域３ａ、３ｂから伸びる空乏層によってチャネル領域をピンチオフしていたものが、本実施形態ではｐ型チャネル層５ｂから伸びる空乏層によってチャネル領域をピンチオフすることができる。
【００９７】
このため、ｎ型チャネル層５ａを高濃度とした場合において、ゲート電位が零である場合においてもチャネル領域をオフできるノーマリオフ型とすることができ、オン抵抗の低減を図ることができる。
【００９８】
なお、本実施形態の場合には、第３実施形態と同様に、ｐ型チャネル層５ｂを形成するためのマスクを設け、イオン注入のエネルギーを調整することで注入表面から所定深さの位置にイオンが注入されるようにすれば、ｐ型チャネル層５ｂを形成することができる。
【００９９】
（第５実施形態）
上記各実施形態では、ＭＯＳＦＥＴに本発明を適用した場合について説明したが、ＳＩＴ（静電容量型トランジスタ）にも本発明を適用可能である。
【０１００】
図１１に、本実施形態におけるＳＩＴの断面図を示し、ＳＩＴについて説明する。ただし、ＳＩＴの構造は概ねＭＯＳＦＥＴの構造と同じであるため、同様の構成の部分については図１と同じ符号を付し、異なる部分についてのみ説明する。
【０１０１】
図１１に示すように、ＳＩＴは、ｎ型チャネル層５ａ及びｐ型チャネル層５ｂの表面部の上にさらに第２のベース領域としてのｐ型層１００が形成された構成となっている。つまり、第１のベース領域としてのｐ- 型ベース領域３ａ、３ｂとｐ型層１００によって表面チャネル層５を挟み込んだ構成となっている。そして、このｐ型層１００の上に直接（図１に示すゲート酸化膜７を介さないで）、ｐ型層１００及びｐ- 型ベース領域３ａ、３ｂに電気的に接続されるゲート電極８が形成されている。
【０１０２】
このように構成されたＳＩＴは、ゲート電極８に電圧を印加していない時にはｐ-型ベース領域３ａ、３ｂのそれぞれから伸びる空乏層によってｎ型チャネル層５ａはピンチオフされる。ｎ-型エピ層２に比べ、ｎ型チャネル層５ａを高濃度にした場合にはピンチオフしないが、ｐ型チャネル層５ｂによりｎ+型ソース領域４ａとｎ型チャネル層５ａの間にポテンシャル障壁を形成できるため、ノーマリオフとすることができる。そして、ゲート電極８に正電圧を印加すると、ｐ-型ベース領域３ａ、３ｂのそれぞれからの空乏層の伸びが少なくなり、表面チャネル層５にチャネル領域が形成され、ソース電極１０とドレイン電極１１の間にキャリアが流れる。
【０１０３】
このように構成されるＳＩＴにおいても、ｐ型チャネル層５ｂを備えることによりｎ型チャネル層５ａを高濃度で形成でき、オン抵抗の低減を図れると共に、ｐ型チャネル層５ｂとｎ型チャネル層５ａとのＰＮ接合によって逆バイアス時における空乏層の伸びを押さえることができるため、高耐圧とすることができる。
【０１０４】
本実施形態におけるＳＩＴは、第１実施形態に示したＭＯＳＦＥＴとほぼ同様に製造することができる。具体的には、、図４（ａ）〜（ｃ）に示す工程を行った後、ｎ型チャネル層５ａ上にｐ型層１００をエピタキシャル成長させ、この後、ｐ型層１００が形成された状態で図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示す工程を施し、さらに図７（ａ）、に示す工程を省略して、最後に図７（ｂ）、（ｃ）に示す工程を施すことにより本実施形態におけるＳＩＴを製造できる。ただし、図７（ｂ）に示す工程では、層間絶縁膜９を基板表面全面に形成したのち、所望の位置にコンタクトホールを形成し、その後、図７（ｃ）の工程にて、ソース電極１０と同時にゲート電極８もパターニングするようにしている。
【０１０５】
なお、上記したように、ｐ型層１００をｎ型チャネル層５の形成後にエピタキシャル成長により形成しているが、ｎ型チャネル層５を厚めに形成しておき、ｎ型チャネル層５にｐ型不純物をイオン注入することによって形成してもよい。この場合、ｐ型不純物の注入前に、ｐ型不純物を注入する領域にＣ等の不活性なイオン種を注入しておけば、熱処理時においてｐ型不純物の拡散を抑制することができるため、ｎ型チャネル層５の厚みを狭めることなくｐ型層１００を容易に形成することができる。
【０１０６】
この様に、上面のｐ型層１００と下面のｐ-型ベース領域３ａを同じＢの注入により形成することができ、Ｂの活性化率を合わせることができるため、ｐ型層１００とｐ-型ベース領域３ａ、３ｂのフェルミレベルを合わせることができる。従って、両者に挟まれたｎ型チャネル層５ａ内の深さ方向のポテンシャルバランスを取ることができる。その結果、ゲート電極８にバイアス電圧を印加した場合にｎ型チャネル層５ａ内全面にキャリアを流すことができる。
【０１０７】
（他の実施形態）
以上の第１乃至第５実施形態では、ｎ型チャネル層５ａにｐ型チャネル層５ｂを組み合わせた場合について述べたが、ｐ型チャネル層５ｂの部分をｎ型チャネル層５ａよりも低濃度のｎ型低濃度チャネル層としても同様の効果を得ることができる。
【０１０８】
この場合、第１、第２実施形態において、ｐ型層４０を形成する条件を１０14〜１０16ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布とし、拡散量を第１、第２実施形態より少なくし、ｎ型チャネル層５ａをｐ型に反転させず、低濃度ｎ型チャネル層５ｂを形成することができる。
【０１０９】
また、第３、第４実施形態のｐ型チャネル層５ｂを形成するマスクを使用し、注入濃度を少なくすることで、ｎ型チャネル層５ａを反転させず低濃度ｎ型チャネル層５ｂを形成することができる。
【０１１０】
なお、上記実施形態では、ｎ-型エピ層２にイオン注入を行うことによりｐ-型ベース領域３ａ、３ｂを形成するようにしているが、ｎ-型エピ層２の表面全面にｐ型層が配置された基板を用い、Ｊ−ＦＥＴ部形成領域においてｐ型層を貫通する溝を形成した後、この溝をｎ型層で埋め込むことでＪ−ＦＥＴ部を形成すると共にｐ型層にてｐ-型ベース領域３ａ、３ｂを形成するようにしてもよい。この場合には、ｐ-型ベース領域３ａ、３ｂ形成をイオン注入によって行っていないため、ｐ-型ベース領域３ａ、３ｂの表面にイオン注入ダメージが形成されず、その上に形成される表面チャネル層５の結晶性を良好なものにすることができる。これにより、オン抵抗低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断面図である。
【図２】（ａ）は、従来のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図であり、（ｂ）は、第１実施形態のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図である。
【図３】図１に示すＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を示した図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図である。
【図８】第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図９】第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図１０】第４実施形態におけるＭＯＳＦＥＴの断面図である。
【図１１】第５実施形態におけるＳＩＴの断面図である。
【図１２】従来のＭＯＳＦＥＴの断面図である。
【図１３】図１１に示すＭＯＳＦＥＴの耐圧を説明するための図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ型チャネル層、５ｂ…ｐ型チャネル層、７…ゲート酸化膜、
８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ｐ- 型ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成されたＭＯＳＦＥＴにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、さらなるオン抵抗の低減が望まれている。
【００１２】
本発明は上記点に鑑みて成され、ＭＯＳＦＥＴのさらなるオン抵抗の低減を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らは図１２に示す構造のＭＯＳＦＥＴのオン抵抗について検討を行った。
【００１４】
ＭＯＳＦＥＴのオン抵抗のうちチャネル抵抗は、チャネル移動度及びチャネル内でのキャリア濃度により決定される。このうち、キャリア濃度については、表面チャネル層５のドーピング濃度とゲート電位によって決定されるため、キャリア濃度を向上させるためには、ドーピング濃度を高くすることが考えられる。
【００１５】
しかしながら、単に表面チャネル層５のドーピング濃度を高く設定すると、ゲート電位が零であるときに表面チャネル層５を完全空乏化できないため、耐圧が零になってしまう。図１３に、表面チャネル層５のドーピング濃度を従来に対して変化させた場合における耐圧の様子を示す。この図に示されるように、従来と同等の濃度としている場合に対して、１．５倍の濃度にすると大幅に耐圧が低下し、さらに２．０倍の濃度にすると耐圧がほぼ零になってしまう。
【００１６】
そこで、上記目的を達成するため、請求項１に記載の発明においては、表面チャネル層（５）は、半導体層（２）の表面部及びベース領域（３ａ、３ｂ）の表面部にエピタキシャル成長にて形成され、半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、ベース領域の表面部において、ベース領域からゲート絶縁膜（７）に向けて延設された第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、を備えて構成されていることを特徴としている。
【００１７】
このように、表面チャネル層を、第１導電型の第１のチャネル層と、第２導電型若しくは第１のチャネル層よりも低不純物濃度となる第２のチャネル層で構成することにより、第２のチャネル層によってノーマリオフとすることができるため、第１のチャネル層を高濃度にしてオン抵抗の低減を図ることができる。
【００１８】
また、第１導電型の第１のチャネル層のみでノーマリオフとする場合には、成立する濃度範囲が狭く、濃度制御が難しくなるため、第１のチャネル層のウェハ上のバラツキによりノーマリオンとなる場所ができる。このため、第２の導電型層を設けることにより第１のチャネル層の濃度バラツキに関係なくノーマリオフとできる。そして、第２のチャネル層によりソース領域（４ａ）と第１のチャネル層（５ａ）の間にポテンシャル障壁を設けることができ、高耐圧を得ることができる。また、第２のチャネル層を第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる構造としても、第２の導電型層を設ける場合と同様の効果を得ることができる。
【００１９】
また、このような構成は、請求項３に示すように、第１、第２のベース領域（３ａ、３ｂ、１００）によって表面チャネル層（５）を挟んだ構成の炭化珪素半導体装置（ＳＩＴ（静電容量型トランジスタ））にも適用可能である。
【００２０】
請求項２に記載の発明においては、第２のチャネル層は、ゲート絶縁膜と接するように構成されていることを特徴としている。
【００２１】
このような構成においては、第２のチャネル層を第２導電型で構成する場合には、第２のチャネル層を反転モードとして動作させることができ、第２のチャネル層を第１導電型で構成する場合には、第２のチャネル層をノーマリオフ型の蓄積モードとして動作させることができるため、第１のチャネル層を蓄積モードとして動作させると共に第２のチャネル層を反転モード又はノーマリオフの蓄積モードとして動作させることになる。
【００２２】
この場合、請求項５に示すように、ゲート電極（８）に電圧を印加していない状態において、第１のチャネル層が電気的導通が可能な状態、つまりノーマリオン状態となる程度に第１のチャネル層を高濃度としてもよい。
【００２３】
請求項４に記載の発明においては、第２のチャネル層は、ソース領域と接するように構成されていることを特徴としている。
【００２４】
このような構成においては、第２のチャネル層と半導体層との間における第１のチャネル層の長さを長くできる。この場合、第２のチャネル層から離れるにしたがいチャネル幅が大きくなることから、オン抵抗をもっとも低減することができる。
【００２５】
請求項６に記載の発明においては、第２のチャネル層は、ゲート絶縁膜から離間されて形成されており、該第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層は、ゲート電極に電圧を印加していない状態において、第２のチャネル層側から伸びる空乏層と前記ゲート絶縁膜側から伸びる空乏層とによってピンチオフしていることを特徴としている。
【００２６】
このように、第２のチャネル層をゲート絶縁膜から離間させて構成してもよい。この場合には、第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層がノーマリオフとなるように設定されるようにする。
【００２７】
請求項７に記載の発明においては、半導体層（２）及びベース領域（３ａ、３ｂ）の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入してベース領域に接する第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程を含んでいることを特徴としている。
【００２８】
これにより、請求項１に記載の炭化珪素半導体装置を製造することができる。なお、同様に、請求項９に示す工程により、請求項３に示す炭化珪素半導体装置を製造できる。
【００２９】
請求項８に記載の発明においては、ベース領域形成工程は、半導体層の表層部に第２導電型不純物をイオン注入することによって該ベース領域を形成する工程であり、かつ、ベース領域とする半導体層の表層部のうちの上部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３０】
このようにすると拡散が抑制される理由を第２導電型不純物としてＢを用いた場合を例に挙げて説明する。ｎ型の半導体層（２）をエピタキシャル成長等によって形成するとき、ｎ型の表面チャネル層（５）をエピタキシャル成長等によって形成するとき、さらにｐ型のベース領域（３）をＢのイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、表面チャネル層及びｐ型ベース領域に炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ベース領域のＢが拡散すると考えられる。
【００３１】
そこで、不純物とならないイオン種をイオン注入することにより、半導体層（Ｊ−ＦＥＴ部）をエピタキシャル成長等によって形成したときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなるのである。
【００３２】
このように、ベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、その部分において第２導電型不純物の熱拡散を抑制でき、下部においては一部に不活性なイオン種を注入しない領域を設けることによって熱拡散が進行するようにできる。これにより、熱拡散が進んだベース領域の下部によってディープベース層としての役割を果たさせることができる。なお、請求項１１においては、第１ベース領域の下部によって、請求項８と同様の効果が得られる。
【００３３】
請求項１０に記載の発明においては、第２のベース領域形成工程は、表面チャネル層の表層部に第２導電型不純物をイオン注入することによって該第２のベース領域を形成する工程であり、かつ、該第２のベース領域とする表面チャネル層の表層部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３４】
このように、第２のベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、第２導電型不純物の熱拡散を抑制できるため、表面チャネル層の幅（厚み）を狭めることなく、第２のベース領域を正確に形成できる。
【００３５】
請求項１２に記載の発明においては、第２導電型不純物としてＢを用いることを特徴としている。
【００３６】
炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易く、比較的小さな濃度のイオン注入によて炭素サイトの空孔をほぼ無くすことが可能である。このように、Ｃをイオン注入することで、ＳｉＣの格子間Ｃ空孔を同じ原子サイズのＣを用いて埋めることができ、Ｂを注入した場合の拡散原因となる格子置換ＢとＣ空孔の組み合わせを無くすことができるため、Ｂの拡散を他の不活性イオンを用いた場合に比べて効率良く防止することができる。なお、シリコン等の炭素以外のイオン種を用いることも可能だが、これらのイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００３７】
請求項１３に記載の発明においては、表面チャネル層形成工程及びソース領域形成工程では、第２のチャネル層とソース領域とを同一マスクを用いたイオン注入によって形成することを特徴としている。
【００３８】
このように、第２のチャネル層とソース領域を同一マスクで形成することにより、第２のチャネル層及びソース領域の形成位置をセルフアラインで設定することができるため、第２のチャネル層の長さを正確に設定することができる。なお、第２のチャネル層は熱拡散によりマスク開口部よりも内側に形成されるようにできる。
【００３９】
請求項１４に記載の発明においては、表面チャネル層形成工程では、第２のチャネル層を斜めイオン注入によって形成することを特徴としている。例えば、請求項１５に示すように、第２のチャネル層を形成するための不純物として、熱拡散量の大きなＢを用いると好適である。
【００４０】
このように、斜めイオン注入によって第２のチャネル層を形成するようにすれば、第２のチャネル層がマスク開口部よりも内側にまで注入されるため、容易に第２チャネル層が第１チャネル層よりもマスク開口部よりも内側に形成されるようにすることができる。
【００４１】
なお、上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示している。
【００４２】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００４３】
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００４４】
図１に基づいて本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図１２に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００４５】
図１２に示すＭＯＳＦＥＴでは、表面チャネル層５を全てｎ型炭化珪素で形成しているが、本実施形態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭化珪素（以下、ｎ型チャネル層という）５ａ及びｐ型炭化珪素（以下、ｐ型チャネル層という）５ｂで形成している。具体的には、本実施形態におけるＭＯＳＦＥＴは、以下のように構成されている。
【００４６】
図１に示すように、ｎ型チャネル層５ａは、ｐ- 型ベース領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表面部に形成されており、高濃度のｎ型半導体で構成されている。一方、ｐ型チャネル層５ｂは、ｐ- 型ベース領域３ａ、３ｂの表面部において、ｎ型チャネル層５ａと接するように形成されている。すなわち、チャネル領域において、ｐ型チャネル層５ｂはｎ型チャネル層５ａに直列に配置されている。このｐ型チャネル層５ｂは、低濃度のｐ型半導体で構成されており、ｎ型チャネル層５ａと比べて長さが短く形成されている。
【００４７】
ところで、ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとのコンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂに内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel 、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦＥＴ抵抗ＲJFET、ｎ+ 型エピ層２における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵抗Ｒsub 、及びｎ+ 型基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００４８】
【数１】
【００４９】
また、上記図１２に示した従来のＭＯＳＦＥＴにおいては、ほぼ表面チャネル層５とゲート酸化膜７の界面にチャネル領域が形成されると共に、このチャネル領域の幅が狭いため、キャリア移動度が比較的低くなっている。特に、チャネル領域の幅が狭いと、エレクトロンが上記界面に衝突して散乱しながら流れるためにキャリア移動度を低下させ、また、ゲート絶縁膜７と表面チャネル層５の界面のラフネス及び残留欠陥によってさらにキャリア移動度を低下させることになる。
【００５０】
これに対して、本実施形態のＭＯＳＦＥＴでは、ｐ型チャネル層５ｂの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面にチャネル領域を形成するが、ｎ型チャネル層５ａの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面よりも深い位置（内側）まで幅広なキャリア領域を形成する。特に、ｐ型チャネル層５ｂの界面付近に形成されるチャネルからｎ型チャネル５ｂへ注入されたキャリアは、深さ方向に広がりながら流れ、ｎ型チャネル層５ａのキャリア領域の幅は、ｐ型チャネル層５ｂから離れるほど大きくなる。
【００５１】
従来のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴにおけるキャリア領域の幅を調べた結果を、図２（ａ）、（ｂ）のそれぞれに示す。なお、この図は、表面チャネル層５の深さに対する電流密度を調べたものである。この図からも判るように、従来のＭＯＳＦＥＴよりも本実施形態のＭＯＳＦＥＴのほうが深い位置まで電流密度が高くなっており、幅広なキャリア領域を形成している。
【００５２】
このため、エレクトロンがｎ型チャネル層５ａとゲート酸化膜７との界面にあまり衝突することなく流れ、また該界面のラフネス及び残留欠陥による影響を抑制することができ、キャリア移動度を向上させることができる。
【００５３】
このように、表面チャネル層５の内部抵抗Ｒacc-driftが大幅に低減され、オン抵抗Ｒonの総和が小さくなり、オン抵抗Ｒonを低減することができる。
【００５４】
また、本実施形態のＭＯＳＦＥＴの耐圧について、図３に示す実験結果に基づいて説明する。なお、本実施形態におけるＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を調べたものである。
【００５５】
この図に示されるように、等電位線は、ｎ-型エピ層２の下部においては、ほぼ基板表面に対して平行になっているが、ｎ-型エピ層２の上方に向かうにつれてＪ−ＦＥＴ部に入り込んでいき、ｎ型チャネル層５ａに至ると、ほぼ基板表面に対して垂直を成し、横方向（ｐ型チャネル層５ｂの方向）に細かい間隔になっていることが判る。つまり、ｐ-型ベース領域３ａ、３ｂ上のｎ型チャネル層５ａにおいては、ｐ型チャネル層５ｂの方向へのドレイン電圧増大に伴うポテンシャルの侵入を防ぐことができる。また、ｐ型チャネル層５ｂによりソース領域４ａと表面チャネル層５ａの間にポテンシャル障壁を作れる。このため、本実施形態の構成により高耐圧なＭＯＳＦＥＴとすることができる。
【００５６】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図４〜図７を用いて説明する。
【００５７】
〔図４（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００５８】
〔図４（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｐ- 型ベース領域３ａ、３ｂは、ドーピング濃度が１×１０17〜５×１０18ｃｍ-3程度、厚さが０．５〜３．０μｍ程度で形成される。
【００５９】
このとき、Ｂ+の注入前に、ｐ- 型ベース領域３ａ、３ｂとする領域に、Ｃ等の不活性なイオン種を注入することにより、Ｃ等が格子位置に置換されて結晶欠陥（Ｃの格子間空孔）が補修されるようにできるため、Ｂ+の熱拡散を抑制することも可能である。すなわち、以下のようにしてＣの格子間空孔の補修が成される。
【００６０】
ｎ-型エピ層２をエピタキシャル成長させるとき、ｎ型チャネル層５ａをエピタキシャル成長させるとき（この後の図４（ｂ）に示す工程）、さらにｐ-型ベース領域３ａ、３ｂをイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、ｎ型チャネル層５ａ及びｐ-型ベース領域３ａ、３ｂに炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ｐ-型ベース領域３ａ、３ｂのＢが拡散すると考えられる。
【００６１】
これに対し、このように不純物とならないイオン種をイオン注入することにより、ｎ-型エピ層２（Ｊ−ＦＥＴ部）をエピタキシャル成長させたときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入を多くすることにより、炭素サイトの空孔をほぼなくすことができるのである。
【００６２】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空港内には炭素が最も入り込みやすく、Ｃのイオン注入とすれば比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができる。また、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔に入り込み難いため、炭素をイオン注入する場合に比してイオン注入量を多くすることが望ましい。
【００６３】
さらに、この場合に、ｐ- 型ベース領域３ａ、３ｂの上部においては不活性なイオン種を注入しておき、下部の一部においては不活性なイオン種を注入しないようにしておけば、下部においては熱拡散が進行するため、ｐ- 型ベース領域３ａ、３ｂをより深くまで形成することができる。このように深くまでｐ- 型ベース領域３ａ、３ｂを形成することにより、後述するディープベース層３０ａ、３０ｂと同様の効果を持たせることも可能である。なお、このように熱拡散させた領域は全体的に丸くなるため、ディープベース層として好適である。
【００６４】
〔図４（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ＬＰＣＶＤによりｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａをエピタキシャル成長させる。このｎ型チャネル層５ａは、ドーピング濃度が１×１０16〜１×１０18ｃｍ-3程度、厚さが０．１〜１．０μｍ程度としている。
【００６５】
〔図５（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ+（ボロン）をイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。
【００６６】
〔図５（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。例えば、１６００℃程度の熱処理を０．５時間実施すると、Ｂが２５００ｎｍ程度拡散する。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。このｐ型チャネル層５ｂのドーピング濃度は、１×１０16〜１×１０18ｃｍ-3程度となる。
【００６７】
〔図５（ｃ）に示す工程〕
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。これにより、ｎ+ 型ソース領域４ａ、４ｂは、ドーピング濃度が１×１０18〜５×１０19ｃｍ-3、厚さ０．２〜１．０μｍ程度で形成される。
【００６８】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層５ｂの長さが正確に設定される。なお、本実施形態の場合には、ｐ型チャネル層５ｂをＢで形成しているため、Ｂの熱拡散量がｐ型チャネル層５ｂの長さとなる。
【００６９】
〔図６（ａ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置する。
【００７０】
〔図６（ｂ）に示す工程〕
ＬＴＯ膜２２をマスクとして、ＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００７１】
〔図６（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００７２】
〔図７（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート酸化膜（ゲート絶縁膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００７３】
その後、ゲート酸化膜７の上にＬＰＣＶＤによりポリシリコン層を成膜する。
このときの成膜温度は６００℃としている。この後、ポリシリコン層をパターニングしてゲート電極８を形成する。
【００７４】
〔図７（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成してゲート電極８及びゲート酸化膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００７５】
〔図７（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００７６】
このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００７７】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００７８】
上述したように、本ＭＯＳＦＥＴは、表面チャネル層５がｎ型チャネル層５ａとｐ型チャネル層５ｂで構成されているため、ｎ型チャネル層５ａの領域においては蓄積モードとして動作し、ｐ型チャネル層５ｂの領域においては反転モードとして動作する。
【００７９】
このとき、ｎ型チャネル層５ａの領域においては、ゲート電極８に電圧を印加しない場合には、ｐ- 型ベース領域３ａ、３ｂとｎ型チャネル層５との静電ポテンシャルの差、及び、ｎ型チャネル層５ａとゲート電極８との間の仕事関数の差により生じた電位によって、空乏層が形成される。しかしながら、ｎ型チャネル層５ａが高濃度で形成されているため、ｎ型チャネル層５ａが全域空乏化されず、ノーマリオンの状態となる。
【００８０】
これに対し、ｐ型チャネル層５ｂの領域においては、ゲート電極８に電圧を印加しない場合においても導通せず、ノーマリオフの状態となる。このため、本ＭＯＳＦＥＴは、ｎ型チャネル層５ａの領域で蓄積モードとして動作しつつ、ｐ型チャネル層５ｂの領域でノーマリオフとなるようにできるようにされている。
【００８１】
そして、ゲート電極８に正電圧を印加すると、ｐ型チャネル層５ｂの表層部が反転してチャネル領域を形成し、表面チャネル層５が導通して、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００８２】
このように、表面チャネル層５をｎ型チャネル層５ａとｐ型チャネル層５ｂを組み合わせることにより、ｎ型チャネル層５ａの領域で蓄積モードで動作させると共にｎ型チャネル層５を高濃度とすることによりノーマリオン特性と同様の低オン抵抗となるようにし、ｐ型チャネル層５ｂの領域でＭＯＳＦＥＴがノーマリオフで動作するようにできる。
【００８３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態におけるＭＯＳＦＥＴの製造工程を変更したものであり、構成については同一であるため、変更部分のみ説明する。
【００８４】
図８に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、この図に基づいてＭＯＳＦＥＴの製造方法についてて説明する。ただし、第１実施形態と同様の部分については図４〜図７を参照する。
【００８５】
まず、図４（ａ）〜（ｃ）に示す工程を施し、ｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａを形成する。そして、以下に示す図８に示す工程を施す。
【００８６】
〔図８（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ（ボロン）を斜めイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。これにより、ｐ型層４０は、ＬＴＯ膜２１の開口部よりも内側まで注入される。
【００８７】
〔図８（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。
【００８８】
なお、ここでは注入するイオン種として熱拡散し易いＢを用いているが、Ａｌ（アルミニウム）を用いる場合にはあまり熱拡散しないため、イオン注入時におけるエネルギーの設定などによって、ｐ型チャネル層５ｂの長さを正確に設定することが可能である。
【００８９】
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ （リン）をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００９０】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層の長さが正確に設定される。
【００９１】
このように、ｐ型チャネル層５ｂを斜めイオン注入によって形成すれば、ｎ+ 型ソース領域４ａ、４ｂの端部よりも内側までイオンが注入されるため、長時間熱拡散しなくてもｐ型チャネル層５ｂが所望の位置に形成されるようにできる。
【００９２】
（第３実施形態）
図９に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記第１、第２実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂと接するように形成しているが、本実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成している。
【００９３】
このように、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成しても第１実施形態と同様の動作をし、第１実施形態と同様にＭＯＳＦＥＴのオン抵抗のさらなる低減を図ることができる。
【００９４】
なお、本実施形態の場合には、ｐ型チャネル層５ｂを形成するマスクをｎ+ 型ソース領域４ａ、４ｂを形成するためのマスクと別に配置し、ｎ型チャネル層５ａにイオン注入を行うことによって、ｐ型チャネル層５ｂを形成することができる。
【００９５】
（第４実施形態）
図１０に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記各実施形態では、ｐ型チャネル層５ｂをｐ-型ベース領域３ａ、３ｂの表面部とゲート酸化膜７とに接するように形成しているが、本実施形態では、ｐ型チャネル層５ｂがゲート酸化膜７とは接しないように離間させて配置している。
【００９６】
この場合、ｐ型チャネル層５ｂとゲート絶縁膜７との挟まれている領域においてのみｎ型チャネル層５ａの幅が狭くなるため、従来ではｐ- 型ベース領域３ａ、３ｂから伸びる空乏層によってチャネル領域をピンチオフしていたものが、本実施形態ではｐ型チャネル層５ｂから伸びる空乏層によってチャネル領域をピンチオフすることができる。
【００９７】
このため、ｎ型チャネル層５ａを高濃度とした場合において、ゲート電位が零である場合においてもチャネル領域をオフできるノーマリオフ型とすることができ、オン抵抗の低減を図ることができる。
【００９８】
なお、本実施形態の場合には、第３実施形態と同様に、ｐ型チャネル層５ｂを形成するためのマスクを設け、イオン注入のエネルギーを調整することで注入表面から所定深さの位置にイオンが注入されるようにすれば、ｐ型チャネル層５ｂを形成することができる。
【００９９】
（第５実施形態）
上記各実施形態では、ＭＯＳＦＥＴに本発明を適用した場合について説明したが、ＳＩＴ（静電容量型トランジスタ）にも本発明を適用可能である。
【０１００】
図１１に、本実施形態におけるＳＩＴの断面図を示し、ＳＩＴについて説明する。ただし、ＳＩＴの構造は概ねＭＯＳＦＥＴの構造と同じであるため、同様の構成の部分については図１と同じ符号を付し、異なる部分についてのみ説明する。
【０１０１】
図１１に示すように、ＳＩＴは、ｎ型チャネル層５ａ及びｐ型チャネル層５ｂの表面部の上にさらに第２のベース領域としてのｐ型層１００が形成された構成となっている。つまり、第１のベース領域としてのｐ- 型ベース領域３ａ、３ｂとｐ型層１００によって表面チャネル層５を挟み込んだ構成となっている。そして、このｐ型層１００の上に直接（図１に示すゲート酸化膜７を介さないで）、ｐ型層１００及びｐ- 型ベース領域３ａ、３ｂに電気的に接続されるゲート電極８が形成されている。
【０１０２】
このように構成されたＳＩＴは、ゲート電極８に電圧を印加していない時にはｐ-型ベース領域３ａ、３ｂのそれぞれから伸びる空乏層によってｎ型チャネル層５ａはピンチオフされる。ｎ-型エピ層２に比べ、ｎ型チャネル層５ａを高濃度にした場合にはピンチオフしないが、ｐ型チャネル層５ｂによりｎ+型ソース領域４ａとｎ型チャネル層５ａの間にポテンシャル障壁を形成できるため、ノーマリオフとすることができる。そして、ゲート電極８に正電圧を印加すると、ｐ-型ベース領域３ａ、３ｂのそれぞれからの空乏層の伸びが少なくなり、表面チャネル層５にチャネル領域が形成され、ソース電極１０とドレイン電極１１の間にキャリアが流れる。
【０１０３】
このように構成されるＳＩＴにおいても、ｐ型チャネル層５ｂを備えることによりｎ型チャネル層５ａを高濃度で形成でき、オン抵抗の低減を図れると共に、ｐ型チャネル層５ｂとｎ型チャネル層５ａとのＰＮ接合によって逆バイアス時における空乏層の伸びを押さえることができるため、高耐圧とすることができる。
【０１０４】
本実施形態におけるＳＩＴは、第１実施形態に示したＭＯＳＦＥＴとほぼ同様に製造することができる。具体的には、、図４（ａ）〜（ｃ）に示す工程を行った後、ｎ型チャネル層５ａ上にｐ型層１００をエピタキシャル成長させ、この後、ｐ型層１００が形成された状態で図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示す工程を施し、さらに図７（ａ）、に示す工程を省略して、最後に図７（ｂ）、（ｃ）に示す工程を施すことにより本実施形態におけるＳＩＴを製造できる。ただし、図７（ｂ）に示す工程では、層間絶縁膜９を基板表面全面に形成したのち、所望の位置にコンタクトホールを形成し、その後、図７（ｃ）の工程にて、ソース電極１０と同時にゲート電極８もパターニングするようにしている。
【０１０５】
なお、上記したように、ｐ型層１００をｎ型チャネル層５の形成後にエピタキシャル成長により形成しているが、ｎ型チャネル層５を厚めに形成しておき、ｎ型チャネル層５にｐ型不純物をイオン注入することによって形成してもよい。この場合、ｐ型不純物の注入前に、ｐ型不純物を注入する領域にＣ等の不活性なイオン種を注入しておけば、熱処理時においてｐ型不純物の拡散を抑制することができるため、ｎ型チャネル層５の厚みを狭めることなくｐ型層１００を容易に形成することができる。
【０１０６】
この様に、上面のｐ型層１００と下面のｐ-型ベース領域３ａを同じＢの注入により形成することができ、Ｂの活性化率を合わせることができるため、ｐ型層１００とｐ-型ベース領域３ａ、３ｂのフェルミレベルを合わせることができる。従って、両者に挟まれたｎ型チャネル層５ａ内の深さ方向のポテンシャルバランスを取ることができる。その結果、ゲート電極８にバイアス電圧を印加した場合にｎ型チャネル層５ａ内全面にキャリアを流すことができる。
【０１０７】
（他の実施形態）
以上の第１乃至第５実施形態では、ｎ型チャネル層５ａにｐ型チャネル層５ｂを組み合わせた場合について述べたが、ｐ型チャネル層５ｂの部分をｎ型チャネル層５ａよりも低濃度のｎ型低濃度チャネル層としても同様の効果を得ることができる。
【０１０８】
この場合、第１、第２実施形態において、ｐ型層４０を形成する条件を１０14〜１０16ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布とし、拡散量を第１、第２実施形態より少なくし、ｎ型チャネル層５ａをｐ型に反転させず、低濃度ｎ型チャネル層５ｂを形成することができる。
【０１０９】
また、第３、第４実施形態のｐ型チャネル層５ｂを形成するマスクを使用し、注入濃度を少なくすることで、ｎ型チャネル層５ａを反転させず低濃度ｎ型チャネル層５ｂを形成することができる。
【０１１０】
なお、上記実施形態では、ｎ-型エピ層２にイオン注入を行うことによりｐ-型ベース領域３ａ、３ｂを形成するようにしているが、ｎ-型エピ層２の表面全面にｐ型層が配置された基板を用い、Ｊ−ＦＥＴ部形成領域においてｐ型層を貫通する溝を形成した後、この溝をｎ型層で埋め込むことでＪ−ＦＥＴ部を形成すると共にｐ型層にてｐ-型ベース領域３ａ、３ｂを形成するようにしてもよい。この場合には、ｐ-型ベース領域３ａ、３ｂ形成をイオン注入によって行っていないため、ｐ-型ベース領域３ａ、３ｂの表面にイオン注入ダメージが形成されず、その上に形成される表面チャネル層５の結晶性を良好なものにすることができる。これにより、オン抵抗低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断面図である。
【図２】（ａ）は、従来のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図であり、（ｂ）は、第１実施形態のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図である。
【図３】図１に示すＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を示した図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図である。
【図８】第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図９】第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図１０】第４実施形態におけるＭＯＳＦＥＴの断面図である。
【図１１】第５実施形態におけるＳＩＴの断面図である。
【図１２】従来のＭＯＳＦＥＴの断面図である。
【図１３】図１１に示すＭＯＳＦＥＴの耐圧を説明するための図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ型チャネル層、５ｂ…ｐ型チャネル層、７…ゲート酸化膜、
８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
Claims (15)
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、
前記半導体層の表面部及び前記ベース領域の表面部にエピタキシャル成長にて形成され、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、
前記ベース領域の表面部において、前記ベース領域から前記ゲート絶縁膜に向けて延設された第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記ゲート絶縁膜側および前記ベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、
を備えて構成されていることを特徴とする炭化珪素半導体装置。 - 前記第２のチャネル層は、前記ゲート絶縁膜と接するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１のベース領域（３ａ、３ｂ）と、
前記第１のベース領域の表層部の所定領域に形成され、該第１のベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記第１のベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された第２導電型の第２のベース領域（１００）と、
前記第１のベース領域に接触すると共に、前記第２のベース領域の上に形成されたゲート電極（８）と、
前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、
前記半導体層の表面部及び前記第１のベース領域の表面部にエピタキシャル成長にて形成され、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、
前記第１のベース領域の表面部において、前記第１のベース領域から前記第２のベース領域に向けて延設された第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記第１のベース領域および前記第２のベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、
を備えて構成されていることを特徴とする炭化珪素半導体装置。 - 前記第２のチャネル層は、前記ソース領域と接するように構成されていることを特徴とする請求項１乃至３のいずれか１つ記載の炭化珪素半導体装置。
- 前記ゲート電極に電圧を印加していない状態において、前記第１のチャネル層は電気的導通が可能な状態となっていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
- 前記第２のチャネル層は、前記ゲート絶縁膜から離間されて形成されており、該第２のチャネル層と前記ゲート絶縁膜との間に位置する前記第１のチャネル層は、前記ゲート電極に電圧を印加していない状態において、前記第２のチャネル層側から伸びる空乏層と前記ゲート絶縁膜側から伸びる空乏層によってピンチオフしていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる前記半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する前記ベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入して前記ベース領域に接する第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記ゲート絶縁膜側および前記ベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する前記表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅い前記ソース領域（４ａ、４ｂ）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。 - 前記ベース領域形成工程は、
前記半導体層の表層部に第２導電型不純物をイオン注入することによって該ベース領域を形成する工程であり、
かつ、前記ベース領域とする前記半導体層の表層部のうちの上部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。 - 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１のベース領域（３ａ、３ｂ）と、
前記第１のベース領域の表層部の所定領域に形成され、該第１のベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記第１のベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された第２導電型の第２のベース領域（１００）と、
前記第１のベース領域に接触すると共に、前記第２のベース領域の上に形成されたゲート電極（８）と、
前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる前記半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する前記第１のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記第１のベース領域の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入して前記第１のベース領域に接する第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記第１のベース領域および前記第２のベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程と、
前記第１のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層の上面に第２導電型の第２のベース領域（１００）を形成する工程と、
前記第１のベース領域及び前記第２のベース領域と接するゲート電極を形成する工程と、
を備えていることを特徴とする炭化珪素半導体装置の製造方法。 - 前記第２のベース領域形成工程は、
前記表面チャネル層の表層部に第２導電型不純物をイオン注入することによって該第２のベース領域を形成する工程であり、
かつ、該第２のベース領域とする前記表面チャネル層の表層部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。 - 前記第１のベース領域形成工程は、
前記半導体層の表層部に第２導電型不純物をイオン注入することによって該第１のベース領域を形成する工程であり、
かつ、前記第１のベース領域とする前記半導体層の表層部のうちの上部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項９又は１０に記載の炭化珪素半導体装置の製造方法。 - 前記第２導電型不純物としてＢ（ボロン）を用い、前記不活性なイオン種としてＣ（炭素）を用いることを特徴とする請求項８、１０、１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記表面チャネル層形成工程及び前記ソース領域形成工程では、前記第２のチャネル層と前記ソース領域とを同一マスクを用いたイオン注入によって形成することを特徴とする請求項７乃至１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記表面チャネル層形成工程では、前記第２のチャネル層を斜めイオン注入によって形成することを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
- 前記第１導電型をｎ型半導体で構成し、前記第２導電型をｐ型半導体で構成する場合において、前記第２のチャネル層を形成するための不純物としてＢ（ボロン）を用い、該Ｂを熱拡散させることによって該第２のチャネル層の長さを設定することを特徴とする請求項７乃至１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753199A JP4595144B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753199A JP4595144B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094097A JP2001094097A (ja) | 2001-04-06 |
| JP4595144B2 true JP4595144B2 (ja) | 2010-12-08 |
Family
ID=17446131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26753199A Expired - Fee Related JP4595144B2 (ja) | 1999-09-21 | 1999-09-21 | 炭化珪素半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4595144B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830213B2 (ja) * | 2001-05-08 | 2011-12-07 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| US6940110B2 (en) * | 2002-11-29 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | SiC-MISFET and method for fabricating the same |
| JP4851075B2 (ja) * | 2004-08-26 | 2012-01-11 | 新電元工業株式会社 | 半導体装置の製造方法 |
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| JP5303839B2 (ja) | 2007-01-29 | 2013-10-02 | 富士電機株式会社 | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
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| WO2012137914A1 (ja) * | 2011-04-08 | 2012-10-11 | 独立行政法人産業技術総合研究所 | 炭化珪素縦型電界効果トランジスタ |
| JP2013232561A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JP6168732B2 (ja) | 2012-05-11 | 2017-07-26 | 株式会社日立製作所 | 炭化珪素半導体装置およびその製造方法 |
| JP6159471B2 (ja) * | 2014-11-26 | 2017-07-05 | 新電元工業株式会社 | 炭化珪素半導体装置及びその製造方法 |
| JP6523887B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| JP2017139292A (ja) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | 半導体装置及びその製造方法 |
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| CN113130647B (zh) * | 2019-12-30 | 2023-01-13 | 比亚迪半导体股份有限公司 | 碳化硅器件及其制备方法和半导体器件 |
| CN113363324B (zh) * | 2020-03-05 | 2024-01-30 | 上海积塔半导体有限公司 | P沟道的平面型vdmos和平面型igbt |
| CN113363318B (zh) * | 2020-03-05 | 2023-12-08 | 上海积塔半导体有限公司 | N沟道的平面型vdmos和平面型igbt |
| CN113363308B (zh) * | 2020-03-05 | 2024-03-15 | 上海积塔半导体有限公司 | P沟道的沟槽型vdmos和沟槽型igbt |
| US11823905B2 (en) * | 2022-02-28 | 2023-11-21 | SCDevice LLC | Self aligned MOSFET devices and associated fabrication methods |
-
1999
- 1999-09-21 JP JP26753199A patent/JP4595144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001094097A (ja) | 2001-04-06 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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