JP3417859B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に係り、特にトレンチ型の素子分離領域を備えた
半導体記憶装置のビット線とＭＯＳトランジスタのドレ
イン拡散層とを接続するコンタクトホールの構造とその
製造方法に関するものである。
造方法に係り、特にトレンチ型の素子分離領域を備えた
半導体記憶装置のビット線とＭＯＳトランジスタのドレ
イン拡散層とを接続するコンタクトホールの構造とその
製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置には、平行に配置
された各ビット線の下部を素子領域としてそれぞれ複数
のＭＯＳトランジスタを規則的に配列し、隣り合うビッ
ト線の間に前記ビット線と平行に延びる素子分離領域を
形成し、素子領域を互いに分離することによりメモリセ
ルアレイを構成するものがある。
された各ビット線の下部を素子領域としてそれぞれ複数
のＭＯＳトランジスタを規則的に配列し、隣り合うビッ
ト線の間に前記ビット線と平行に延びる素子分離領域を
形成し、素子領域を互いに分離することによりメモリセ
ルアレイを構成するものがある。
【０００３】近年素子分離領域の構成方法として、半導
体基板にトレンチを形成し、これをシリコン酸化膜等の
絶縁材料で埋め込み平坦化するシャロートレンチアイソ
レーション（Shallow Trench Isolation、以下ＳＴＩと
略称する）と呼ばれる技術が多く用いられるようになっ
た。
体基板にトレンチを形成し、これをシリコン酸化膜等の
絶縁材料で埋め込み平坦化するシャロートレンチアイソ
レーション（Shallow Trench Isolation、以下ＳＴＩと
略称する）と呼ばれる技術が多く用いられるようになっ
た。
【０００４】メモリセルアレイにおいて、記憶データの
書き込みや読み出しはビット線に接続される多数のＭＯ
Ｓトランジスタを介して行われるため、これらのＭＯＳ
トランジスタの電流端子とビット線とを接続するコンタ
クトホールには低抵抗でばらつきが少なく、高い歩留ま
りと高信頼性を有することが厳しく要求される。
書き込みや読み出しはビット線に接続される多数のＭＯ
Ｓトランジスタを介して行われるため、これらのＭＯＳ
トランジスタの電流端子とビット線とを接続するコンタ
クトホールには低抵抗でばらつきが少なく、高い歩留ま
りと高信頼性を有することが厳しく要求される。
【０００５】このため、ＭＯＳトランジスタに動作電流
を供給するソース・ドレイン拡散層の幅は、隣り合うＳ
ＴＩ領域で分離された素子領域の幅全体を用いて可能な
限り大きく設計されるので、通常ソース・ドレイン拡散
層の両端はＳＴＩ領域の側壁に接する構造になってい
る。
を供給するソース・ドレイン拡散層の幅は、隣り合うＳ
ＴＩ領域で分離された素子領域の幅全体を用いて可能な
限り大きく設計されるので、通常ソース・ドレイン拡散
層の両端はＳＴＩ領域の側壁に接する構造になってい
る。
【０００６】ＮＡＮＤ型不揮発性半導体記憶装置を例と
して、ビット線とＭＯＳトランジスタのドレイン拡散層
とを接続する従来のコンタクトホールの構造と、その問
題点について図７を用いて詳細に説明する。
して、ビット線とＭＯＳトランジスタのドレイン拡散層
とを接続する従来のコンタクトホールの構造と、その問
題点について図７を用いて詳細に説明する。
【０００７】図７（ａ）は、ＮＡＮＤ型不揮発性半導体
記憶装置におけるメモリセルアレイのビット線コンタク
ト近傍を拡大した平面図である。１はビット線コンタク
ト、２はビット線コンタクトの幅を示す。３はＢＬ１、
ＢＬ２、ＢＬ３からなるビット線であり、その下部のシ
リコン基板表面がＭＯＳトランジスタ等のアクティブ素
子を形成する素子領域４として用いられる。ビット線コ
ンタクト幅２は、素子領域４の幅全体を用いて可能な限
り大きく形成されたドレイン拡散層とのマスク合わせ余
裕をとるため、素子領域４の幅よりも大きく設計され
る。
記憶装置におけるメモリセルアレイのビット線コンタク
ト近傍を拡大した平面図である。１はビット線コンタク
ト、２はビット線コンタクトの幅を示す。３はＢＬ１、
ＢＬ２、ＢＬ３からなるビット線であり、その下部のシ
リコン基板表面がＭＯＳトランジスタ等のアクティブ素
子を形成する素子領域４として用いられる。ビット線コ
ンタクト幅２は、素子領域４の幅全体を用いて可能な限
り大きく形成されたドレイン拡散層とのマスク合わせ余
裕をとるため、素子領域４の幅よりも大きく設計され
る。
【０００８】ビット線３に沿って、素子領域３を互いに
分離するＳＴＩ構造の素子分離領域５が形成される。図
７（ａ）のビット線コンタクト１の上下に示すように、
ＮＡＮＤセルを選択するＳＧ１、ＳＧ２からなる選択線
６とＷＬ１、ＷＬ２等からなるメモリセルのワード線７
がそれぞれ形成される。
分離するＳＴＩ構造の素子分離領域５が形成される。図
７（ａ）のビット線コンタクト１の上下に示すように、
ＮＡＮＤセルを選択するＳＧ１、ＳＧ２からなる選択線
６とＷＬ１、ＷＬ２等からなるメモリセルのワード線７
がそれぞれ形成される。
【０００９】ビット線４と選択線６及びワード線７とが
交差する領域には、選択トランジスタ及びメモリセルト
ランジスタのゲート電極がワード線の一部として形成さ
れ、ワード線７の間の素子領域４に、これらＭＯＳトラ
ンジスタのソース・ドレイン拡散層が前記ゲート電極を
マスクとして自己整合的に形成される。図７（ａ）のビ
ット線コンタクト１は、図の上下に配置された選択トラ
ンジスタのドレイン拡散層とビット線３とを接続するコ
ンタクトである。
交差する領域には、選択トランジスタ及びメモリセルト
ランジスタのゲート電極がワード線の一部として形成さ
れ、ワード線７の間の素子領域４に、これらＭＯＳトラ
ンジスタのソース・ドレイン拡散層が前記ゲート電極を
マスクとして自己整合的に形成される。図７（ａ）のビ
ット線コンタクト１は、図の上下に配置された選択トラ
ンジスタのドレイン拡散層とビット線３とを接続するコ
ンタクトである。
【００１０】次に、ビット線コンタクト１のＢ−Ｂ断を
図７（ｂ）に示す。ビット線コンタクト１の断面構造
は、ｐ型シリコン基板１０と、ｐ型シリコン基板１０の
上部表面の一部からなる素子領域４と、ＳＴＩ型の素子
分離領域５と、窒化膜１５と、ＢＰＳＧ (Boro-Phospho
-Silicate-Glass)膜１６から構成される。
図７（ｂ）に示す。ビット線コンタクト１の断面構造
は、ｐ型シリコン基板１０と、ｐ型シリコン基板１０の
上部表面の一部からなる素子領域４と、ＳＴＩ型の素子
分離領域５と、窒化膜１５と、ＢＰＳＧ (Boro-Phospho
-Silicate-Glass)膜１６から構成される。
【００１１】ビット線コンタクト１は、ＰＳＧ膜１６と
その下部の窒化膜１５を除去してコンタクトホール１７
とし、ここに導電性多結晶シリコン、又はタングステン
等の導電性材料を埋込むことにより、素子領域４に形成
されたドレイン拡散層とビット線３とが接続される。
その下部の窒化膜１５を除去してコンタクトホール１７
とし、ここに導電性多結晶シリコン、又はタングステン
等の導電性材料を埋込むことにより、素子領域４に形成
されたドレイン拡散層とビット線３とが接続される。
【００１２】しかし、ＲＩＥ (Reactive Ion Etching)
等のドライエッチング法を用いてコンタクトホール１７
を形成する際、ＳＴＩの素子分離領域５の肩の部分に、
図７（ｂ）に示すような局部的エッチング１７ａを生
じ、素子分離領域５の形状が破壊される。このため、素
子領域４に形成されたｎ+ 型ドレイン拡散層のｐ型シリ
コン基板１０とのｐｎ接合面が露出するので、コンタク
トホール１７に接続用の導電性材料を埋め込めば前記接
合面にリーク電流が発生する。
等のドライエッチング法を用いてコンタクトホール１７
を形成する際、ＳＴＩの素子分離領域５の肩の部分に、
図７（ｂ）に示すような局部的エッチング１７ａを生
じ、素子分離領域５の形状が破壊される。このため、素
子領域４に形成されたｎ+ 型ドレイン拡散層のｐ型シリ
コン基板１０とのｐｎ接合面が露出するので、コンタク
トホール１７に接続用の導電性材料を埋め込めば前記接
合面にリーク電流が発生する。
【００１３】次に、図８（ａ）乃至図８（ｄ）を用い
て、コンタクトホール１７の形成過程で生じる従来の製
造工程上の問題点をさらに詳細に説明する。はじめに図
８（ａ）に示すように、ｐ型シリコン基板１０に通常の
方法でＳＴＩ型の素子分離領域５を形成した後、ＭＯＳ
トランジスタのゲート酸化膜１１と導電性多結晶シリコ
ンからなるゲート電極材料１２を素子領域４の全面に形
成する。
て、コンタクトホール１７の形成過程で生じる従来の製
造工程上の問題点をさらに詳細に説明する。はじめに図
８（ａ）に示すように、ｐ型シリコン基板１０に通常の
方法でＳＴＩ型の素子分離領域５を形成した後、ＭＯＳ
トランジスタのゲート酸化膜１１と導電性多結晶シリコ
ンからなるゲート電極材料１２を素子領域４の全面に形
成する。
【００１４】次に、写真蝕刻法によりレジストマスクを
作成し、ＣＤＥ (Chemical Dry Etching) 法を用いてゲ
ート電極部以外の不要な導電性多結晶シリコン膜を除去
することにより、ゲート電極（図示せず）をパターン形
成する。
作成し、ＣＤＥ (Chemical Dry Etching) 法を用いてゲ
ート電極部以外の不要な導電性多結晶シリコン膜を除去
することにより、ゲート電極（図示せず）をパターン形
成する。
【００１５】次に、ゲート電極をマスクとして素子領域
４の表面にｎ型の不純物をゲート酸化膜１１を通してイ
オン注入・拡散することにより、素子領域上にｎ+ 型の
ソース・ドレイン拡散層（図示せず）が形成される。こ
こでｎ+ 型とは高濃度のｎ型のことをいう。
４の表面にｎ型の不純物をゲート酸化膜１１を通してイ
オン注入・拡散することにより、素子領域上にｎ+ 型の
ソース・ドレイン拡散層（図示せず）が形成される。こ
こでｎ+ 型とは高濃度のｎ型のことをいう。
【００１６】この工程で素子領域４の表面をｎ+ 型のド
レイン拡散層に変化させた後、図８（ｂ）に示すように
ドレイン拡散層上のゲート酸化膜１１を除去する。
レイン拡散層に変化させた後、図８（ｂ）に示すように
ドレイン拡散層上のゲート酸化膜１１を除去する。
【００１７】次に、図９（ｃ）に示すように、エッチン
グストッパとなるシリコン窒化膜１５と厚いＢＰＳＧ膜
１６を堆積して表面を平坦化する。この厚いＢＰＳＧ膜
１６は、紙面に垂直方向にビット線３（図示せず）を配
置する際の層間絶縁膜として用いられる。
グストッパとなるシリコン窒化膜１５と厚いＢＰＳＧ膜
１６を堆積して表面を平坦化する。この厚いＢＰＳＧ膜
１６は、紙面に垂直方向にビット線３（図示せず）を配
置する際の層間絶縁膜として用いられる。
【００１８】次に、図９（ｄ）に示すように、レジスト
パターンとＲＩＥ法等を用いて、ＢＰＳＧ膜１６とシリ
コン窒化膜１５を、それぞれ選択的にエッチングするこ
とにより、ビット線３と素子領域４のｎ+ 型ドレイン拡
散層とを接続するコンタクトホール１７を形成する。
パターンとＲＩＥ法等を用いて、ＢＰＳＧ膜１６とシリ
コン窒化膜１５を、それぞれ選択的にエッチングするこ
とにより、ビット線３と素子領域４のｎ+ 型ドレイン拡
散層とを接続するコンタクトホール１７を形成する。
【００１９】このとき窒化膜１５は、厚いＢＰＳＧ膜１
６をエッチングする際、素子領域の表面と素子分離領域
５の埋め込み絶縁材料を保護するエッチングストッパと
して作用する。すなわち窒化膜１５は、厚いＢＰＳＧ膜
１６のエッチングを一旦窒化膜１５で阻止し、素子領域
４の表面と素子分離領域５の肩の部分がエッチングされ
るのを防止するため設けられたものである。
６をエッチングする際、素子領域の表面と素子分離領域
５の埋め込み絶縁材料を保護するエッチングストッパと
して作用する。すなわち窒化膜１５は、厚いＢＰＳＧ膜
１６のエッチングを一旦窒化膜１５で阻止し、素子領域
４の表面と素子分離領域５の肩の部分がエッチングされ
るのを防止するため設けられたものである。
【００２０】次に窒化膜に対するエッチング条件で、薄
い窒化膜１５をエッチングすれば、コンタクトホール１
７の形成の際、素子領域４の表面と素子分離領域５の埋
め込み絶縁材料とを保護することができる。
い窒化膜１５をエッチングすれば、コンタクトホール１
７の形成の際、素子領域４の表面と素子分離領域５の埋
め込み絶縁材料とを保護することができる。
【００２１】しかし、素子分離領域を埋め込む絶縁材料
は、ＣＭＰ（Chemical MechanicalPolish; 化学的機械
研磨）による表面平坦化工程において、ＣＭＰのストッ
パとして用いた窒化膜の厚さだけ素子領域４の表面に段
差を生じる。このため、コンタクトホール１７形成のエ
ッチングストッパとして用いる薄い窒化膜１５は、図９
（ｂ）に示す表面段差を越えて基板表面を被覆すること
になる。
は、ＣＭＰ（Chemical MechanicalPolish; 化学的機械
研磨）による表面平坦化工程において、ＣＭＰのストッ
パとして用いた窒化膜の厚さだけ素子領域４の表面に段
差を生じる。このため、コンタクトホール１７形成のエ
ッチングストッパとして用いる薄い窒化膜１５は、図９
（ｂ）に示す表面段差を越えて基板表面を被覆すること
になる。
【００２２】このとき、素子分離領域５の両肩のコーナ
部分で窒化膜１５の異常成長を生じるため窒化膜のエッ
チングレートが前記コーナ部分で高くなり、ストッパと
しての役割を果たすことができない。すなわち、厚いＢ
ＰＳＧ膜１６をエッチングする際、素子分離領域５の肩
の部分を被覆する窒化膜１４が消失し、ＳＴＩ型の素子
分離領域５の両端が図８（ｄ）の１７ａに示すように奥
深くまで局部的にエッチングされ、素子分離領域５の形
状破壊を生じることになる。
部分で窒化膜１５の異常成長を生じるため窒化膜のエッ
チングレートが前記コーナ部分で高くなり、ストッパと
しての役割を果たすことができない。すなわち、厚いＢ
ＰＳＧ膜１６をエッチングする際、素子分離領域５の肩
の部分を被覆する窒化膜１４が消失し、ＳＴＩ型の素子
分離領域５の両端が図８（ｄ）の１７ａに示すように奥
深くまで局部的にエッチングされ、素子分離領域５の形
状破壊を生じることになる。
【００２３】先にのべたように、素子領域４の表面に形
成されたドレイン拡散層とビット線３とは、コンタクト
ホール１７に導電性の多結晶シリコン、又はタングステ
ン等の接続材料を埋め込むことで接続されるが、このと
き、局部的エッチング１７ａの部分を埋める前記導電材
料が、素子領域４の表面のｎ+ ドレイン拡散層とｐ型シ
リコン基板１０との間に形成されるｐｎ接合を短絡さ
せ、接合リークの原因となっていた。
成されたドレイン拡散層とビット線３とは、コンタクト
ホール１７に導電性の多結晶シリコン、又はタングステ
ン等の接続材料を埋め込むことで接続されるが、このと
き、局部的エッチング１７ａの部分を埋める前記導電材
料が、素子領域４の表面のｎ+ ドレイン拡散層とｐ型シ
リコン基板１０との間に形成されるｐｎ接合を短絡さ
せ、接合リークの原因となっていた。
【００２４】以上の説明から明らかなように、素子分離
領域の局部的エッチングによる形状破壊の問題は、図１
（ａ）に示すように、ビット線コンタクトの幅２が（径
の場合を含む）素子領域の４の幅より大きい場合に重要
になる。したがって、この問題は素子の微細化が進み、
素子領域上のドレインコンタクトの幅（ビット線幅に等
しい）が小さくなる程重要になる。
領域の局部的エッチングによる形状破壊の問題は、図１
（ａ）に示すように、ビット線コンタクトの幅２が（径
の場合を含む）素子領域の４の幅より大きい場合に重要
になる。したがって、この問題は素子の微細化が進み、
素子領域上のドレインコンタクトの幅（ビット線幅に等
しい）が小さくなる程重要になる。
【００２５】
【発明が解決しようとする課題】上記したように、従来
の半導体記憶装置のビット線コンタクトの構造と、その
製造方法には、層間絶縁膜にビット線のコンタクトホー
ルを形成する際、エッチングストッパとして窒化膜を用
いても、素子分離領域と素子領域との接する部分が局部
的に奥深くエッチングされ、素子分離領域の形状破壊を
生じてドレインｐｎ接合のリーク電流発生の原因になる
という問題があった。
の半導体記憶装置のビット線コンタクトの構造と、その
製造方法には、層間絶縁膜にビット線のコンタクトホー
ルを形成する際、エッチングストッパとして窒化膜を用
いても、素子分離領域と素子領域との接する部分が局部
的に奥深くエッチングされ、素子分離領域の形状破壊を
生じてドレインｐｎ接合のリーク電流発生の原因になる
という問題があった。
【００２６】本発明は上記の問題点を解決すべくなされ
たもので、ビット線コンタクトの幅が素子領域の幅より
大きい場合であっても、素子分離領域の局部的エッチン
グを生じることなく、高信頼性の半導体記憶装置を高い
製造歩留まりで提供することを目的とする。
たもので、ビット線コンタクトの幅が素子領域の幅より
大きい場合であっても、素子分離領域の局部的エッチン
グを生じることなく、高信頼性の半導体記憶装置を高い
製造歩留まりで提供することを目的とする。
【００２７】また本発明は、一般にＳＴＩ型の素子分離
領域を備える半導体装置において、微細化された素子領
域上のＭＯＳトランジスタのソース・ドレイン拡散層と
上層配線とを接続するコンタクトホールの形成に適用す
ることを目的としている。
領域を備える半導体装置において、微細化された素子領
域上のＭＯＳトランジスタのソース・ドレイン拡散層と
上層配線とを接続するコンタクトホールの形成に適用す
ることを目的としている。
【００２８】
【課題を解決するための手段】本発明の半導体装置とそ
の製造方法は、特にＳＴＩ構造の素子分離領域を備える
半導体記憶装置において、ビット線とＭＯＳトランジス
タのドレイン拡散層とを接続するビット線コンタクトの
製造歩留まりと信頼性を向上するため、ビット線コンタ
クトのコンタクトホールを形成する際、素子領域のドレ
イン拡散層上に、あらかじめ前記素子領域の幅よりも大
きい導電性多結晶シリコン膜からなるパッドを形成し、
この多結晶シリコンパッドに達するコンタクトホールを
用いてドレイン拡散層とビット線とを接続することを特
徴とする。
の製造方法は、特にＳＴＩ構造の素子分離領域を備える
半導体記憶装置において、ビット線とＭＯＳトランジス
タのドレイン拡散層とを接続するビット線コンタクトの
製造歩留まりと信頼性を向上するため、ビット線コンタ
クトのコンタクトホールを形成する際、素子領域のドレ
イン拡散層上に、あらかじめ前記素子領域の幅よりも大
きい導電性多結晶シリコン膜からなるパッドを形成し、
この多結晶シリコンパッドに達するコンタクトホールを
用いてドレイン拡散層とビット線とを接続することを特
徴とする。
【００２９】このように、多結晶シリコンパッドの幅を
素子領域のドレイン拡散層の幅よりも大きくすることに
より、コンタクトホールの幅が素子領域の幅よりも大き
い場合に生じるＳＴＩ型素子分離領域の形状破壊を防止
することができる。
素子領域のドレイン拡散層の幅よりも大きくすることに
より、コンタクトホールの幅が素子領域の幅よりも大き
い場合に生じるＳＴＩ型素子分離領域の形状破壊を防止
することができる。
【００３０】具体的には本発明の半導体装置は、半導体
基板に形成されたトレンチに素子分離用絶縁材料が埋込
まれた素子分離領域と、この素子分離領域により分離さ
れた半導体基板表面からなる素子領域と、前記素子領域
にソース及びドレイン拡散層を備える半導体装置におい
て、前記ソース及びドレイン拡散層のいずれかと層間絶
縁膜上の配線とを接続するコンタクトホールが、前記ソ
ース及びドレイン拡散層のいずれかの表面と前記素子分
離領域の縁とを覆う導電性パッドを、前記コンタクトホ
ールの底部に備え、前記導電性パッドは、前記素子分離
領域上において、隣り合う前記導電性パッドがスリット
状の分離溝により互いに分離されることを特徴とする。
基板に形成されたトレンチに素子分離用絶縁材料が埋込
まれた素子分離領域と、この素子分離領域により分離さ
れた半導体基板表面からなる素子領域と、前記素子領域
にソース及びドレイン拡散層を備える半導体装置におい
て、前記ソース及びドレイン拡散層のいずれかと層間絶
縁膜上の配線とを接続するコンタクトホールが、前記ソ
ース及びドレイン拡散層のいずれかの表面と前記素子分
離領域の縁とを覆う導電性パッドを、前記コンタクトホ
ールの底部に備え、前記導電性パッドは、前記素子分離
領域上において、隣り合う前記導電性パッドがスリット
状の分離溝により互いに分離されることを特徴とする。
【００３１】好ましくは前記導電性パッドは、導電性多
結晶シリコンからなり、前記配線は半導体記憶装置のビ
ット線であって、かつ、前記ビット線とドレイン拡散層
を覆う導電性パッドとが、前記コンタクトホールを用い
て接続されることを特徴とする。
結晶シリコンからなり、前記配線は半導体記憶装置のビ
ット線であって、かつ、前記ビット線とドレイン拡散層
を覆う導電性パッドとが、前記コンタクトホールを用い
て接続されることを特徴とする。
【００３２】本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、このトレンチに素子
分離用絶縁材料を埋め込むことにより素子分離領域を形
成する工程と、この素子分離領域により分離された前記
半導体基板表面からなる素子領域にゲート絶縁膜を介し
てゲート電極用導電性材料を堆積する工程と、このゲー
ト電極用導電性材料をゲート電極としてパターン形成す
る際、前記ゲート電極に隣接する前記素子領域上のソー
ス及びドレイン拡散層を形成する領域を覆う前記ゲート
電極用導電性材料を除去する工程と、前記ゲート電極に
隣接してソース及びドレイン拡散層を形成する工程と、
前記ソース及びドレイン拡散層を覆うゲート絶縁膜を除
去する工程と、前記ソース及びドレイン拡散層のいずれ
かと、その両側に配置された前記素子分離領域とを覆う
一続きの導電性パッド材料を堆積する工程と、前記素子
分離領域上に堆積した導電性パッド材料に前記素子分離
領域の表面に達するスリット状の分離溝を形成すること
により、前記一続きの導電性パッド材料を前記ソース及
びドレイン拡散層のいずれかを覆う個別の導電性パッド
に分離する工程と、前記導電性パッドを窒化膜で覆う工
程と、この窒化膜をＢＰＳＧ膜でさらに覆う工程と、前
記窒化膜をストッパとして前記ＢＰＳＧ膜にコンタクト
ホールを形成する工程と、このコンタクトホールの底面
に露出した前記窒化膜をエッチングで除去し、前記コン
タクトホールの底面に前記導電性パッドの表面を露出
し、前記コンタクトホールにおいて前記導電性パッドと
金属配線とを接続する工程とを含むことを特徴とする。
基板にトレンチを形成する工程と、このトレンチに素子
分離用絶縁材料を埋め込むことにより素子分離領域を形
成する工程と、この素子分離領域により分離された前記
半導体基板表面からなる素子領域にゲート絶縁膜を介し
てゲート電極用導電性材料を堆積する工程と、このゲー
ト電極用導電性材料をゲート電極としてパターン形成す
る際、前記ゲート電極に隣接する前記素子領域上のソー
ス及びドレイン拡散層を形成する領域を覆う前記ゲート
電極用導電性材料を除去する工程と、前記ゲート電極に
隣接してソース及びドレイン拡散層を形成する工程と、
前記ソース及びドレイン拡散層を覆うゲート絶縁膜を除
去する工程と、前記ソース及びドレイン拡散層のいずれ
かと、その両側に配置された前記素子分離領域とを覆う
一続きの導電性パッド材料を堆積する工程と、前記素子
分離領域上に堆積した導電性パッド材料に前記素子分離
領域の表面に達するスリット状の分離溝を形成すること
により、前記一続きの導電性パッド材料を前記ソース及
びドレイン拡散層のいずれかを覆う個別の導電性パッド
に分離する工程と、前記導電性パッドを窒化膜で覆う工
程と、この窒化膜をＢＰＳＧ膜でさらに覆う工程と、前
記窒化膜をストッパとして前記ＢＰＳＧ膜にコンタクト
ホールを形成する工程と、このコンタクトホールの底面
に露出した前記窒化膜をエッチングで除去し、前記コン
タクトホールの底面に前記導電性パッドの表面を露出
し、前記コンタクトホールにおいて前記導電性パッドと
金属配線とを接続する工程とを含むことを特徴とする。
【００３３】好ましくは本発明の半導体装置の製造方法
は、前記一続きの導電性パッド材料を前記ソース及びド
レイン拡散層のいずれかを覆う個別の導電性パッドに分
離する工程に引き続きＰＳＧ膜を全面に堆積する工程
と、前記ＰＳＧ膜にコンタクトホールを形成することに
より前記コンタクトホールの底面に前記導電性パッドの
表面を露出した後、前記コンタクトホールにおいて前記
導電性パッドと金属配線とを接続する工程とを含むこと
を特徴とする。
は、前記一続きの導電性パッド材料を前記ソース及びド
レイン拡散層のいずれかを覆う個別の導電性パッドに分
離する工程に引き続きＰＳＧ膜を全面に堆積する工程
と、前記ＰＳＧ膜にコンタクトホールを形成することに
より前記コンタクトホールの底面に前記導電性パッドの
表面を露出した後、前記コンタクトホールにおいて前記
導電性パッドと金属配線とを接続する工程とを含むこと
を特徴とする。
【００３４】また好ましくは本発明の半導体装置の製造
方法は、前記ゲート電極に隣接する前記素子領域上のソ
ース及びドレイン拡散層を形成する領域を覆う前記ゲー
ト電極用導電性材料を除去する工程に引き続き、前記ソ
ース及びドレイン拡散層を覆うゲート絶縁膜を除去する
工程を行うことを特徴とする。
方法は、前記ゲート電極に隣接する前記素子領域上のソ
ース及びドレイン拡散層を形成する領域を覆う前記ゲー
ト電極用導電性材料を除去する工程に引き続き、前記ソ
ース及びドレイン拡散層を覆うゲート絶縁膜を除去する
工程を行うことを特徴とする。
【００３５】本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、このトレンチに素子
分離用絶縁材料を埋め込むことにより素子分離領域を形
成する工程と、この素子分離領域により分離された前記
半導体基板表面からなる素子領域にゲート絶縁膜を介し
てゲート電極用導電性材料を堆積する工程と、このゲー
ト電極用導電性材料をゲート電極としてパターン形成す
る際、前記ゲート電極に隣接する前記素子領域上のソー
ス及びドレイン拡散層を形成する領域を覆う前記ゲート
電極用導電性材料を除去する工程と、前記ゲート電極に
隣接してソース及びドレイン拡散層を形成する工程と、
前記ソース及びドレイン拡散層上に残留した前記ゲート
絶縁膜を介して前記ソース及びドレイン拡散層のいずれ
かと、その両側に配置された前記素子分離領域とを覆う
ように一続きの導電性パッド材料を堆積する工程と、前
記素子分離領域上に堆積した前記導電性パッド材料に前
記素子分離領域の表面に達するスリット状の分離溝を形
成することにより、前記一続きの導電性パッド材料を前
記ソース及びドレイン拡散層のいずれかを覆う個別の導
電性パッドに分離する工程と、前記導電性パッドを窒化
膜で覆う工程と、この窒化膜をＢＰＳＧ膜でさらに覆う
工程と、前記窒化膜をストッパとして、前記ＢＰＳＧ膜
にコンタクトホールを形成する工程と、このコンタクト
ホールの底面に露出した前記窒化膜をエッチングで除去
して、前記コンタクトホールの底面に前記導電性パッド
の表面を露出する工程と、前記ゲート絶縁膜をストッパ
として前記導電性パッドを除去する工程と、この工程に
よりコンタクトホールの底面に露出した前記ゲート絶縁
膜をエッチング除去する工程と、この工程によりコンタ
クトホールの底面に露出した前記ソース拡散層、又は前
記ドレイン拡散層のいずれかと金属配線とを接続する工
程を含むことを特徴とする。
基板にトレンチを形成する工程と、このトレンチに素子
分離用絶縁材料を埋め込むことにより素子分離領域を形
成する工程と、この素子分離領域により分離された前記
半導体基板表面からなる素子領域にゲート絶縁膜を介し
てゲート電極用導電性材料を堆積する工程と、このゲー
ト電極用導電性材料をゲート電極としてパターン形成す
る際、前記ゲート電極に隣接する前記素子領域上のソー
ス及びドレイン拡散層を形成する領域を覆う前記ゲート
電極用導電性材料を除去する工程と、前記ゲート電極に
隣接してソース及びドレイン拡散層を形成する工程と、
前記ソース及びドレイン拡散層上に残留した前記ゲート
絶縁膜を介して前記ソース及びドレイン拡散層のいずれ
かと、その両側に配置された前記素子分離領域とを覆う
ように一続きの導電性パッド材料を堆積する工程と、前
記素子分離領域上に堆積した前記導電性パッド材料に前
記素子分離領域の表面に達するスリット状の分離溝を形
成することにより、前記一続きの導電性パッド材料を前
記ソース及びドレイン拡散層のいずれかを覆う個別の導
電性パッドに分離する工程と、前記導電性パッドを窒化
膜で覆う工程と、この窒化膜をＢＰＳＧ膜でさらに覆う
工程と、前記窒化膜をストッパとして、前記ＢＰＳＧ膜
にコンタクトホールを形成する工程と、このコンタクト
ホールの底面に露出した前記窒化膜をエッチングで除去
して、前記コンタクトホールの底面に前記導電性パッド
の表面を露出する工程と、前記ゲート絶縁膜をストッパ
として前記導電性パッドを除去する工程と、この工程に
よりコンタクトホールの底面に露出した前記ゲート絶縁
膜をエッチング除去する工程と、この工程によりコンタ
クトホールの底面に露出した前記ソース拡散層、又は前
記ドレイン拡散層のいずれかと金属配線とを接続する工
程を含むことを特徴とする。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３７】図１は本発明の第１の実施の形態に係る半
導体装置の構造を示す図である。第１の実施の形態で
は、ＮＡＮＤ型不揮発性半導体記憶装置を例として、ビ
ット線と、選択ゲート用ＭＯＳトランジスタのドレイン
領域とを接続するビット線コンタクトの構造について説
明する。
導体装置の構造を示す図である。第１の実施の形態で
は、ＮＡＮＤ型不揮発性半導体記憶装置を例として、ビ
ット線と、選択ゲート用ＭＯＳトランジスタのドレイン
領域とを接続するビット線コンタクトの構造について説
明する。
【００３８】図１（ａ）は、ビット線コンタクトの近傍
の構造を示す平面図である。この平面図については、図
８（ａ）においてすでに説明しているので、同一部分に
同一参照番号を付して説明を省略する。
の構造を示す平面図である。この平面図については、図
８（ａ）においてすでに説明しているので、同一部分に
同一参照番号を付して説明を省略する。
【００３９】図１（ｂ）に図１（ａ）のＢ−Ｂ断面を示
す。本発明の第１の実施の形態のビット線コンタクト
は、ｐ型シリコン基板１０に形成されたＳＴＩ型の素子
分領域５と、素子領域４の全面と素子分離領域５の両端
を覆うように形成された導電性の多結晶シリコン膜１３
からなる導電性パッドと、前記導電性パッドに達するコ
ンタクトホール１７の形成過程で、素子分離領域５の上
に残留した窒化膜１５とＢＰＳＧ膜１６とから構成され
る。
す。本発明の第１の実施の形態のビット線コンタクト
は、ｐ型シリコン基板１０に形成されたＳＴＩ型の素子
分領域５と、素子領域４の全面と素子分離領域５の両端
を覆うように形成された導電性の多結晶シリコン膜１３
からなる導電性パッドと、前記導電性パッドに達するコ
ンタクトホール１７の形成過程で、素子分離領域５の上
に残留した窒化膜１５とＢＰＳＧ膜１６とから構成され
る。
【００４０】図１（ｂ）に示すように、多結晶シリコン
膜１３からなる導電性パッドの幅を素子分離領域５の幅
よりも大きくし、素子分離領域５の両端の肩部分を含め
て素子領域４を保護した上で、前記導電性パッドに達す
るコンタクトホール１７を形成すれば、従来の問題点と
して、先に図８（ｂ）を用いて説明した局部的エッチン
グ１７ａの発生を回避することができる。
膜１３からなる導電性パッドの幅を素子分離領域５の幅
よりも大きくし、素子分離領域５の両端の肩部分を含め
て素子領域４を保護した上で、前記導電性パッドに達す
るコンタクトホール１７を形成すれば、従来の問題点と
して、先に図８（ｂ）を用いて説明した局部的エッチン
グ１７ａの発生を回避することができる。
【００４１】なお、図１（ｂ）において窒化膜１５は、
次に示すように導電性パッドに達するコンタクトホール
１７を形成する際、前記導電性パッドの表面がエッチン
グされるのを保護するストッパの役割を果たしている。
次に示すように導電性パッドに達するコンタクトホール
１７を形成する際、前記導電性パッドの表面がエッチン
グされるのを保護するストッパの役割を果たしている。
【００４２】次に図２、図３を用いて本発明の第２の実
施の形態の半導体装置の製造方法について説明する。第
２の実施の形態では、第１の実施の形態でのべたビット
線コンタクトの製造方法を示す。
施の形態の半導体装置の製造方法について説明する。第
２の実施の形態では、第１の実施の形態でのべたビット
線コンタクトの製造方法を示す。
【００４３】図２（ａ）に示すように、ｐ型シリコン基
板１０に素子分離領域５を形成し、ゲート酸化膜１１と
導電性多結晶シリコンからなるゲート電極材料１２を堆
積し、ゲート電極をパターン形成した後、前記ゲート電
極をマスクとして高濃度のｎ型不純物をイオン注入し、
素子領域４にｎ+ 型ソース・ドレイン拡散層を形成す
る。
板１０に素子分離領域５を形成し、ゲート酸化膜１１と
導電性多結晶シリコンからなるゲート電極材料１２を堆
積し、ゲート電極をパターン形成した後、前記ゲート電
極をマスクとして高濃度のｎ型不純物をイオン注入し、
素子領域４にｎ+ 型ソース・ドレイン拡散層を形成す
る。
【００４４】このときのイオン注入はゲート酸化膜１１
を通して行い、ゲート酸化膜１１を残したままｎ+ 型ソ
ース・ドレイン拡散層形成の熱拡散を行ってもよいし、
ゲート酸化膜を除去した後イオン注入・拡散を行っても
よい。ゲート酸化膜１１を通してイオン注入を行った場
合にはイオン注入・拡散の後に前記ゲート酸化膜１１を
除去する。
を通して行い、ゲート酸化膜１１を残したままｎ+ 型ソ
ース・ドレイン拡散層形成の熱拡散を行ってもよいし、
ゲート酸化膜を除去した後イオン注入・拡散を行っても
よい。ゲート酸化膜１１を通してイオン注入を行った場
合にはイオン注入・拡散の後に前記ゲート酸化膜１１を
除去する。
【００４５】ｎ+ 型ソース・ドレイン拡散層上のゲート
酸化膜１１とゲート電極材料１２を除去した後、図２
（ｂ）に示すように、素子領域４に形成されたｎ+ 型ソ
ース・ドレイン拡散層とその両側の素子分離領域５を覆
うように導電性の多結晶シリコン膜１３を堆積し平坦化
する。
酸化膜１１とゲート電極材料１２を除去した後、図２
（ｂ）に示すように、素子領域４に形成されたｎ+ 型ソ
ース・ドレイン拡散層とその両側の素子分離領域５を覆
うように導電性の多結晶シリコン膜１３を堆積し平坦化
する。
【００４６】次に、図２（ｃ）に示すように、写真蝕刻
法を用いて素子分離領域５の上部にスリット１４を設け
るためのレジストパターンを形成し、これをマスクとし
て通常のＲＩＥ法、ＣＤＥ (Chemical Dry Etching)
法、またはウェットエッチング法を用いて、導電性多結
晶シリコン膜１３をスリット状にエッチングすることに
より、前記多結晶シリコン膜１３を各ビット線のコンタ
クトホール形成部分に個別に設けられた導電性パッドと
して加工する。
法を用いて素子分離領域５の上部にスリット１４を設け
るためのレジストパターンを形成し、これをマスクとし
て通常のＲＩＥ法、ＣＤＥ (Chemical Dry Etching)
法、またはウェットエッチング法を用いて、導電性多結
晶シリコン膜１３をスリット状にエッチングすることに
より、前記多結晶シリコン膜１３を各ビット線のコンタ
クトホール形成部分に個別に設けられた導電性パッドと
して加工する。
【００４７】次に図３（ｄ）に示すように、通常の方法
を用いてシリコン窒化膜１５とＢＰＳＧ膜１６を順に堆
積し、ＢＰＳＧ膜の表面を平坦化する。引き続きコンタ
クトホールを設けるためのレジストパターンを写真蝕刻
法を用いて形成し、これをマスクとしてＲＩＥ法により
ＢＰＳＧ膜１６と窒化膜１５とを部分的にエッチングす
ることにより、図３（ｅ）に示すようにコンタクトホー
ル１７を形成する。
を用いてシリコン窒化膜１５とＢＰＳＧ膜１６を順に堆
積し、ＢＰＳＧ膜の表面を平坦化する。引き続きコンタ
クトホールを設けるためのレジストパターンを写真蝕刻
法を用いて形成し、これをマスクとしてＲＩＥ法により
ＢＰＳＧ膜１６と窒化膜１５とを部分的にエッチングす
ることにより、図３（ｅ）に示すようにコンタクトホー
ル１７を形成する。
【００４８】このようすれば、コンタクトホール１７の
エッチングの際、コンタクトホール１７の底部には窒化
膜１５の平坦部分のみが露出されるので、窒化膜１５は
多結晶シリコン膜１３からなる導電性パッドに対してエ
ッチングストパとしての役割を果たすことができ、従来
から問題とされてきた局部的エッチング１７ａの発生を
回避することができる。
エッチングの際、コンタクトホール１７の底部には窒化
膜１５の平坦部分のみが露出されるので、窒化膜１５は
多結晶シリコン膜１３からなる導電性パッドに対してエ
ッチングストパとしての役割を果たすことができ、従来
から問題とされてきた局部的エッチング１７ａの発生を
回避することができる。
【００４９】次に、図４を用いて本発明の第３の実施の
形態について説明する。先にのべた図２（ａ）乃至図２
（ｃ）までの製造工程は、前記第２の実施の形態の製造
工程と同様であるため説明を省略する。前記図２（ｃ）
に示す工程を終了した後、図４（ａ）に示すように、図
３（ｄ）でのべた窒化膜１５を形成することなく、ＢＰ
ＳＧ膜１６を堆積し表面を平坦化する。
形態について説明する。先にのべた図２（ａ）乃至図２
（ｃ）までの製造工程は、前記第２の実施の形態の製造
工程と同様であるため説明を省略する。前記図２（ｃ）
に示す工程を終了した後、図４（ａ）に示すように、図
３（ｄ）でのべた窒化膜１５を形成することなく、ＢＰ
ＳＧ膜１６を堆積し表面を平坦化する。
【００５０】引き続きコンタクトホールを設けるための
レジストパターンを写真蝕刻法を用いて形成し、これを
マスクとしてＲＩＥ法によりＢＰＳＧ膜１６をエッチン
グすることにより、図４（ｂ）に示すように局部的エッ
チング１７ａを生じることなく、ビット線のコンタクト
ホール１７を形成することができる。
レジストパターンを写真蝕刻法を用いて形成し、これを
マスクとしてＲＩＥ法によりＢＰＳＧ膜１６をエッチン
グすることにより、図４（ｂ）に示すように局部的エッ
チング１７ａを生じることなく、ビット線のコンタクト
ホール１７を形成することができる。
【００５１】第３の実施の形態では、ストッパとなる窒
化膜１５が省略されているが、素子分離領域の両端の肩
部分を覆う平坦な多結晶シリコン膜１３からなる導電性
パッドが存在するため、ＢＰＳＧ膜１６と多結晶シリコ
ン膜１３とのエッチング選択比を利用してコンタクトホ
ール１７のエッチング過程を制御することにより、図８
（ｄ）の局部的エッチング１７ａの発生を回避すること
ができる。
化膜１５が省略されているが、素子分離領域の両端の肩
部分を覆う平坦な多結晶シリコン膜１３からなる導電性
パッドが存在するため、ＢＰＳＧ膜１６と多結晶シリコ
ン膜１３とのエッチング選択比を利用してコンタクトホ
ール１７のエッチング過程を制御することにより、図８
（ｄ）の局部的エッチング１７ａの発生を回避すること
ができる。
【００５２】次に、図５、図６を用いて本発明の第４の
実施の形態について説明する。第４の実施の形態では、
ｎ+ 型ソース・ドレイン拡散層を覆うゲート酸化膜１１
を除去することなく、導電性パッドの材料となる導電性
ポリシリコン膜１３を堆積することに特徴がある。
実施の形態について説明する。第４の実施の形態では、
ｎ+ 型ソース・ドレイン拡散層を覆うゲート酸化膜１１
を除去することなく、導電性パッドの材料となる導電性
ポリシリコン膜１３を堆積することに特徴がある。
【００５３】すなわち、図５（ａ）に示すように、前記
ゲート酸化膜１１と素子分離領域５を覆うように、ポリ
シリコン膜１３を堆積し表面を平坦化する。次に、図５
（ｂ）に示すように、素子分離領域５の上部にスリット
１４を設けるためのレジストパターンを写真蝕刻法を用
いて形成し、これをマスクとしてＲＩＥ法、ＣＤＥ法、
またはウェットエッチング法を用いて導電性多結晶シリ
コン膜１３をスリット状にエッチングすることにより、
多結晶シリコン膜１３からなる導電性パッドを形成す
る。
ゲート酸化膜１１と素子分離領域５を覆うように、ポリ
シリコン膜１３を堆積し表面を平坦化する。次に、図５
（ｂ）に示すように、素子分離領域５の上部にスリット
１４を設けるためのレジストパターンを写真蝕刻法を用
いて形成し、これをマスクとしてＲＩＥ法、ＣＤＥ法、
またはウェットエッチング法を用いて導電性多結晶シリ
コン膜１３をスリット状にエッチングすることにより、
多結晶シリコン膜１３からなる導電性パッドを形成す
る。
【００５４】次に、図５（ｃ）に示すように、窒化膜１
５とＢＰＳＧ膜１６を堆積後、平坦化する工程に引き続
きコンタクトホールを設けるためのレジストパターンを
写真蝕刻法を用いて形成し、これをマスクとしてＲＩＥ
法により多結晶シリコン膜１３からなる導電性パッドに
到達するまで、ＢＰＳＧ膜１６をエッチングすることに
より、図６（ｄ）に示すコンタクトホール１７を形成す
る。
５とＢＰＳＧ膜１６を堆積後、平坦化する工程に引き続
きコンタクトホールを設けるためのレジストパターンを
写真蝕刻法を用いて形成し、これをマスクとしてＲＩＥ
法により多結晶シリコン膜１３からなる導電性パッドに
到達するまで、ＢＰＳＧ膜１６をエッチングすることに
より、図６（ｄ）に示すコンタクトホール１７を形成す
る。
【００５５】しかし、図６（ｄ）までの工程では、多結
晶シリコン膜１３からなる導電性パッドと素子領域４と
の間にゲート酸化膜１１が存在するので、この状態では
コンタクトホールとして用いることができない。
晶シリコン膜１３からなる導電性パッドと素子領域４と
の間にゲート酸化膜１１が存在するので、この状態では
コンタクトホールとして用いることができない。
【００５６】このため、図６（ｅ）に示すように、コン
タクトホール１７が形成されたＢＰＳＧ膜１６をマスク
として、最終的にｎ+ 型のドレイン拡散層が形成された
素子領域４に達する深いコンタクトホール１８をウェッ
トエッチング法を用いて形成する。
タクトホール１７が形成されたＢＰＳＧ膜１６をマスク
として、最終的にｎ+ 型のドレイン拡散層が形成された
素子領域４に達する深いコンタクトホール１８をウェッ
トエッチング法を用いて形成する。
【００５７】第４の実施の形態のコンタクトホール形成
工程では、図６（ｅ）の導電性パッドとゲート酸化膜１
１とを、ＢＰＳＧ膜と多結晶シリコンに対する通常のウ
ェット法を用いてエッチングすれば、ポリシリコン膜１
３と素子分離領域５を埋めるシリコン酸化膜との間に十
分なエッチング選択比をとることができ、またゲート酸
化膜１１は素子分離領域５を埋めるシリコン酸化膜に比
べて十分薄いので、素子分離領域５の形状破壊を生じる
ことなく導電性パッドとゲート酸化膜１１とを除去する
ことができる。
工程では、図６（ｅ）の導電性パッドとゲート酸化膜１
１とを、ＢＰＳＧ膜と多結晶シリコンに対する通常のウ
ェット法を用いてエッチングすれば、ポリシリコン膜１
３と素子分離領域５を埋めるシリコン酸化膜との間に十
分なエッチング選択比をとることができ、またゲート酸
化膜１１は素子分離領域５を埋めるシリコン酸化膜に比
べて十分薄いので、素子分離領域５の形状破壊を生じる
ことなく導電性パッドとゲート酸化膜１１とを除去する
ことができる。
【００５８】また、深いコンタクトホール１８の形成に
ＲＩＥ等のドライエッチングを用いる場合であっても、
導電性パッドを除去する工程で、シリコン酸化膜に対す
るエッチング選択比の大きな条件でポリシリコン膜を除
去すれば、ゲート酸化膜１１がエッチングストッパとし
て作用するので、図８（ｄ）の局部的エッチング１７ａ
を生じることなく、深いコンタクトホール１８を形成す
ることができる。引き続きシリコン酸化膜に対するエッ
チング条件で、ゲート酸化膜１１を除去するための僅か
なエッチングを追加すれば、ビット線と接続する深いコ
ンタクトホール１８が完成される。
ＲＩＥ等のドライエッチングを用いる場合であっても、
導電性パッドを除去する工程で、シリコン酸化膜に対す
るエッチング選択比の大きな条件でポリシリコン膜を除
去すれば、ゲート酸化膜１１がエッチングストッパとし
て作用するので、図８（ｄ）の局部的エッチング１７ａ
を生じることなく、深いコンタクトホール１８を形成す
ることができる。引き続きシリコン酸化膜に対するエッ
チング条件で、ゲート酸化膜１１を除去するための僅か
なエッチングを追加すれば、ビット線と接続する深いコ
ンタクトホール１８が完成される。
【００５９】なお本発明は上記の実施の形態に限定され
ることはない。前記第１乃至第４の実施の形態におい
て、ＮＡＮＤ型不揮発性半導体記憶装置のドレインコン
タクトを形成する場合について説明したが、その他ＤＲ
ＡＭ、ＳＲＡＭ、及び論理集積回路等、少なくともＳＴ
Ｉ型の素子分離領域を備えた半導体集積回路であれば、
同様の工程を前記半導体集積回路を構成するＭＯＳトラ
ンジスタのソース・ドレイン拡散層と上層配線との接続
に用いることができる。その他本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
ることはない。前記第１乃至第４の実施の形態におい
て、ＮＡＮＤ型不揮発性半導体記憶装置のドレインコン
タクトを形成する場合について説明したが、その他ＤＲ
ＡＭ、ＳＲＡＭ、及び論理集積回路等、少なくともＳＴ
Ｉ型の素子分離領域を備えた半導体集積回路であれば、
同様の工程を前記半導体集積回路を構成するＭＯＳトラ
ンジスタのソース・ドレイン拡散層と上層配線との接続
に用いることができる。その他本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００６０】
【発明の効果】上述したように、本発明の半導体装置と
その製造方法によれば、特にＳＴＩ型の素子分離領域を
用いて形成されるメモリセルアレイを備えた半導体記憶
装置において、導電性シリコン膜を導電性パッドとして
用いていることにより、高い製造歩留まりで高信頼性の
ビット線コンタクトを形成することが可能になる。
その製造方法によれば、特にＳＴＩ型の素子分離領域を
用いて形成されるメモリセルアレイを備えた半導体記憶
装置において、導電性シリコン膜を導電性パッドとして
用いていることにより、高い製造歩留まりで高信頼性の
ビット線コンタクトを形成することが可能になる。
【００６１】本発明のビット線コンタクトの製造工程で
は、ビット線コンタクトの幅又は径と、ビット線間の素
子領域幅の寸法に関係なく、コンタクトホールのエッチ
ング過程におけるＳＴＩ型の素子分離領域の形状破壊
を、完全に防止することができる。
は、ビット線コンタクトの幅又は径と、ビット線間の素
子領域幅の寸法に関係なく、コンタクトホールのエッチ
ング過程におけるＳＴＩ型の素子分離領域の形状破壊
を、完全に防止することができる。
【図１】本発明の第１の実施の形態のビット線コンタク
ト近傍における構造を示す平面図と断面図。
ト近傍における構造を示す平面図と断面図。
【図２】本発明の第２の実施の形態に係るビット線コン
タクトの製造工程断面図。
タクトの製造工程断面図。
【図３】本発明の第２の実施の形態に係るビット線コン
タクトの製造工程の続きを示す断面図。
タクトの製造工程の続きを示す断面図。
【図４】本発明の第３の実施の形態に係るビット線コン
タクトの製造工程断面図。
タクトの製造工程断面図。
【図５】本発明の第４の実施の形態に係るビット線コン
タクトの製造工程断面図。
タクトの製造工程断面図。
【図６】本発明の第４の実施の形態に係るビット線コン
タクトの製造工程の続きを示す断面図。
タクトの製造工程の続きを示す断面図。
【図７】従来のビット線コンタクト近傍における構造を
示す平面図と断面図。
示す平面図と断面図。
【図８】従来のビット線コンタクトの製造工程を示す断
面図。
面図。
【符号の説明】
１…ビット線コンタクト
２…コンタクト幅
３…ビット線
４…素子領域
５…素子分離領域（ＳＴＩ）
６…選択線
７…ワード線
１０…ｐ型シリコン基板
１１…ゲート酸化膜
１２…ゲート電極材料
１３…多結晶シリコン膜（導電性パッド）
１４…スリット
１５…窒化膜
１６…ＢＰＳＧ膜
１７…コンタクトホール
１７ａ…局部的エッチング
１８…深いコンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/8246 Ｈ０１Ｌ 27/10 ６８１Ｂ
27/088
27/108
27/11
27/112
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
H01L 27/11
H01L 27/112
H01L 27/108
Claims (6)
- 【請求項１】 半導体基板に形成されたトレンチに素子
分離用絶縁材料が埋込まれた素子分離領域と、この素子
分離領域により分離された半導体基板表面からなる素子
領域と、前記素子領域にソース及びドレイン拡散層を備
える半導体装置において、 前記ソース及びドレイン拡散層のいずれかと層間絶縁膜
上の配線とを接続するコンタクトホールが、前記ソース
及びドレイン拡散層のいずれかの表面と前記素子分離領
域の縁とを覆う導電性パッドを、前記コンタクトホール
の底部に備え、前記導電性パッドは、前記素子分離領域
上において、隣り合う前記導電性パッドがスリット状の
分離溝により互いに分離されることを特徴とする半導体
装置。 - 【請求項２】 前記導電性パッドは導電性多結晶シリコ
ンからなり、前記配線は半導体記憶装置のビット線であ
って、かつ、前記ビット線と前記ドレイン拡散層を覆う
前記導電性パッドとが、前記コンタクトホールを用いて
接続されることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板にトレンチを形成する工程
と、 このトレンチに素子分離用絶縁材料を埋め込むことによ
り素子分離領域を形成する工程と、 この素子分離領域により分離された前記半導体基板表面
からなる素子領域にゲート絶縁膜を介してゲート電極用
導電性材料を堆積する工程と、 このゲート電極用導電性材料をゲート電極としてパター
ン形成する際、前記ゲート電極に隣接する前記素子領域
上のソース及びドレイン拡散層を形成する領域を覆う前
記ゲート電極用導電性材料を除去する工程と、 前記ゲート電極に隣接してソース及びドレイン拡散層を
形成する工程と、 前記ソース及びドレイン拡散層を覆うゲート絶縁膜を除
去する工程と、 前記ソース及びドレイン拡散層のいずれかと、その両側
に配置された前記素子分離領域とを覆う一続きの導電性
パッド材料を堆積する工程と、 前記素子分離領域上に堆積した導電性パッド材料に前記
素子分離領域の表面に達するスリット状の分離溝を形成
することにより、前記一続きの導電性パッド材料を前記
ソース及びドレイン拡散層のいずれかを覆う個別の導電
性パッドに分離 する工程と、 前記導電性パッドを窒化膜で覆う工程と、 この窒化膜をＢＰＳＧ膜でさらに覆う工程と、 前記窒化膜をストッパとして前記ＢＰＳＧ膜にコンタク
トホールを形成する工程と、 このコンタクトホールの底面に露出した前記窒化膜をエ
ッチングで除去して前記コンタクトホールの底面に前記
導電性パッドの表面を露出し、前記コンタクトホールに
おいて前記導電性パッドと金属配線とを接続する工程と
を含むことを特徴とする半導体装置の製造方法 。 - 【請求項４】 半導体基板にトレンチを形成する工程
と、 このトレンチに素子分離用絶縁材料を埋め込むことによ
り素子分離領域を形成する工程と、 この素子分離領域により分離された前記半導体基板表面
からなる素子領域にゲート絶縁膜を介してゲート電極用
導電性材料を堆積する工程と、 このゲート電極用導電性材料をゲート電極としてパター
ン形成する際、前記ゲート電極に隣接する前記素子領域
上のソース及びドレイン拡散層を形成する領域を覆う前
記ゲート電極用導電性材料を除去する工程と、 前記ゲート電極に隣接してソース及びドレイン拡散層を
形成する工程と、 前記ソース及びドレイン拡散層を覆うゲート絶縁膜を除
去する工程と、 前記ソース及びドレイン拡散層のいずれかと、その両側
に配置された前記素子分離領域とを覆う一続きの導電性
パッド材料を堆積する工程と、 前記素子分離領域上に堆積した導電性パッド材料に前記
素子分離領域の表面に達するスリット状の分離溝を形成
することにより、前記一続きの導電性パッド材料を前記
ソース及びドレイン拡散層のいずれかを覆う個別の導電
性パッドに分離する工程と、前記導電性パッド上を含む素子領域上及び前記素子分離
領域上にＢＰＳＧ膜を堆積する工程と、 前記ＢＰＳＧ膜にコンタクトホールを形成することによ
り前記コンタクトホールの底面に前記導電性パッドの表
面を露出した後 、前記コンタクトホールにおいて前記導
電性パッドと金属配線とを接続する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板にトレンチを形成する工程
と、 このトレンチに素子分離用絶縁材料を埋め込むことによ
り素子分離領域を形成する工程と、 この素子分離領域により分離された前記半導体基板表面
からなる素子領域にゲート絶縁膜を介してゲート電極用
導電性材料を堆積する工程と、 このゲート電極用導電性材料をゲート電極としてパター
ン形成する際、前記ゲート電極に隣接する前記素子領域
上のソース及びドレイン拡散層を形成する領域を覆う前
記ゲート電極用導電性材料を除去する工程と、 前記ゲート電極用導電性材料を除去する工程と、 前記ソース及びドレイン拡散層を形成する領域を覆う前
記ゲート絶縁膜を除去する工程と、 前記ゲート電極に隣接してソース及びドレイン拡散層を
形成する工程と、 前記ソース及びドレイン拡散層のいずれかと、その両側
に配置された前記素子分離領域とを覆う一続きの導電性
パッド材料を堆積する工程と、 前記素子分離領域上に堆積した導電性パッド材料に前記
素子分離領域の表面に達するスリット状の分離溝を形成
することにより、前記一続きの導電性パッド材料を前記
ソース及びドレイン拡散層のいずれかを覆う個別の導電
性パッドに分離する工程と、 前記導電性パッドを窒化膜で覆う工程と、 この窒化膜をＢＰＳＧ膜でさらに覆う工程と、 前記窒化膜をストッパとして前記ＢＰＳＧ膜にコンタク
トホールを形成する工程と、 このコンタクトホールの底面に露出した前記窒化膜をエ
ッチングで除去して前記コンタクトホールの底面に前記
導電性パッドの表面を露出し、前記コンタクトホールに
おいて前記導電性パッドと金属配線とを接続する工程と
を含むことを特徴とする 半導体装置の製造方法。 - 【請求項６】 半導体基板にトレンチを形成する工程
と、 このトレンチに素子分離用絶縁材料を埋め込むことによ
り素子分離領域を形成する工程と、 この素子分離領域により分離された前記半導体基板表面
からなる素子領域にゲート絶縁膜を介してゲート電極用
導電性材料を堆積する工程と、 このゲート電極用導電性材料をゲート電極としてパター
ン形成する際、前記ゲート電極に隣接する前記素子領域
上のソース及びドレイン拡散層を形成する領域を覆う前
記ゲート電極用導電性材料を除去する工程と、 前記ゲート電極に隣接してソース及びドレイン拡散層を
形成する工程と、 前記ソース及びドレイン拡散層上に残留した前記ゲート
絶縁膜を介して前記ソース及びドレイン拡散層のいずれ
かと、その両側に配置された前記素子分離領域とを覆う
ように一続きの導電性パッド材料を堆積する工程と、 前記素子分離領域上に堆積した前記導電性パッド材料に
前記素子分離領域の表面に達するスリット状の分離溝を
形成することにより、前記一続きの導電性パッド材料を
前記ソース及びドレイン拡散層のいずれかを覆う個別の
導電性パッドに分離する工程と、 前記導電性パッドを窒化膜で覆う工程と、 この窒化膜をＢＰＳＧ膜でさらに覆う工程と、 前記窒化膜をストッパとして、前記ＢＰＳＧ膜にコンタ
クトホールを形成する工程と、 このコンタクトホールの底面に露出した前記窒化膜をエ
ッチングで除去して、前記コンタクトホールの底面に前
記導電性パッドの表面を露出する工程と、 前記ゲート絶縁膜をストッパとして前記導電性パッドを
除去する工程と、 この工程によりコンタクトホールの底面に露出した前記
ゲート絶縁膜をエッチング除去する工程と、 この工程によりコンタクトホールの底面に露出した前記
ソース拡散層、又は前記ドレイン拡散層のいずれかと金
属配線とを接続する工程を含むことを特徴とする 半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36721198A JP3417859B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36721198A JP3417859B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195967A JP2000195967A (ja) | 2000-07-14 |
| JP3417859B2 true JP3417859B2 (ja) | 2003-06-16 |
Family
ID=18488754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36721198A Expired - Fee Related JP3417859B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417859B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352903B1 (en) * | 2000-06-28 | 2002-03-05 | International Business Machines Corporation | Junction isolation |
-
1998
- 1998-12-24 JP JP36721198A patent/JP3417859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000195967A (ja) | 2000-07-14 |
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