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JP3199717B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP3199717B2
JP3199717B2 JP08437290A JP8437290A JP3199717B2 JP 3199717 B2 JP3199717 B2 JP 3199717B2 JP 08437290 A JP08437290 A JP 08437290A JP 8437290 A JP8437290 A JP 8437290A JP 3199717 B2 JP3199717 B2 JP 3199717B2
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JP
Japan
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bit line
capacitor
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Application number
JP08437290A
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JPH03174766A (ja
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直子 岡部
敬 山田
宏 高東
一正 須之内
聡 井上
晃寛 仁田山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Family has litigation
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Priority to JP08437290A priority Critical patent/JP3199717B2/ja
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to US07/578,608 priority patent/US5144579A/en
Priority to DE4028488A priority patent/DE4028488C2/de
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Priority to US07/896,537 priority patent/US5248628A/en
Priority to KR1019990008360A priority patent/KR100276955B1/ko
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置およびその製造方法に係り、特
にMOSFETやDRAM等におけるコンタクトの形成方法に関す
る。
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。
この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。
このような問題を解決し、高集積化、大容量化をはる
かための方法の１つとして、MOSキャパシタをメモリセ
ル領域上に積層し、該キャパシタの１電極と、半導体基
板上に形成されたスィッチングトランジスタの１電極と
を導通させるようにすることにより、実質的にキャパシ
タの占有面積を拡大し、MOSキャパシタの静電容量を増
大させるようにした積層型メモリセルと呼ばれるメモリ
セル構造が提案されている。
この積層型メモリセルは、第55図（ａ）乃至第55図
（ｃ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート絶縁膜105を介してゲート電極106とを形成し
スィッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112によってキャパシタ絶縁膜111を挾み
キャパシタを形成してなるものである。
この積層型メモリセルは、次のようにして形成され
る。
すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスィ
ッチングトランジスタとしてのMOSFETを形成する。
次いで、基板表面全体に絶縁膜107としての酸化シリ
コン膜を形成した後、ドレイン領域104aへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。
そして、この第１のキャパシタ電極110上に酸化シリ
コン膜等からなるキャパシタ絶縁膜111および、多結晶
シリコン層を順次堆積する。
この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。
そして、高濃度にドープされた多結晶シリコン層をパ
ターニングして、第２のキャパシタ電極112と第１のキ
ャパシタ電極110とによってキャパシタ絶縁膜111を挾ん
だMOSキャパシタが形成される。
最後に、層間絶縁膜107′を形成し、ビット線コンタ
クト113を形成すると共に、モリブデン・ポリサイド等
によりビット線を形成し、さらにこの上層に層間絶縁膜
107″を形成して、MOSFETとMOSキャパシタとからなるメ
モリセルが得られる。
このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
ノード電極の段差を利用できることから、キャパシタ容
量をプレーナ構造の数倍乃至数十倍に高めることができ
る。
（発明が解決しようとする課題） しかしながら、このような積層型メモリセル構造のDR
AMにおいても、高集積化に伴う素子の微細化が進むにつ
れて、ストレージノード・コンタクトとゲート電極との
間の距離（第55図（ａ）にl1で示す）およびビット線コ
ンタクトとゲート電極との間の距離（第55図（ａ）にl2
で示す）も縮めざるを得なくなってきている。このた
め、ストレージノードとゲート電極との間およびビット
線とゲート電極との間の短絡を招き易く、これが信頼性
低下の原因となっている。
また、このような微細化に伴い、十分なキャパシタ容
量の確保が困難となってきている。
例えば、ストレージノード電極を素子分離領域の上ま
で拡大することができても平面部分の面積は非常に小さ
い。そして側面部分を利用するためにストレージノード
電極の厚みを厚くすれば段差が非常に大きくなり、キャ
パシタの上層にビット線コンタクトを形成しようとする
と基板間での距離が遠いためにオーバーエッチング時間
が長くなり、信頼性の低下を招くおそれがあった。
また、微細化に伴い、コンタクトに形成される導体層
同志の距離も著しく縮まってきており、これらの間にあ
る層間絶縁膜13を通じて両者が短絡を生じやすいという
問題がある。この層間絶縁膜はコンタクトの形成に際し
てエッチング処理等の処理を受けており劣化しているこ
とがある。これが特に、短絡の大きな原因となってい
る。
本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保し、ストレージノードとゲート電極との
間、ビット線とゲート電極との間、ストレージノードと
ビット線との間の短絡を防止し、小形で信頼性の高いメ
モリセル構造およびその製造方法を提供することを目的
とする。
〔発明の構成〕
（課題を解決するための手段） そこで本発明の第１では、ストレージノードコンタク
トおよびまたはビット線コンタクトの少なくとも一方
は、ゲート電極上に第１の層間絶縁膜を形成した後、第
１のコンタクトを形成してこの第１のコンタクト内に導
電体を埋め込み、さらにこの上層に第２の層間絶縁膜を
形成し、この第２の層間絶縁膜の一部を選択的にエッチ
ングし、前記導電体を露出せしめるように第２のコンタ
クトを形成している。
望ましくは、ストレージノードコンタクトとビット線
コンタクトを、同一工程でゲート電極上層の第１の層間
絶縁膜に開口された第１のコンタクトと、該第１のコン
タクトにゲート電極より高い位置まで埋め込まれた導体
層にコンタクトするように、この導体層の上層に形成さ
れた第２の層間絶縁膜にそれぞれ別工程で開口された第
２のコンタクトとで構成するようにしている。
さらに望ましくは、キャパシタを、ビット線よりも上
層に形成するようにしている。
また、望ましくはストレージノードコンタクト領域に
埋め込まれた導体層を、素子分離領域まで張り出すよう
に形成し、この導体層にコンタクトするための第２のコ
ンタクトが素子分離領域上において開口するように構成
している。
さらにまた、望ましくは同一のビット線に接続される
隣接した２つのMOSFETのストレージノードコンタクトを
構成する第２のコンタクトは、前記ビット線に対して反
対側に開口されるように構成している。
また、望ましくはビット線コンタクト領域に埋め込ま
れた導体層を、素子分離領域まで張り出すように形成
し、この導体層にコンタクトするための第２のコンタク
トが素子分離領域上において開口するように構成してい
る。
さらに望ましくはこの導体層を、ゲート電極の上部に
おいて広がるように形成している。
また本発明の方法では、半導体基板内にMOSFETを形成
し、このMOSFETのゲート電極の上層に第１の層間絶縁膜
を形成し、MOSFETのソース・ドレインの内の少なくとも
一方にコンタクトするように、基板表面を露呈せしめ第
１のコンタクトを形成し、この第１のコンタクト内にゲ
ート電極よりも高い位置まで到達するように導体層を埋
め込み、さらにこの上層に第２の層間絶縁膜を形成し、
この第２の層間絶縁膜の一部を選択的に除去し該導体層
を露呈せしめ第２のコンタクトを形成し、これら第１お
よび第２のコンタクトによってストレージノードコンタ
クトあるいはビット線コンタクトの一方を構成するよう
にしている。
ここで望ましくは、第１のコンタクト形成工程におい
て、ゲート電極よりも上部においてコンタクトの開口面
積が大きくなるように第１の層間絶縁膜をエッチングす
る工程を含むようにしている。
また望ましくは、導体層埋め込み工程後、第２の層間
絶縁膜の形成に先立ち、第１の層間絶縁膜を埋め込み導
体層の上表面よりも下までエッチングし、再び新しい層
間絶縁膜を形成するようにしている。
さらに望ましくは、この第１の層間絶縁膜エッチング
工程後、第２の層間絶縁膜の形成に先立ち、埋め込み導
体層表面を酸化し絶縁化するようにしている。
（作用） 上記構成によれば、ストレージノードコンタクトおよ
びまたはビット線コンタクトを形成する際に、基板では
なく、あらかじめゲート電極よりも高い位置にある導電
体を露出させれば良いため、エッチング時間を短くする
ことができる。
また、この導電体の高さとゲート電極の高さとを層間
絶縁膜のエッチング速度に応じてそれぞれ適切に設定す
るようにすれば、第２のコンタクトがこの導電体からず
れて形成された場合にもゲート電極と第２のコンタクト
とのショートを完全に防止することができる。
また、基板に直接コンタクトを形成する場合に比べて
オーバーエッチング量を低減することができるため、基
板がエッチングされ、セルの信頼性が低下するという問
題を防ぐことができる。
さらにまた、この導電体を上部で広がるように、形成
することによりコンタクト面積を大きくすることができ
るため、コンタクト抵抗の低減をはかることができ、よ
り性能の優れたメモリセルを実現することが可能とな
る。
この構造の場合、望ましくはゲート電極よりも上部に
おいて広がり、ゲート電極にオーバラップするように形
成するようにすれば、この導電体が第２のコンタクト形
成時のエッチングストッパとなり、第２のコンタクトと
ゲート電極とのショートを完全に防止することができ
る。
さらにまた、第１のコンタクトを形成する際に、エッ
チングストッパとして多結晶シリコンを堆積しておき、
第１のコンタクト開孔後、酸化によりこの多結晶シリコ
ン膜を絶縁化するという方法をとることにより、第１の
コンタクトとゲート電極とのショートの発生のおそれは
なくなる。
また、基板を露出する際のエッチングは多結晶シリコ
ン膜の下層の絶縁膜のエッチングだけでよいため、基板
への損傷を最低限に抑えることができる。
またキャパシタを、ビット線よりも上層に形成するこ
とにより、ストレージノード電極の加工が容易となり、
キャパシタ面積を大きくするようにすることができる
上、プレート電極をセルアレイ内でパターニングする必
要がないため信頼性も向上する。また、ストレージノー
ド電極を積層構造にすることにより、十分なキャパシタ
容量を確保することができる。
また、ストレージノードコンタクト領域に埋め込まれ
た導体層を、素子分離領域まで張り出すように形成する
ことにより、キャパシタの平面部分の面積を大きくする
ことができる。
さらにこの導体層にコンタクトするための第２のコン
タクトを素子分離領域上において開口するように構成す
ることにより、この埋め込み導体層が引き出しパッドの
役割を果たす。しかし、この埋め込み導体層による引き
出しパッドは、あらかじめゲート電極に対して自己整合
的に形成された第１のコンタクトに導体層を埋め込むこ
とによって形成できるため、ゲート電極に自己整合的に
形成することができ、合わせ余裕をとる必要がなく、多
結晶シリコン層等をパターニングして形成する従来のパ
ッドに比べて、占有面積を小さくすることができる。さ
らに、第２のストレージノードコンタクトまたは第２の
ビット線コンタクトがパッドに対して合わせずれを生じ
た場合にも、ゲート電極とショートする心配はないた
め、余裕をもたせて大きなパッドを形成する必要はな
い。従って、ゲート電極の両側に同時にパッドを形成す
ることも可能である。すなわち、通常、合わせずれ余裕
を考えてパッドはゲート上にオーバラップするように形
成されるためゲート電極が最小加工寸法でパターニング
されているような場合、ゲート電極の両側でパッドをパ
ターニングすることは不可能となってしまう。しかし、
本発明によれば、合わせ余裕をとる必要がないため、上
述したようにゲート電極の両側に同時にパッドを形成す
ることが可能である。
さらにまた、第２のコンタクトが、少なくとも一方向
において埋め込まれた導電体よりも大きく開口するよう
な構造では、埋め込まれた導電体の側面でもコンタクト
をとることができるため、上面だけでコンタクトを取る
場合に比べてコンタクト面積を大きくすることができ、
コンタクト抵抗の低減をはかることができる。
さらに、同一のビット線に接続される隣接した２つの
MOSFETのストレージノードコンタクトを構成する第２の
コンタクトは、このビット線に対して反対側に開口され
るように配置することにより、両方のストレージノード
電極をより大きくとることができ、キャパシタ容量の増
大をはかることができる。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
第１図（ａ）乃至第１図（ｄ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図、Ｂ−Ｂ′
断面図およびＣ−Ｃ′断面図である。
このDRAMは、MOSFETのゲート電極６の上および側壁は
絶縁膜７および絶縁膜８で覆われており、ビット線コン
タクトおよびストレージノードコンタクトは、ソース・
ドレイン領域4a,4bにコンタクトすると共にゲート電極
よりも高い位置まで埋め込むように形成された埋め込み
層としての多結晶シリコン層16にコンタクトするように
形成されかつ、ゲート電極に極めて近接した状態で形成
されていることを特徴とするもので、他部については従
来例の積層形メモリセル構造のDRAMと同様である。
すなわち、比抵抗５Ω・cm程度のｐ型のシリコン基板
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ−
形拡散層4a,4bと、これらソース・ドレイン領域間にゲ
ート絶縁膜５を介して形成されたゲート電極６とによっ
てMOSFETを構成すると共に、この上層に形成される層間
絶縁膜内に形成されたコンタクトを介して、このｎ−形
拡散層4aおよび4bにコンタクトするように埋め込み層と
しての多結晶シリコン層16が形成され、この多結晶シリ
コン層16にコンタクトするようにストレージノード電極
20が形成されて上層のプレート電極22との間にキャパシ
タ絶縁膜21を介在せしめることによりキャパシタを形成
している。そして層間絶縁膜23に形成されたビット線コ
ンタクトを介してビット線25が形成されている。
そしてゲート電極６はメモリアレイの一方向に連続的
に配列されてワード線を構成している。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
第２図乃至第９図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）乃至（ｃ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
まず、第２図（ａ）乃至第２図（ｃ）に示すように、
比抵抗５Ω・cm程度のｐ型のシリコン基板１の表面に、
通常のLOCOS法により素子分離絶縁膜２およびパンチス
ルーストッパ用のｐ−型拡散層３を形成した後、熱酸化
法により膜厚10nm程度の酸化シリコン膜からなるゲート
絶縁膜５を形成した後、ゲート電極材料としての多結晶
シリコン膜や金属膜あるいはポリサイド膜を全面に堆積
し、さらにこの上層にCVD法により酸化シリコン膜等の
絶縁膜を膜厚100〜300nm程度堆積し、フォトリソ技術お
よび異方性エッチング技術を用いてゲート電極６および
ゲート電極６上の絶縁膜７を同時にパターニングする。
そして、このゲート電極６をマスクとしてAsイオンを
イオン注入し、ｎ−型拡散層からなるソース・ドレイン
領域4a,4bを形成し、スィッチングトランジスタとして
のMOSFETを形成する。この拡散層の深さは、例えば150n
m程度とする。この後、CVD法により、膜厚100nm程度以
下の酸化シリコン層からなる絶縁膜を全面に堆積し、反
応性イオンエッチング法により、全面をエッチングし、
ゲート電極６の側面に自己整合的に側壁絶縁膜８を残置
せしめる。
次に、第３図（ａ）乃至第３図（ｃ）に示すように、
この上層に、熱酸化法により、膜厚20nm程度の酸化シリ
コン膜９を形成した後，全面にCVD法により層間絶縁膜
としての酸化シリコン膜13を堆積する。
続いて、第４図（ａ）乃至第４図（ｃ）に示すよう
に、フォトリソ法および反応性イオンエッチングによ
り、この層間絶縁膜13をパターニングし、第１のストレ
ージノードコンタクト14および第１のビット線コンタク
ト15を同時に形成する。このとき、フォトリソ法を用い
てレジストをパターニングした後、等方性エッチングを
行い、さらに異方性エッチングを行うことによって上方
部分にのみ広いコンタクト孔を形成することも可能であ
る。また、フォトリソ法を用いてレジストをパターニン
グした後、異方性エッチングを行い、コンタクトを開口
した後、さらに等方性エッチングを行うことによって上
方部を広げ、上方部分にのみ広いコンタクト孔を形成す
ることも可能である。
この後、第５図（ａ）乃至第５図（ｃ）に示すよう
に、全面に例えば高濃度にリンドープされた多結晶シリ
コン膜16を膜厚がコンタクト孔14,15の短辺の1/2以上と
なるように堆積し（ここで短辺の1/2以上となるように
堆積するのは、完全にコンタクト孔を埋め込むためであ
る）、その後層間絶縁膜の表面が露出するまで全面をエ
ッチングすることにより、多結晶シリコン膜16をコンタ
クト内にのみ残留せしめる。ここでこの多結晶シリコン
膜のドーピングは、500Å程度の薄い多結晶シリコン膜
を堆積した後、例えばAsイオンをイオン注入し、さらに
コンタクト孔の短辺の1/2以上となるように多結晶シリ
コン膜を再び堆積し、Asイオンをイオン注入した後、CV
D法により酸化シリコン膜を堆積し、熱処理を行うとい
う方法によることも可能である。
さらにまた、この工程では、多結晶シリコン膜を全面
に埋め込んだ後、エッチバックするという方法を用いた
が、例えば、多結晶シリコン膜あるいは単結晶シリコン
膜を選択的にコンタクト孔内のみに成長させるという方
法をとるようにしてもよい。
この後、第６図（ａ）乃至第６図（ｃ）に示すよう
に、例えば熱酸化法によって表面に200Å程度の酸化シ
リコン膜17を形成したのち、CVD法により膜厚500Åの酸
化シリコン膜18を堆積し、フォトリソ法および反応性イ
オンエッチングにより、ストレージノードコンタクト部
のみの多結晶シリコン膜16表面が露出するように、該酸
化シリコン膜17,18を選択的に除去する。
このようにしてストレージノードコンタクトを形成し
た後、全面に多結晶シリコン膜を堆積し、ドーピングを
行った後、フォトリソ法および反応性イオンエッチング
により、パターニングしストレージノード電極20を形成
する。そしてこの上層にCVD法により膜厚10nmの窒化シ
リコン膜を堆積した後、約900℃程度の水蒸気雰囲気中
で30分程度酸化して、酸化シリコン膜を形成し、窒化シ
リコン膜と酸化シリコン膜との２層膜からなるキャパシ
タ絶縁膜21を形成する。そしてさらにこの上層に、多結
晶シリコン膜を堆積し、ドーピングを行った後、フォト
リソ法および反応性イオンエッチングにより、パターニ
ングしプレート電極22を形成する。この後、このプレー
ト電極22をマスクとして不要部のキャパシタ絶縁膜を除
去し、さらにこの上層に酸化シリコン膜からなる層間絶
縁膜23を堆積し、熱処理により表面の平坦化を行う（第
７図（ａ）乃至第７図（ｃ））。
この後、第８図（ａ）乃至第８図（ｄ）に示すよう
に、フォトリソ法および反応性イオンエッチングによ
り、ビット線コンタクト部のみの多結晶シリコン膜16表
面が露出するように、層間絶縁膜23、該酸化シリコン膜
17,18を選択的に除去し、ビット線コンタクト24を形成
する。
そして、第９図（ａ）乃至第９図（ｄ）に示すよう
に、全面に多結晶シリコン膜を堆積し、ドーピングを行
った後、フォトリソ法および反応性イオンエッチングに
より、パターニングしビット線25を形成する。ここでビ
ット線は多結晶シリコン膜１層で形成したが、多結晶シ
リコンとシリサイドとの積層構造でもよい。
この後、保護膜としての酸化シリコン膜26を形成し、
第１図（ａ）乃至第１図（ｄ）に示したようなDRAMが完
成する。
この方法によれば、ストレージノードコンタクトおよ
びビット線コンタクトが、あらかじめゲート電極よりも
高い位置まで埋め込まれた多結晶シリコン膜上にコンタ
クトするように形成されればよいため、コンタクト形成
に要するエッチング時間を短縮することができる。
このため、この実施例におけるビット線コンタクトの
ように高いアスペクト比を有するコンタクトを形成する
際にも、オーバーエッチングによる基板のえぐれを防止
することができ、信頼性の高いメモリセルを得ることが
できる。
また、フォトリソグラフィ技術における合わせずれに
よるゲート電極とのショートを防ぐことができ、合わせ
ずれを考慮したパターンの余裕を省くことができるた
め、メモリセルを微細化をはかることが可能となる。
実施例２ 次に、本発明の第２の実施例として、コンタクトの合
わせずれによるゲート電極とのショート防止効果の高い
セル構造について説明する。
このDRAMは、第10図（ａ）乃至第10図（ｄ）に示すよ
うに、ゲート電極６よりも上で、コンタクトが広がるよ
うな形状になっているもので、この構造によれば、コン
タクト面積を大きくすることができ、コンタクト抵抗の
低減をはかることが可能となる。
このような構造の実現に際しては、ストレージノード
コンタクトおよびビット線コンタクトのパターニングを
行った後に、レジストを残した状態で等方性エッチング
を行いパターンエッジの上縁27をエッチング除去し、こ
の後反応性イオンエッチングによりコンタクトを開口す
る。そして、例えばこのコンタクト部のみに選択的に単
結晶シリコンあるいは多結晶シリコンを成長させ、さら
に酸化シリコン膜18を堆積し、コンタクトを形成する…
…というように前記第１の実施例と同様に形成する。
実施例３ また、第11図（ａ）乃至第11図（ｂ）に示すように、
ストレージノードコンタクトおよびビット線コンタクト
を開口した後、このコンタクト孔内にのみ選択的に単結
晶シリコンあるいは多結晶シリコン層28を成長せしめ、
この成長厚さがコンタクト深さよりも大きくなるように
してもよい。
第10図および第11図いずれの場合にも、ゲート電極よ
り高い位置においてコンタクト孔が広かった形状とな
り、合わせずれに対してマージンの高い構造となってお
り、パターンに余裕をとる必要がなく、微細なメモリセ
ル構造を実現する事が可能である。
実施例４ なお、これらの実施例では、ストレージノードコンタ
クトおよびビット線コンタクトを同時に形成する際に、
層間絶縁膜を平坦化したのちに、フォトリソ法および反
応性イオンエッチングにより、コンタクト孔を開孔する
ようにしたが、この工程の改良によりより微細なメモリ
セルを実現するための例を第４の実施例として第12図乃
至第17図を参照しつつ説明する。
まず、ゲート電極６の形成およびその側面に自己整合
的に側壁絶縁膜８を残す工程までは、前記第１の実施例
と同様に行い、この後、熱酸化法により膜厚200Åの酸
化シリコン膜９、膜厚20nmの窒化シリコン膜10、膜厚50
nmの多結晶シリコン膜11を堆積し、さらにリンガラス等
の層間絶縁膜13を形成する。このとき、この層間絶縁膜
13は、第12図（ａ）乃至第12図（ｃ）に示すように、熱
処理により平坦化してもよいし、またそのままでもよ
い。
次に、第13図（ａ）乃至第13図（ｃ）に示すように、
フォトリソ法および反応性イオンエッチングにより、こ
の層間絶縁膜13をパターニングし、第１のストレージノ
ードコンタクト14および第１のビット線コンタクト15を
同時に形成する。このとき、層間絶縁膜13のエッチング
速度に対して多結晶シリコン膜11のエッチング速度が十
分に小さくなるようなエッチング条件を選択することに
よって、多結晶シリコン膜11がエッチングストッパとし
て働き、ストレージノードコンタクト14とゲート電極
６、あるいはビット線コンタクト15とゲート電極６との
距離がほとんどない場合でも、ストレージノード電極と
ゲート電極６、あるいはビット線とゲート電極６とのシ
ョートの発生のおそれもない。
この後、第14図（ａ）乃至第14図（ｃ）に示すよう
に、等方性ドライエッチングすなわちケミカルドライエ
ッチング（CDE）法により、第１のストレージノードコ
ンタクト14および第１のビット線コンタクト15の部分の
多結晶シリコン膜11を除去し、下地の窒化シリコン膜10
を露呈せしめる。
そして、第15図（ａ）乃至第15図（ｃ）に示すよう
に、少なくとも、ストレージノードコンタクト側壁およ
びビット線コンタクト側壁に露呈する多結晶シリコン膜
11を酸化し、酸化シリコン膜12とする。ここで、多結晶
シリコン膜11全体を酸化シリコン膜12と化すようにして
もよい。このように、残留する多結晶シリコン膜のうち
少なくともコンタクト側壁に露呈する部分を酸化するこ
とにより、残留する多結晶シリコン膜11を介してのスト
レージノード電極間のショートあるいはストレージノー
ド電極とビット線との間のショート等の問題は、防止さ
れる。
この後、第16図（ａ）乃至第16図（ｃ）に示すよう
に、異方性エッチングにより、ストレージノードコンタ
クト部14およびビット線コンタクト部15の窒化シリコン
膜10およびその下の薄い酸化シリコン膜９を除去するこ
とにより、シリコン基板表面を露出させる。このとき、
ゲート電極の側壁および上部は厚い絶縁膜で覆われてい
るため、ゲート電極に達するおそれはない。
このようにしてストレージノードコンタクト14および
ビット線コンタクト15を形成した後は、前述した工程と
同様にして多結晶シリコン膜堆積後、エッチバックによ
り、コンタクト部分に埋め込むかまたは、単結晶シリコ
ン膜あるいは多結晶シリコン膜を選択的に成長させる。
以下の工程は前記第１の実施例と全く同様にして第17
図（ａ）乃至第17図（ｃ）に示すように、メモリセルが
完成する。
この方法によれば、第１のストレージノードコンタク
ト、および第１のビット線コンタクト形成時において、
エッチングストッパとなる多結晶シリコンが形成されて
いるため、ゲート電極との合わせずれを考慮して余裕を
もたせるような必要はなく、素子の微細化および信頼性
の向上をはかることが可能となる。
特に、この効果は、本実施例のように、ストレージノ
ードコンタクトおよびビット線コンタクトを、埋め込み
あるいは選択成長によりあらかじめゲート電極よりも高
い位置に上げておくようにすることにより、よりマージ
ンの高いものとすることができる。すなわち、このメモ
リセルにおけるビット線コンタクトのように高いアスペ
クト比を持つコンタクトを一回のエッチングにより基板
表面にまで到達するように開口する場合、非常に長いエ
ッチング時間を必要とするため、多結晶シリコンがエッ
チングストッパ層として十分に作用しないおそれがあ
る。一方、非常にエッチング時間が長い場合にもエッチ
ングストッパ層として十分に作用するように多結晶シリ
コン膜の膜厚を厚くすると、その後の酸化工程で十分に
酸化しきれず、ショートの原因となってしまう。
従って、ゲート電極の周りに絶縁膜を形成した後、多
結晶シリコン膜をストッパ層として層間絶縁膜をエッチ
ングし一旦浅いコンタクトを形成し、その後酸化させて
おくようにすればショートの心配はなく、信頼性の高い
メモリセルを得ることが可能となる。
また、コンタクト部分があらかじめゲート電極よりも
上に位置する構造となっているため、２回目のコンタク
ト開孔時、あわせずれを生じても、ゲート電極とショー
トすることはなく、このため合わせずれを考慮する必要
がなく、その分コンタクト面積を十分に確保することが
でき、微細化および信頼性の向上に最適の構造となって
いる。
実施例５ また、前記実施例４では、ストレージノードコンタク
トとビット線コンタクトを同時に形成する際に、残った
多結晶シリコン膜を酸化することによりコンタクト間の
ショートの発生を防止するようにしているが、実施例５
として第18図（ａ）乃至第18図（ｃ）に示すように、コ
ンタクト部の多結晶シリコン膜をCDE法により除去した
後、窒化シリコン膜を全面に堆積して反応性イオンエッ
チングを行い基板表面を露出すると同時に、コンタクト
側面に窒化シリコン膜29を残すという工程も可能であ
る。
このとき、窒化シリコン膜の堆積に先立ち、多結晶シ
リコン膜を酸化するようにしても良い。
この方法によれば、多結晶シリコン膜が完全に酸化し
きれない場合でも、ショートの心配はない。また、多結
晶シリコン膜の酸化工程を省くことができるため、酸化
のための熱工程でトランジスタのジャンクション深さが
深くなり、トランジスタが短チャネル効果に弱くなると
いう問題を解決することができ、セルのさらなる微細化
をはかることができる。
また、層間絶縁膜にリンガラスを用いても、コンタク
トに埋め込んだ多結晶シリコン膜を通ってシリコン基板
までリンが拡散し、トランジスタの性能を劣化させたり
コンタクト間の分離耐圧を低下させたりするたりすると
いう問題もない。
実施例６ なお、これらの実施例では、キャパシタ形成後にビッ
ト線の形成を行うようにしているが、ビット線を形成し
たのちにキャパシタを形成することも可能である。この
ようにビット線の上にキャパシタを形成するようにすれ
ば、ビット線をプレート電極で覆いシールドする構造と
なるため、セルが微細化されても隣り合うビット線間の
干渉による誤動作の発生を防止することができる。
実施例６として、ビット線の上にキャパシタを形成し
たDRAMについて説明する。
第19図（ａ）乃至第19図（ｃ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図、Ｂ−Ｂ′
断面図である。
このDRAMは、キャパシタをビット線25の上層に形成
し、ストレージノードコンタクト部分の埋め込み層とし
ての多結晶シリコン層16が素子分離領域上に張り出すよ
うに形成されており、ストレージノード電極20は素子分
離領域上でコンタクトするように形成した点が主とした
実施例１との相違点である。そして実施例１と同様にMO
SFETのゲート電極６の上および側壁は絶縁膜７および絶
縁膜８で覆われており、ビット線コンタクトおよびスト
レージノードコンタクトは、ソース・ドレイン領域4a,4
bにコンタクトすると共にゲート電極よりも高い位置ま
で埋め込むように形成された埋め込み層としての多結晶
シリコン層16にコンタクトするように形成されかつ、ゲ
ート電極に極めて近接した状態で形成されていることを
特徴としている。他部については従来例の積層形メモリ
セル構造のDRAMと同様である。
すなわち、比抵抗５Ω・cm程度のｐ型のシリコン基板
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ−
形拡散層4a,4bと、これらソース・ドレイン領域間にゲ
ート絶縁膜５を介して形成されたゲート電極６とによっ
てMOSFETを構成すると共に、この上層に形成される層間
絶縁膜内に形成されたコンタクトを介して、このｎ−形
拡散層4aおよび4bにコンタクトするように埋め込み層と
しての多結晶シリコン層16が形成され、この多結晶シリ
コン層16にコンタクトするようにビット線25が形成され
ている。そして、層間絶縁膜23に形成されたストレージ
ノードコンタクトを介してストレージノード電極20が形
成されて上層のプレート電極22との間にキャパシタ絶縁
膜21を介在せしめることによりキャパシタを形成してい
る。
そしてゲート電極６はメモリアレイの一方向に連続的
に配列されてワード線を構成している。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
第20図乃至第30図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）および（ｂ）はそれぞれビット
線方向に隣接する２ビット分を示す第19図（ａ）のＡ−
Ａ′断面相当図、Ｂ−Ｂ′断面相当図である。
まず、第20図（ａ）および第20図（ｂ）に示すよう
に、比抵抗５Ω・cm程度のｐ型のシリコン基板１の表面
に、通常のLOCOS法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−型拡散層３を形成した後、熱
酸化法により膜厚10nm程度の酸化シリコン膜からなるゲ
ート絶縁膜５を形成した後、ゲート電極材料としての多
結晶シリコン膜や金属膜あるいはポリサイド膜を全面に
堆積し、さらにこの上層にCVD法により酸化シリコン膜
等の絶縁膜を膜厚100〜300nm程度堆積し、フォトリソ技
術および異方性エッチング技術を用いてゲート電極６お
よびゲート電極６上の絶縁膜７を同時にパターニングす
る。
そして、例えば850℃で後酸化を行ったのち、このゲ
ート電極６をマスクとしてAsイオンをイオン注入し、ｎ
−型拡散層からなるソース・ドレイン領域4a,4bを形成
し、スィッチングトランジスタとしてのMOSFETを形成す
る。この拡散層の深さは、例えば150nm程度とする。こ
の後、CVD法により、膜厚100nm程度以下の窒化シリコン
層からなる絶縁膜を全面に堆積し、反応性イオンエッチ
ング法により、全面をエッチングし、ゲート電極６の側
面に自己整合的に側壁絶縁膜８を残置せしめる。
この後、第21図（ａ）および第21図（ｂ）に示すよう
に、熱酸化法により膜厚200Åの酸化シリコン膜９、膜
厚20nmの窒化シリコン膜10、膜厚50nmの多結晶シリコン
膜11を堆積し、さらにリンガラス等の層間絶縁膜13を形
成する。このとき、この層間絶縁膜13は、熱処理により
平坦化してもよいし、またそのままでもよい。
次に、第22図（ａ）および第22図（ｂ）に示すよう
に、フォトリソ法および反応性イオンエッチングによ
り、この層間絶縁膜13をパターニングし、第１のストレ
ージノードコンタクト14および第１のビット線コンタク
ト15を同時に形成する。このとき、第１のストレージノ
ードコンタクト14は第22図（ｂ）に示すように素子分離
領域２の上まで開孔するようにする。またこのとき、層
間絶縁膜13のエッチング速度に対して多結晶シリコン膜
11のエッチング速度が十分に小さくなるようなエッチン
グ条件を選択することによって、多結晶シリコン膜11が
エッチングストッパとして働き、ストレージノードコン
タクト14とゲート電極６、あるいはビット線コンタクト
15とゲート電極６との距離がほとんどない場合でも、ス
トレージノード電極とゲート電極６、あるいはビット線
とゲート電極６とのショートの発生のおそれもない。
この後、第23図（ａ）および第23図（ｂ）に示すよう
に、等方性ドライエッチングすなわちケミカルドライエ
ッチング（CDE）法により、第１のストレージノードコ
ンタクト14および第１のビット線コンタクト15の部分の
多結晶シリコン膜11を除去し、下地の窒化シリコン膜10
を露呈せしめる。
そして、第24図（ａ）および第24図（ｂ）に示すよう
に、少なくとも、ストレージノードコンタクト側壁およ
びビット線コンタクト側壁に露呈する部分から多結晶シ
リコン膜11を酸化し、酸化シリコン膜12とする。ここで
は、多結晶シリコン膜11全体を酸化シリコン膜12と化す
るようにしたが、少なくとも、ストレージノードコンタ
クト側壁およびビット線コンタクト側壁に露呈する部分
のみを酸化シリコン膜12と化するようにしてもよい。こ
のように、残留する多結晶シリコン膜のうち少なくとも
コンタクト側壁に露呈する部分を酸化することにより、
残留する多結晶シリコン膜11を介してのストレージノー
ド電極間のショートあるいはストレージノード電極とビ
ット線との間のショート等の問題は、防止される。ま
た、このとき層間絶縁膜13にリンガラスなどを用いてい
れば、平坦化を同時に行うことができる。
この後、第25図（ａ）および第25図（ｂ）に示すよう
に、異方性エッチングにより、ストレージノードコンタ
クト部14およびビット線コンタクト部15の窒化シリコン
膜10およびその下の薄い酸化シリコン膜９を除去するこ
とにより、シリコン基板表面に露出させる。このとき、
ゲート電極の側壁および上部は厚い絶縁膜で覆われてい
るため、ゲート電極に達するおそれはない。
この後、第26図（ａ）および第26図（ｂ）に示すよう
に、全面に例えば高濃度にドープされた多結晶シリコン
膜16を膜厚がコンタクト孔14,15の短辺の1/2以上となる
ように堆積し（ここで短辺の1/2以上となるように堆積
するのは、完全にコンタクト孔を埋め込むためであ
る）、その後層間絶縁膜の表面が露出するまで全面をエ
ッチングすることにより、多結晶シリコン膜16をコンタ
クト内にのみ残留せしめる。ここでこの多結晶シリコン
膜のドーピングは、500Å程度の薄い多結晶シリコン膜
を堆積した後、例えばAsイオンをイオン注入し、さらに
コンタクト孔の短辺の1/2以上となるように多結晶シリ
コン膜を再び堆積し、Asイオンをイオン注入した後、CV
D法により酸化シリコン膜を堆積し、熱処理を行うとい
う方法によることも可能である。
さらにまた、この工程では、多結晶シリコン膜を全面
に埋め込んだ後、エッチバックするという方法を用いた
が、例えば、多結晶シリコン膜あるいは単結晶シリコン
膜を選択的にコンタクト孔内のみに成長させるという方
法をとるようにしてもよい。
この後、第27図（ａ）および第27図（ｂ）に示すよう
に、例えば熱酸化法によって表面に200Å程度の酸化シ
リコン膜17を形成したのち、CVD法により膜厚500Åの酸
化シリコン膜18を堆積し、フォトリソ法および反応性イ
オンエッチングにより、ビット線コンタクト部のみの多
結晶シリコン膜16表面が露出するように、該酸化シリコ
ン膜17,18を選択的に除去し第２のビット線コンタクト2
4を形成する。
そして第28図（ａ）および第28図（ｂ）に示すよう
に、全面に多結晶シリコン膜を堆積し、ドーピングを行
った後、フォトリソ法および反応性イオンエッチングに
より、パターニングしビット線25を形成する。ここで、
ビット線25は多結晶シリコン膜で形成したが、多結晶シ
リコン膜とシリサイドとの積層構造としてもよい。
この後第29図（ａ）および第29図（ｂ）に示すよう
に、酸化シリコン膜からなる層間絶縁膜23を堆積し、熱
処理により表面の平坦化を行ったのち、フォトリソ法お
よび反応性イオンエッチングにより、ストレージノード
コンタクト部のみの多結晶シリコン膜16表面が露出する
ように、層間絶縁膜23、該酸化シリコン膜17,18を選択
的に除去し、第２のストレージノードコンタクト19を形
成する。このとき、埋め込み層16は素子分離領域まで拡
張して形成されているため、ストレージノードコンタク
トとはこの素子分離領域２の上に形成することができ
る。
このようにしてストレージノードコンタクトを形成し
た後、全面に多結晶シリコン膜を堆積し、ドーピングを
行った後、フォトリソ法および反応性イオンエッチング
により、パターニングしストレージノード電極20を形成
する。そしてこの上層にCVD法により膜厚10nmの窒化シ
リコン膜を堆積した後、約900℃程度の水蒸気雰囲気中
で30分程度酸化して、酸化シリコン膜を形成し、窒化シ
リコン膜と酸化シリコン膜との２層膜からなるキャパシ
タ絶縁膜21を形成する（第30図（ａ）および第30図
（ｂ））。
そしてさらにこの上層に、多結晶シリコン膜を堆積
し、ドーピングを行いプレート電極22を形成する。さら
に、この上層に酸化シリコン膜からなる層間絶縁膜26を
堆積し、熱処理により表面の平坦化を行い第19図（ａ）
乃至第19図（ｃ）に示したようなメモリセルが完成す
る。
この構造では、キャパシタを、ビット線よりも上層に
形成するようにしているため、上述したように、ストレ
ージノード電極の加工が容易となり、キャパシタ面積を
大きくするようにすることができる上、プレート電極を
セルアレイ内でパターニングする必要がないため信頼性
も向上する。
また、ストレージノード電極を積層構造にするように
すればさらなるキャパシタ容量の増大をはかることがで
きる。
さらに、ストレージノードコンタクト領域に埋め込ま
れた導体層を、素子分離領域まで張り出すように形成し
ているため、キャパシタの平面部分の面積を大きくする
ことができる。
さらにこの導体層にコンタクトするための第２のコン
タクトを素子分離領域上において開口するように構成す
ることにより、素子占有面積を増大することなくキャパ
シタ容量の大きいDRAMMを得ることができる。すなわ
ち、この引き出しパッドの役割を果たす埋め込み導体層
は、あらかじめゲート電極に対して自己整合的に形成さ
れた第１のコンタクトに導体層を埋め込むことによって
形成できるため、ゲート電極に自己整合的に形成するこ
とができ、合わせ余裕をとる必要がなく、多結晶シリコ
ン層等をパターニングして形成する従来のパッドに比べ
て、占有面積を小さくすることができ、第２のストレー
ジノードコンタクトまたは第２のビット線コンタクトが
パッドに対して合わせずれを生じた場合にも、ゲート電
極とショートする心配はないため、余裕をもたせて大き
なパッドを形成する必要はない。
実施例７ なお、実施例６では、第１のコンタクト14,15を開孔
する際に、層間絶縁膜のエッチングストッパーとして多
結晶シリコン膜を用い、コンタクト開孔後、この多結晶
シリコン膜を酸化してしまうという方法を用いたが、素
子面積に余裕がある場合は、このような特殊な方法を用
いることなく第１のコンタクトを形成する用にしても良
い。
実施例７として、このエッチングストッパを用いるこ
となく第１のコンタクトを形成する工程の簡略化例につ
いて説明する。
第31図（ａ）および第31図（ｂ）は、本発明の第７の
実施例の積層形メモリセル構造のDRAMのビット線方向に
隣接する２ビット分を示す（第19図における）Ａ−Ａ′
断面相当図、Ｂ−Ｂ′断面相当図である。
構造としては、ほぼ第19図に示した実施例６のDRAMと
同様である。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
第32図乃至第38図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）および（ｂ）はそれぞれビット
線方向に隣接する２ビット分を示す第19図（ａ）のＡ−
Ａ′断面相当図、Ｂ−Ｂ′断面相当図である。
まず、実施例６と同様にして、第32図（ａ）および第
32図（ｂ）に示すように、比抵抗５Ω・cm程度のｐ型の
シリコン基板１の表面に、素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−型拡散層３を形成した後、ゲ
ート絶縁膜５およびゲート電極６、ｎ−型拡散層からな
るソース・ドレイン領域4a,4bを形成し、スィッチング
トランジスタとしてのMOSFETを形成すると共にさらに、
ゲート電極６の側面に自己整合的に側壁絶縁膜８を残置
せしめる。
この後、第33図（ａ）および第33図（ｂ）に示すよう
に、リンガラス等の層間絶縁膜13を堆積する。このと
き、この層間絶縁膜13は、熱処理により平坦化してもよ
いし、またそのままでもよい。そして、フォトリソ法お
よび反応性イオンエッチング法により、この層間絶縁膜
13をパターニングし、第１のストレージノードコンタク
ト14および第１のビット線コンタクト15を同時に形成す
る。このとき、第１のストレージノードコンタクト14は
第33図（ｂ）に示すように素子分離領域２の上まで開孔
するようにする。ここで、前記実施例６では多結晶シリ
コンのストッパ層が存在したが、この例ではストッパ層
がないため、この第１のコンタクト形成のためのエッチ
ング時間は適当な値に設定し、素子分離領域の絶縁膜が
エッチングされ過ぎないようにする必要がある。
この後、実施例６と同様に第34図（ａ）および第34図
（ｂ）に示すように、全面に例えば高濃度にドープされ
た多結晶シリコン膜16を膜厚がコンタクト孔14,15の短
辺の1/2以上となるように堆積し（ここで短辺の1/2以上
となるように堆積するのは、完全にコンタクト孔を埋め
込むためである）、その後層間絶縁膜の表面が露出する
まで全面をエッチングすることにより、多結晶シリコン
膜16をコンタクト内にのみ残留せしめる。ここでもこの
多結晶シリコン膜のドーピングは、500Å程度の薄い多
結晶シリコン膜を堆積した後、例えばAsイオンをイオン
注入し、さらにコンタクト孔の短辺の1/2以上となるよ
うに多結晶シリコン膜を再び堆積し、Asイオンをイオン
注入した後、CVD法により酸化シリコン膜を堆積し、熱
処理を行うという方法によることも可能である。
さらにまた、この工程では、多結晶シリコン膜を全面
に埋め込んだ後、エッチバックするという方法を用いた
が、例えば、多結晶シリコン膜あるいは単結晶シリコン
膜を選択的にコンタクト孔内のみに成長させるという方
法をとるようにしてもよい。
この後、第35図に示すように、例えば熱酸化法によっ
て表面に200Å程度の酸化シリコン膜17を形成したの
ち、CVD法により膜厚500Åの酸化シリコン膜18を堆積
し、フォトリソ法および反応性イオンエッチングによ
り、ビット線コンタクト部のみの多結晶シリコン膜16表
面が露出するように、該酸化シリコン膜17,18を選択的
に除去し第２のビット線コンタクト24を形成する。
そして第36図に示すように、全面に多結晶シリコン膜
を堆積し、ドーピングを行った後、フォトリソ法および
反応性イオンエッチングにより、パターニングしビット
線25を形成する。
この後第37図（ａ）および第37図（ｂ）に示すよう
に、酸化シリコン膜からなる層間絶縁膜23を堆積し、熱
処理により表面の平坦化を行ったのち、フォトリソ法お
よび反応性イオンエッチングにより、ストレージノード
コンタクト部のみの多結晶シリコン膜16表面が露出する
ように、層間絶縁膜23、該酸化シリコン膜17,18を選択
的に除去し、第２のストレージノードコンタクト19を形
成する。この場合も、埋め込み層16は素子分離領域まで
拡張して形成されているため、ストレージノードコンタ
クトとはこの素子分離領域２の上に形成することができ
る。
このようにしてストレージノードコンタクトを形成し
た後、第38図（ａ）および第38図（ｂ）に示すように、
全面に多結晶シリコン膜を堆積し、ドーピングを行った
後、フォトリソ法および反応性イオンエッチングによ
り、パターニングしストレージノード電極20を形成す
る。そしてこの上層にCVD法により膜厚10nmの窒化シリ
コン膜を堆積した後、約900℃程度の水蒸気雰囲気中で3
0分程度酸化して、酸化シリコン膜を形成し、窒化シリ
コン膜と酸化シリコン膜との２層膜からなるキャパシタ
絶縁膜21を形成する。
そしてさらにこの上層に、多結晶シリコン膜を堆積
し、ドーピングを行いプレート電極22を形成する。さら
に、この上層に酸化シリコン膜からなる層間絶縁膜26を
堆積し、熱処理により表面の平坦化を行い第31図（ａ）
乃至第31図（ｂ）に示したようなメモリセルが完成す
る。
この方法では、エッチングストッパを用いることなく
第１のコンタクトを形成しているため、工程が簡略化さ
れる。
実施例８ 前記実施例６では、ストレージノードコンタクト部の
埋め込み層16が素子分離領域２の上に張り出すように形
成したが、第39図（ａ）乃至第39図（ｄ）に示すよう
に、ストレージノードコンタクトに代えてビット線コン
タクト部の埋め込み層が素子分離領域２の上に張り出す
ように形成し、、ビット線を素子領域から半ピッチづつ
ずらして配線するようにしてもよい。（第39図（ｂ）乃
至第39図（ｄ）はそれぞれ第39図（ａ）のＡ−Ａ断面
図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。） この例でも、同様に素子の詳細化をはかることが可能
となる。
実施例９ 実施例８の構造において、エッチングストッパを用い
ることなく第１のコンタクトを形成するようにしてもよ
い。実施例９として、この例を第40図（ａ）乃至第40図
（ｃ）に示す。この例では、完成状態では、側壁絶縁膜
８などの周りを覆う窒化シリコン膜10がない点で実施例
８の構造と異なるだけである。
実施例10 実施例９の構造において、実施例41図（ａ）および第
41図（ｂ）に示すように、第１のストレージノードコン
タクト14および第１のビット線コンタクト15の形状の開
孔をもつ、レジストパターンを形成し、まず等方性エッ
チングを行い、パターンエッジの上縁をエッチング除去
したのち異方性エッチングによりコンタクトを開孔し、
コンタクトの上縁を広げた形状にし、この第１のコンタ
クト14,15内に多結晶シリコン膜16を埋め込むようにし
てもよい。
これにより、ゲート電極よりも高い位置において第１
のストレージノードコンタクトおよび第１のビット線コ
ンタクトが広がる形状となっているため、第２のストレ
ージノードコンタクトおよび第２のビット線コンタクト
があわせずれを起こした場合にもゲート電極とショート
を起こすおそれはない。さらに、コンタクト面積を大き
く取ることができるためコンタクト抵抗の低減をはかる
ことが可能となる。
実施例11 実施例10の構造では、第１のコンタクト14,15内に埋
め込まれる多結晶シリコン膜16の上縁を広げた形状にす
るに際し、コンタクトの形状を上縁を広げた形状にした
が、第１のコンタクト14,15の形状は従来の通り垂直断
面をもつようにしておき、選択CVD法により、多結晶シ
リコン膜または単結晶シリコン膜を成長させ、この厚さ
をコンタクトの深さよりも厚くすることによっても達成
可能である。
このように選択CVD法により、多結晶シリコン膜16を
成長させ、この厚さをコンタクトの深さよりも厚くする
ことによって上縁を広げた形状にした例を第42図（ａ）
および第42図（ｂ）に示す。
この例でも、実施例10と同様、第２のストレージノー
ドコンタクトおよび第２のビット線コンタクトの形成が
容易となる。
実施例12 また、第43図（ａ）および第43図（ｂ）に示すよう
に、第２のビット線コンタクト24を第１のビット線コン
タクト15よりも大きく開孔し、ビット線25が第１のビッ
ト線コンタクト15に埋め込まれた多結晶シリコン膜16の
側面においてもコンタクトをとるようにし、コンタクト
面積を大きくし、コンタクト抵抗の低減をはかるように
してもよい。
これは、第１のビット線コンタクトにおいてゲート電
極よりも十分に高い位置まで多結晶シリコン膜16が埋め
込まれており、第２のビット線コンタクト24の開孔時に
オーバーエッチングを起こしてもゲート電極とのショー
トの発生を招くことがないために信頼性よく実現できる
ものである。
実施例13 次に、本発明の第13の実施例として、第44図（ａ）乃
至第44図（ｄ）に示すように、第１のストレージノード
コンタクトおよび第１のビット線コンタクトを形成し、
多結晶シリコン膜16を埋め込んだ後、エッチング工程等
によりダメージを受けた第１の層間絶縁膜13の表面をエ
ッチング除去し、再び新たな絶縁膜を形成することによ
り、多結晶シリコン膜16同志の短絡を防止し、耐圧の向
上をはかるようにした方法について説明する。
実施例１とまったく同様にして、層間絶縁膜13をパタ
ーニングし、第１のストレージノードコンタクト14およ
び第１のビット線コンタクト15を同時に形成するが、こ
のとき、フォトリソ法を用いてレジストをパターニング
した後、等方性エッチングを行い、さらに異方性エッチ
ングを行うことによって上方部分にのみ広いコンタクト
孔を形成する。そして、高濃度にリンドープされた多結
晶シリコン膜16を第１のコンタクト14,15内に埋め込
み、この後、フッ化アンモニウム（NH4F）液を用いて層
間絶縁膜13の表面をエッチングし、多結晶シリコン膜16
の広がった部分を露呈せしめ、熱酸化を行い、この多結
晶シリコン膜16の広がった部分の側壁にも酸化シリコン
膜17を形成したのち、CVD法により膜厚500Åの酸化シリ
コン膜18を堆積する（第45図（ａ）乃至第45図
（ｃ））。
後は、実施例１と全く同様に形成するが、この方法に
よれば、ダメージを受けた層間絶縁膜13の表面を一旦除
去し、表面は新しい酸化シリコン膜18で覆われており、
また多結晶シリコン膜16の広がった部分の側壁にも酸化
シリコン膜17が形成されているため、一層耐圧が向上す
る。
実施例14 なお、これらの実施例では、ストレージノードコンタ
クトおよびビット線コンタクトを同時に形成する際に、
層間絶縁膜を平坦化したのちに、フォトリソ法および反
応性イオンエッチングにより、コンタクト孔を開孔する
ようにしたが、この工程の改良によりより微細なメモリ
セルを実現するための例を第14の実施例として第46図乃
至第54図を参照しつつ説明する。
まず、ゲート電極６の形成およびその側面に自己整合
的に側壁絶縁膜８を残す工程までは、前記第１の実施例
と同様に行い、この後、熱酸化法により膜厚200Åの酸
化シリコン膜９、膜厚20nmの窒化シリコン膜10、膜厚50
nmの多結晶シリコン膜11を堆積し、さらにリンガラス等
の層間絶縁膜13を形成する。このとき、この層間絶縁膜
13は、第46図（ａ）乃至第46図（ｃ）に示すように、熱
処理により平坦化してもよいし、またそのままでもよ
い。
次に、第47図（ａ）乃至第47図（ｃ）に示すように、
フォトリソ法および反応性イオンエッチングにより、こ
の層間絶縁膜13をパターニングし、第１のストレージノ
ードコンタクト14および第１のビット線コンタクト15を
同時に形成する。このとき、層間絶縁膜13のエッチング
速度に対して多結晶シリコン膜11のエッチング速度が十
分に小さくなるようなエッチング条件を選択することに
よって、多結晶シリコン膜11がエッチングストッパとし
て働き、ストレージノードコンタクト14とゲート電極
６、あるいはビット線コンタクト15とゲート電極６との
距離がほとんどない場合でも、ストレージノード電極と
ゲート電極６、あるいはビット線とゲート電極６とのシ
ョートの発生のおそれもない。
この後、第48図（ａ）乃至第48図（ｃ）に示すよう
に、等方性ドライエッチングすなわちケミカルドライエ
ッチング（CDE）法により、第１のストレージノードコ
ンタクト14および第１のビット線コンタクト15の部分の
多結晶シリコン膜11を除去し、下地の窒化シリコン膜10
を露呈せしめる。
そして、第49図（ａ）乃至第49図（ｃ）に示すよう
に、少なくとも、ストレージノードコンタクト側壁およ
びビット線コンタクト側壁に露呈する多結晶シリコン膜
11を酸化し、酸化シリコン膜12とする。ここで、多結晶
シリコン膜11全体を酸化シリコン膜12と化すようにして
もよい。このように、残留する多結晶シリコン膜のうち
少なくともコンタクト側壁に露呈する部分を酸化するこ
とにより、残留する多結晶シリコン膜11を介してのスト
レージノード電極間のショートあるいはストレージノー
ド電極とビット線との間のショート等の問題は、防止さ
れる。
この後、第50図（ａ）乃至第50図（ｃ）に示すよう
に、異方性エッチングにより、ストレージノードコンタ
クト部14およびビット線コンタクト部15の窒化シリコン
膜10およびその下の薄い酸化シリコン膜９を除去するこ
とにより、シリコン基板表面を露出させる。このとき、
ゲート電極の側壁および上部は厚い絶縁膜で覆われてい
るため、ゲート電極に達するおそれはない。
このようにしてストレージノードコンタクト14および
ビット線コンタクト15を形成した後は、前述した工程と
同様にして第51図（ａ）乃至第51図（ｃ）に示すよう
に、多結晶シリコン膜堆積後、エッチバックにより、コ
ンタクト部分に埋め込むかまたは、単結晶シリコン膜あ
るいは多結晶シリコン膜を選択的に成長させる。
この後、第52図（ａ）乃至第52図（ｃ）に示すよう
に、フッ化アンモニウム（NH4F）液を用いて層間絶縁膜
13および酸化シリコン膜12をエッチング除去する。この
とき、窒化シリコン膜10がエッチングストッパーとして
作用するため、エッチング時間を長めにとるようにして
もよい。また、このときエッチング時間を少なくし一部
の酸化シリコン膜のみを除去するだけにとどめるように
してもよい。特に酸化シリコン膜12は熱酸化膜であるた
め、膜質が良好であり、残留していても良い。
さらに、第53図（ａ）乃至第53図（ｃ）に示すよう
に、必要であれば、熱酸化を行い、この多結晶シリコン
膜16の上部および側壁にも酸化シリコン膜17を形成した
のち、CVD法により膜厚500Åの酸化シリコン膜18を堆積
する。
後は、実施例１と全く同様に形成し第54図（ａ）乃至
第54図（ｃ）に示すように、メモリセルが完成する。
この方法によれば、第１のストレージノードコンタク
ト、および第１のビット線コンタクト形成時において、
エッチングストッパとなる多結晶シリコンが形成されて
いるため、ゲート電極との合わせずれを考慮して余裕を
もたせるような必要はなく、素子の微細化および信頼性
の向上をはかることが可能となる。
そして、この方法によれば、ダメージを受けた層間絶
縁13の表面を一旦除去し、表面は新しい酸化シリコン膜
18で覆われており、また多結晶シリコン膜16の広がった
部分の側壁にも酸化シリコン膜17が形成されているた
め、さらに埋め込み層間の距離が減少しても、耐圧は良
好に維持することができる。
加えて、前記実施例においては積層型メモリセル構造
を有するDRAMについて説明したが、この方法は、積層型
メモリセル構造を有するDRAMに限定されることなく、ア
スペクト比の高いコンタクトを形成する工程を含む他の
デバイスの形成に際しても有効な方法である。
〔発明の効果〕
以上説明してきたように、本発明の半導体記憶装置に
よれば、ストレージノードコンタクトあるいはビット線
コンタクトの少なくとも一方がゲート電極上に層間絶縁
膜を形成した後に第１のコンタクトを形成し、コンタク
トにゲート電極よりも高い位置まで導電体を埋め込みさ
らにその上層に層間絶縁膜を形成し、その層間絶縁膜の
一部をエッチングして導電体を露出するようにし、この
導電体に対して第２のコンタクトを形成しているため、
微細化および信頼性の向上をはかることが可能となる。
また、さらにキャパシタを、ビット線よりも上層に形
成するようにすれば、ストレージノード電極の加工が容
易となり、キャパシタ面積を大きくするようにすること
ができる上、プレート電極をセルアレイ内でパターニン
グする必要がないため信頼性も向上する。
また、埋め込み層同志の短絡の原因であるダメージを
受けた第１の層間絶縁膜の少なくとも表面を除去し、良
質の第２の層間絶縁膜におきかえるようにしているた
め、短絡のおそれがなく、信頼性の高い半導体記憶装置
を得ることが可能となる。
【図面の簡単な説明】
第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
の積層形メモリセル構造のDRAMを示す図、第２図乃至第
９図は同積層形メモリセル構造のDRAMの製造工程図、第
10図は本発明の第２の実施例のDRAMを示す図、第11図は
本発明の第３の実施例のDRAMを示す図、第12乃至第17図
は本発明の第４の実施例の積層形メモリセル構造のDRAM
の製造工程図、第18図は本発明の第５の実施例の積層形
メモリセル構造の変形例を示す図、第19図は本発明の第
６の実施例のDRAMを示す図、第20乃至第30図は同実施例
の積層形メモリセル構造のDRAMの製造工程図、第31図は
本発明の第７の実施例のDRAMを示す図、第32図乃至第38
図は同DRAMの製造工程図、第39図は本発明の第８の実施
例の積層形メモリセル構造のDRAMを示す図、第40図は本
発明の第９の実施例の積層形メモリセル構造のDRAMを示
す図、第41図は本発明の第10の実施例の積層形メモリセ
ル構造のDRAMを示す図、第42図は本発明の第11の実施例
の積層形メモリセル構造のDRAMを示す図、第43図は本発
明の第12の実施例の積層形メモリセル構造のDRAMを示す
図、第44図は本発明の第13の実施例の積層形メモリセル
構造のDRAMを示す図、第45図は同DRAMの製造工程図、第
46図乃至第54図は本発明の第14の実施例の積層形メモリ
セル構造のDRAMの製造工程図、第55図は従来例の積層形
メモリセル構造のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……チャネルストッパ、4a,4b……ソース・ドレイン領
域、５……ゲート絶縁膜、６……ゲート電極、７……絶
縁膜、８……側壁絶縁膜、９……酸化シリコン膜、10…
…窒化シリコン膜、11……多結晶シリコン膜、12……酸
化シリコン膜、13……層間絶縁膜、14……第１のストレ
ージノードコンタクト、15……第１のビット線コンタク
ト、16……多結晶シリコン膜、17……酸化シリコン膜、
18……層間絶縁膜、19……第２のストレージノードコン
タクト、20……ストレージノード電極、21……キャパシ
タ絶縁膜、22……プレート電極、23……層間絶縁膜、24
……第２のビット線コンタクト、25……ビット線、26…
…層間絶縁膜、28……エピタキシャル成長層、29……窒
化シリコン膜、101……ｐ型のシリコン基板、102……素
子分離絶縁膜、103…104a,104b……n-形拡散層、105…
…ゲート絶縁膜、106……ゲート電極、107……絶縁膜、
108……ストレージノードコンタクト、110……第１のキ
ャパシタ電極、111……キャパシタ絶縁膜、112……第２
のキャパシタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須之内 一正 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 井上 聡 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 仁田山 晃寛 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭63−226955（ＪＰ，Ａ) 特開 昭63−209157（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 昭62−86853（ＪＰ，Ａ) 特開 昭62−238646（ＪＰ，Ａ) 特開 昭63−236317（ＪＰ，Ａ) 特開 平１−173751（ＪＰ，Ａ) 特開 昭63−40343（ＪＰ，Ａ) 特開 昭64−41262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 301 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】MOSFETと、キャパシタとによってセルを形
    成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置において、 ストレージノードコンタクトとビット線コンタクトが、 ゲート電極上層の第１の層間絶縁膜に開口された第１の
    コンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜に開口された第２の
    コンタクトとから構成されていることを特徴とする半導
    体装置。
  2. 【請求項２】MOSFETと、キャパシタとによってセルを形
    成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置において、 ストレージノードコンタクトとビット線コンタクトが、 同一工程でゲート電極上層の第１の層間絶縁膜に開口さ
    れた第１のコンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜に開口された第２の
    コンタクトとから構成されていることを特徴とする半導
    体装置。
  3. 【請求項３】MOSFETと、キャパシタとによってセルを形
    成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置において、 ストレージノードコンタクトとビット線コンタクトが、 同一工程でゲート電極上層の第１の層間絶縁膜に開口さ
    れた第１のコンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜にそれぞれ別工程で
    開口された第２のコンタクトとから構成されていること
    を特徴とする半導体装置。
  4. 【請求項４】前記キャパシタは、前記ビット線よりも上
    層に形成されていることを特徴とする請求項（１）乃至
    請求項（３）に記載の半導体装置。
  5. 【請求項５】前記ストレージノード電極と前記ビット線
    が異なる材料からなることを特徴とする請求項（１）乃
    至請求項（３）に記載の半導体装置。
  6. 【請求項６】前記第１のコンタクトに埋め込まれた導体
    層が前記第１の層間絶縁膜より高い位置まで形成された
    ことを特徴とする請求項（１）乃至請求項（３）に記載
    の半導体装置。
  7. 【請求項７】前記ストレージノードコンタクトと前記ビ
    ット線コンタクトの少なくとも一方における前記第２の
    コンタクトが前記導体層を覆うようにコンタクトするこ
    とを特徴とする請求項（１）乃至請求項（３）に記載の
    半導体装置。
  8. 【請求項８】前記第１のコンタクトの内壁に前記第１の
    層間絶縁膜とは異なる絶縁膜を形成することを特徴とす
    る請求項（１）乃至請求項（３）に記載の半導体装置。
  9. 【請求項９】前記ストレージノードコンタクトに埋め込
    まれた導体層は、素子分離領域まで張り出していること
    を特徴とする請求項（１）乃至請求項（４）に記載の半
    導体装置。
  10. 【請求項１０】MOSFETと、キャパシタとによってセルを
    形成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置において、 少なくともストレージノードコンタクトが、 ゲート電極上層の第１の層間絶縁膜に開口された第１の
    コンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜に開口された第２の
    コンタクトとから構成され、 前記ストレージノードコンタクトに埋め込まれた前記導
    体層は、素子分離領域まで張り出していることを特徴と
    する半導体装置。
  11. 【請求項１１】前記ストレージノードコンタクトに埋め
    込まれた導体層にコンタクトするための第２のコンタク
    トは素子分離領域上において開口されるように構成され
    ていることを特徴とする請求項（９）または（10）に記
    載の半導体装置。
  12. 【請求項１２】前記ビット線コンタクトに埋め込まれた
    導体層は、素子分離領域まで張り出していることを特徴
    とする請求項（１）乃至請求項（４）に記載の半導体装
    置。
  13. 【請求項１３】MOSFETと、キャパシタとによってセルを
    形成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置において、 少なくともビット線コンタクトが、 ゲート電極上層の第１の層間絶縁膜に開口された第１の
    コンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜に開口された第２の
    コンタクトとから構成され、 前記ビット線コンタクトに埋め込まれた導体層は、素子
    分離領域まで張り出していることを特徴とする半導体装
    置。
  14. 【請求項１４】前記ビット線コンタクトに埋め込まれた
    導体層にコンタクトするための第２のコンタクトは素子
    分離領域上において開口されるように構成されているこ
    とを特徴とする請求項（12）または（13）に記載の半導
    体装置。
  15. 【請求項１５】前記導体層は、上部において広がるよう
    に形成されていることを特徴とする請求項（１）乃至請
    求項（14）のいずれかに記載の半導体装置。
  16. 【請求項１６】MOSFETと、キャパシタとによってセルを
    形成すると共に、前記MOSFETの形成された基板表面を覆
    う絶縁膜に開口されたビット線コンタクトを介してこの
    MOSFETのソースまたはドレイン領域の一方に接続するよ
    うにビット線を形成し、前記絶縁膜に開口されたストレ
    ージノードコンタクトを介してソースまたはドレイン領
    域の残る一方にキャパシタのストレージノード電極が接
    続するようにこの絶縁膜上にキャパシタを積層した積層
    型キャパシタ構造の半導体記憶装置を含む半導体装置に
    おいて、 ストレージノードコンタクトとビット線コンタクトの少
    なくとも一方が、 ゲート電極上層の第１の層間絶縁膜に開口された第１の
    コンタクトと、 該第１のコンタクトにゲート電極より高い位置まで埋め
    込まれた導体層にコンタクトするように、この導体層の
    上層に形成された第２の層間絶縁膜に開口された第２の
    コンタクトとから構成され、 前記導体層は、上部において自己整合的に広がるように
    形成されていることを特徴とする半導体装置。
  17. 【請求項１７】MOSFETと、キャパシタとによってセルを
    形成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
    れたビット線コンタクトを介してこのMOSFETのソースま
    たはドレイン領域の一方に接続するようにビット線を形
    成し、前記絶縁膜に開口されたストレージノードコンタ
    クトを介してソースまたはドレイン領域の残る一方にキ
    ャパシタのストレージノード電極が接続するようにこの
    絶縁膜上にキャパシタを積層した積層型キャパシタ構造
    の半導体記憶装置を含む半導体装置の製造方法におい
    て、 半導体基板内にMOSFETを形成するMOSFET形成工程を具備
    し、ストレージノードコンタクトおよびビット線コンタ
    クトを、 ゲート電極の上層に第１の層間絶縁膜を形成する第１の
    層間絶縁膜形成工程と、 前記MOSFETのソースまたはドレイン領域のそれぞれにコ
    ンタクトするように、基板表面を露呈せしめる第１のコ
    ンタクトを形成する第１のコンタクト形成工程と、 前記第１のコンタクト内にゲート電極よりも高い位置ま
    で到達するように導体層を埋め込む導体層埋め込み工程
    と、 前記導体層の上方に第２の層間絶縁膜を形成する第２の
    層間絶縁膜形成工程と、 この第２の層間絶縁膜の一部を選択的に除去し前記導体
    層を露呈せしめる第２のコンタクト形成工程と から形成することを特徴とする半導体記憶装置の製造方
    法。
  18. 【請求項１８】前記第１のコンタクト形成工程が、ゲー
    ト電極よりも上部においてコンタクトの開口面積が大き
    くなるように第１の層間絶縁膜をエッチングする工程を
    含むようにしたことを特徴とする請求項（17）記載の半
    導体装置の製造方法。
  19. 【請求項１９】前記導体層埋め込む工程後、第２の層間
    絶縁膜の形成に先立ち、 前記第１の層間絶縁膜を前記埋め込み導体層の上表面よ
    りも下までエッチングする第１の層間絶縁膜エッチング
    工程を含むようにしたことを特徴とする請求項（17）ま
    たは請求項（18）記載の半導体装置の製造方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940000504B1 (ko) * 1991-03-20 1994-01-21 삼성전자 주식회사 반도체장치의 층간콘택구조 및 그 제조방법
JPH05136342A (ja) * 1991-04-08 1993-06-01 Sgs Thomson Microelectron Inc ダイナミツクランダムアクセスメモリセル
DE4221434A1 (de) * 1992-06-30 1994-01-05 Siemens Ag Herstellverfahren für einen Speicherkondensator
DE4221433A1 (de) * 1992-06-30 1994-01-05 Siemens Ag Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung
TW227628B (ja) * 1992-12-10 1994-08-01 Samsung Electronics Co Ltd
KR970007830B1 (ko) * 1993-12-21 1997-05-17 현대전자산업 주식회사 반도체 장치 및 그 제조방법
US6001685A (en) * 1993-12-21 1999-12-14 Hyundai Electronics Industries Co., Ltd. Method of making a semiconductor device
JP4190760B2 (ja) * 1995-01-31 2008-12-03 富士通マイクロエレクトロニクス株式会社 半導体装置
US6744091B1 (en) 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
JP3532325B2 (ja) 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JPH09191084A (ja) * 1996-01-10 1997-07-22 Nec Corp 半導体装置及びその製造方法
KR100215905B1 (ko) * 1996-01-10 1999-08-16 구본준 반도체 장치의 축전기 제조방법
JP2822974B2 (ja) * 1996-03-29 1998-11-11 日本電気株式会社 半導体記憶装置
EP1684343A3 (en) * 1996-10-30 2010-03-03 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor memory device
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
JP2943914B2 (ja) 1997-02-19 1999-08-30 日本電気株式会社 半導体装置およびその製造方法
US6380026B2 (en) 1997-08-22 2002-04-30 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP3180760B2 (ja) 1998-05-13 2001-06-25 日本電気株式会社 半導体装置の製造方法
US6134137A (en) * 1998-07-31 2000-10-17 Micron Technology Inc. Rom-embedded-DRAM
US6380576B1 (en) 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
US6709945B2 (en) 2001-01-16 2004-03-23 Micron Technology, Inc. Reduced aspect ratio digit line contact process flow used during the formation of a semiconductor device
US20030009599A1 (en) * 2001-05-04 2003-01-09 Appian Communications, Inc. Protecting ring network data
US6696336B2 (en) * 2001-05-14 2004-02-24 Micron Technology, Inc. Double sided container process used during the manufacture of a semiconductor device
US7332389B2 (en) * 2003-07-02 2008-02-19 Micron Technology, Inc. Selective polysilicon stud growth
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20060278912A1 (en) * 2004-09-02 2006-12-14 Luan Tran Selective polysilicon stud growth
JP2008010737A (ja) * 2006-06-30 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
US8369001B2 (en) * 2009-07-17 2013-02-05 The United States Of America, As Represented By The Secretary Of The Navy Compact high power terahertz radiation cell
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57120295A (en) * 1981-01-17 1982-07-27 Mitsubishi Electric Corp Semiconductor memory device
JPH0685427B2 (ja) * 1986-03-13 1994-10-26 三菱電機株式会社 半導体記憶装置
KR920005632B1 (ko) * 1987-03-20 1992-07-10 가부시기가이샤 히다찌세이사꾸쇼 다층 산화 실리콘 질화 실리콘 유전체의 반도체장치 및 그의 제조방법
JP2755591B2 (ja) * 1988-03-25 1998-05-20 株式会社東芝 半導体記憶装置

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Publication number Publication date
KR100324120B1 (ko) 2002-02-20
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