JP5064651B2

JP5064651B2 - 半導体記憶装置

Info

Publication number: JP5064651B2
Application number: JP2004287635A
Authority: JP
Inventors: 淳也招
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2003-11-14
Filing date: 2004-09-30
Publication date: 2012-10-31
Anticipated expiration: 2024-09-30
Also published as: US20090053884A1; JP2005167201A; US7442984B2; US20050105330A1; KR101111142B1; CN1617346B; KR20050046595A; CN1617346A; US7915119B2

Description

この発明は、積層ゲート構造を有する半導体記憶装置（特に、不揮発性メモリ）の構造およびその製造方法に関するものである。

従来、積層ゲート構造を有する半導体記憶装置は、コンタクトが活性領域列と活性領域行の交点に設けられていた。なお、活性領域列とは、第１の方向に延在する活性領域であり、活性領域行とは、第１の方向と実質的に直交する第２の方向に延在する活性領域である。

図３−１および図３−２は、このような従来の半導体記憶装置の構造を示す図である。なお、ここでは、半導体記憶装置として、フローティングゲートを有する不揮発性メモリを用いて説明する。図３−１（ａ）は、不揮発性メモリにおけるメモリセルの平面構造を示しており、図３−１（ｂ）は、図３−１（ａ）に示すＡ−Ａ’線におけるメモリセルの断面構造を示しており、図３−１（ｃ）は、図３−１（ａ）に示すＢ−Ｂ’線におけるメモリセルの断面構造を示している。また、図３−２（ａ）は、不揮発性メモリにおけるメモリセルの平面構造を示しており、図３−２（ｂ）は、図３−２（ａ）に示す不揮発性メモリの等価回路を示している。このような構造の半導体記憶装置は、例えば特開平１−１８１５７２号公報（特許文献１）に開示されている。

図３−１に示すように、シリコン基板１００内には、活性領域１０１および素子分離領域１０２が形成されている。なお、活性領域１０１は、第１の方向（図３−１では上下方向）に延在する複数の活性領域列５２と、第１の方向と実質的に直交する第２の方向（図３−１では左右方向）に延在する複数の活性領域行５３からなる。また、活性領域１０１および素子分離領域１０２は、図３−１（ｂ）および図３−１（ｃ）に示すように、側面の境界が傾斜して形成されている（ただし、図３−１（ａ）では、活性領域１０１の上面部分のみが示され、活性領域１０１および素子分離領域１０２の傾斜した側面の境界が省略して示されている）。

また、活性領域１０１上には、第１のゲート絶縁膜１０７が形成されている（図３−１（ａ）および図３−１（ｃ）参照）。
また、第１のゲート絶縁膜１０７および素子分離領域１０２上の一部には、浮遊電極となるフローティングゲート１０３が形成されている（図３−１（ａ）および図３−１（ｃ）参照）。フローティングゲート１０３は、主に不純物をドーピングしたポリシリコンからなる導電性膜であり、公知のＣＶＤ・ホトリソ・エッチング技術により形成される。
また、フローティングゲート１０３上及び行方向において隣り合うフローティングゲート間の領域の素子分離領域上には、第２のゲート絶縁膜１０８を介して制御電極となるコントロールゲート１０４が形成されている（図３−１（ｂ）および図３−１（ｃ）参照）。

コントロールゲート１０４は、主に不純物をドーピングしたポリシリコンおよびシリサイドの２層膜ポリサイドからなる導電性膜であり、公知のＣＶＤ・ホトリソ・エッチング技術により形成される。なお、コントロールゲート１０４は、ワードラインとしても機能する。

また、コントロールゲート１０４、第１の絶縁膜１０７、及び素子分離領域１０２上には、層間絶縁膜１０９が形成される。層間絶縁膜１０９上には上部配線１１０が形成される。（図３−１（ｂ）および図３−１（ｃ）参照）。なお層間絶縁膜１０９内には、層間絶縁膜１０９を貫通して、活性領域１０１と上部配線１１０との電気的接続をとるコンタクト１０６が形成されている（図３−１（ａ）および図３−１（ｂ）参照）。コンタクト１０６は、まず、公知のＣＶＤ・ホトリソ・エッチング技術によって、層間絶縁膜１０９を貫通するコンタクトホールが形成され、次に、コンタクトホールが導電物質であるコンタクト埋め込み材で埋め込まれることによって、形成される。なお、コンタクト埋め込み材には、主にタングステンを用いる。

なお、図３−１（ｂ）および図３−１（ｃ）は、コンタクト１０６が形成された時点の構成を示しているので、この後に形成される上部配線１１０を点線で示している。

このような従来の半導体記憶装置５１は、図３−１（ａ）に示すように、コンタク１０６が活性領域列５２と活性領域行５３の交点に設けられている。このような従来の半導体記憶装置５１を、ビットラインＢＬやワードラインＷＬ、ソースライン（ソースドレインともいう）ＳＬなどの機能的な構成要素で示すと、図３−２（ａ）のようになり、等価回路として示すと、図３−２（ｂ）のようになる。なお、ソースラインＳＬは、活性領域１０１で、コンタクト１０６およびワードラインＷＬと重なっていない部分である。また、図３−２（ａ）中、斜線を付した領域は、フィールドを示している。
特開平１−１８１５７２号公報（図１〜図６）

しかしながら、従来の半導体記憶装置においては、フローティングゲート１０３のパターニング時に第１のゲート絶縁膜１０７の一部がオーバーエッチされる。さらに、コントロールゲート１０４及び第２のゲート絶縁膜１０８のパターニング後のフローティングゲート１０３の除去工程においてさらに第１のゲート絶縁膜１０７がエッチングされる。フローティングゲート１０３はポリシリコン等で形成されているためエッチング工程は、シリコンがエッチングされやすいドライエッチング等が使用される。２度のオーバーエッチングにより第１のゲート酸化膜１０７は完全に除去され、さらに活性領域１０１のシリコンもエッチングされることになる。

近年ではパターニングが微細化されつつあり、これに伴って、ソースラインの配線幅及び厚みが非常に小さくなってきている。エッチングが重なる部分（すなわち、凹部）１０５は、ソースラインの配線幅が小さくなると、深くエッチングされることにより、抵抗値が増大する。そのため、従来の半導体記憶装置は、例えば、データ書き込み時に、電流値が低下して、電荷保持特性が著しく低下するという課題があった。

前述の課題を解決するため、この発明に係る半導体記憶装置は、第１の方向に延在した複数の活性領域列と、第１の方向と実質的に直交する第２の方向に延在し、複数の活性領域列を連結するとともに、浮遊電極のパターニング時に除去される領域である底面及び底面を囲む側面を備えた凹部を有する複数の活性領域行からなる活性領域を備え、活性領域列上には浮遊電極および制御電極を備え、活性領域および制御電極の上に、上部配線の下層となる層間絶縁膜を備え、上部配線と活性領域との電気的接続をとり、底面及び側面に接続する導電部を活性領域行の凹部上に備えたことを特徴とする。

この発明に係る半導体記憶装置は、導電部であるコンタクトを活性領域行の凹部上に備えている。そのため、凹部に導電物質が入るので、抵抗値が増大するのを抑えることができる。

この発明に係る半導体記憶装置は、凹部に導電物質が入るので、抵抗値が増大するのを抑えることができる。そのため、例えば、データ書き込み時に、電流値が低下して、電荷保持特性が低下することを防止することができる。

この発明に係る半導体記憶装置は、導電部であるコンタクトが活性領域行の凹部上に設けられている。すなわち、平面構造において、活性領域列と活性領域行の交点と交点の間で、かつ、フローティングゲートおよびコントロールゲートが形成される際にエッチングが重なる部分の上に設けられている。なお、この発明は、積層ゲート構造を有する半導体記憶装置であれば、すべてに適用が可能である。

以下に、図を参照してこの発明を実施するための最良の形態を説明する。なお、各図は、この発明を理解できる程度に概略的に示してあるに過ぎない。よって、この発明は図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。

以下に、図１−１および図１−２を用いて、この実施例に係る半導体記憶装置の構成を説明する。
図１−１および図１−２は、この発明に係る半導体記憶装置の構造を示す図である。なお、ここでは、半導体記憶装置として、フローティングゲートを有する不揮発性メモリを用いて説明する。図１−１（ａ）は、不揮発性メモリにおけるメモリセルの平面構造を示している。図１−１（ｂ）は、図１−１（ａ）に示すＡ−Ａ’線におけるメモリセルの断面構造を示している。図１−１（ｃ）は、図１−１（ａ）に示すＢ−Ｂ’線におけるメモリセルの断面構造を示している。また、図１−２（ａ）は、不揮発性メモリにおけるメモリセルの平面構造を示しており、図１−２（ｂ）は、図１−２（ａ）に示す不揮発性メモリの等価回路を示している。

図１−１に示すように、シリコン基板１００内には、活性領域１０１および素子分離領域１０２が形成されている。なお、活性領域１０１は、第１の方向（図１−１では上下方向）に延在する複数の活性領域列５２と、第１の方向と実質的に直交する第２の方向（図１−１では左右方向）に延在する複数の活性領域行５３からなる。また、活性領域１０１上の一部には、第１のゲート絶縁膜１０７が形成されている。また、第１のゲート絶縁膜１０７および素子分離領域１０２上には、浮遊電極となるフローティングゲート１０３が選択的に形成されている。また、フローティングゲート１０３上及び行方向において隣り合うフローティングゲート間の領域の素子分離領域上には、第２のゲート絶縁膜１０８を介して制御電極となるコントロールゲート１０４が形成されている。なお、トランジスタは、フローティングゲート１０３およびコントロールゲート１０４によって構成される。また、コントロールゲート１０４、第１の絶縁膜１０７、及び素子分離領域１０２上には、層間絶縁膜１０９が形成される。層間絶縁膜１０９上には上部配線１１０が形成される。また、層間絶縁膜１０９内には、層間絶縁膜１０９を貫通して、活性領域１０１と上部配線１１０との電気的接続をとるコンタクト１０６が形成されている。また、層間絶縁膜１０９上には、上部配線１１０が形成される。

コンタクト１０６は、図１−１（ａ）に示すように、フローティングゲート１０３及びコントロールゲート１０４を形成される際にエッチングが重なる部分（凹部）１０５の上に、凹部１０５の全面を覆うように配置されている。すなわち、コンタクト１０６は、活性領域列５２と活性領域行５３の交点と交点の間で、かつ、横方向に隣接した２個のフローティングゲート１０３の互いに隣接する側の縦方向辺の各延長線（図１−１（ａ）におけるＣ−Ｃ’線およびＤ−Ｄ’線）で挟まれる部分の全面を覆うように配置されている。ここで、「凹部１０５の全面を覆う」または「２個のフローティングゲート１０３の互いに隣接する側の縦方向辺の各延長線で挟まれる部分の全面を覆う」とは、凹部１０５と同じ大きさか、それよりも大きなコンタクト１０６で、凹部１０５を隠すことを意味する。このように配置されたコンタクト１０６は、導電物質であるコンタクト埋め込み材によって形成されている。なお、コンタクト埋め込み材には、主にタングステンを用いる。

このような構成の半導体記憶装置１は、図１−１（ａ）に示すように、コンタクト１０６が活性領域列５２と活性領域行５３の交点と交点の間に設けられている。このような構成の半導体記憶装置１を、ビットラインＢＬやワードラインＷＬ、ソースライン（ソースドレインともいう）ＳＬなどの機能的な構成要素で示すと、図１−２（ａ）のようになり、等価回路として示すと、図１−２（ｂ）のようになる。

なお、このような半導体記憶装置１は、浮遊電極（フローティングゲート１０３）および制御電極（コントロールゲート１０４）からなる複数のトランジスタと、トランジスタ上に形成された層間絶縁膜１０９および上部配線１１０とを備え、複数の活性領域列５２と、複数の活性領域列５２を連結する複数の活性領域行５３からなる活性領域１０１を備え、活性領域行５３上には浮遊電極のパターニング時に除去される領域（凹部１０５）を備え、上部配線１１０と活性領域行５３上の浮遊電極のパターニング時に除去される領域とで、電気的に接続がとられた構成になっている。

以下に、図２−１〜図２−５を用いて、半導体記憶装置の製造方法を説明する。図２−１〜図２−５は、この発明に係る半導体記憶装置の製造方法を示す図である。図２−１〜図２−５の各（ａ）図は、メモリセルの平面構造を示している。図２−１〜図２−５の各（ｂ）図は、メモリセルの断面構造を示し、各（ａ）図のＡ−Ａ’線における断面図である。また、図２−１〜図２−５の各（ｃ）図は、メモリセルの断面構造を示し、各（ａ）図のＢ−Ｂ’線における断面図である。なお、図２−１〜図２−５は、図１−１および図１−２に示す半導体記憶装置１を製造する工程を示すものであり、半導体記憶装置１の構成によっては適宜変更することができる。

まず、図２−１（ａ）〜図２−１（ｃ）に示すように、シリコン基板１００に活性領域１０１および素子分離領域１０２を形成する。
次に、図２−２（ａ）〜図２−２（ｃ）に示すように、活性領域１０１上に第１のゲート絶縁膜１０７を形成し、第１のゲート絶縁膜１０７および素子分離領域１０２上にフローティングゲート１０３を形成する。なお、フローティングゲート１０３は、導電性膜（主に不純物をドーピングしたポリシリコンが用いられる）であり、公知のＣＶＤ・ホトリソ・エッチング技術により形成する。形成工程において、全面形成後パターニングを行う。その際、活性領域１０１上でフローティングゲート１０３を除去する部分（凹部１０５）において、第１のゲート絶縁膜１０７は、オーバーエッチングされる。通常第１のゲート絶縁膜の５０〜７０％程度エッチングされる。

次に、図２−３（ａ）〜図２−３（ｃ）に示すように、全面に第２のゲート絶縁膜１０８を形成し、第２のゲート絶縁膜１０８上にコントロールゲート１０４を形成する。その後公知のＣＶＤ・ホトリソ・エッチング技術によりワードラインWLとして使用する部分以外のコントロールゲート１０４及び第２のゲート絶縁膜１０８を除去する。

次に、図２−４（ａ）〜図２−４（ｃ）に示すように、ワードラインWL下のフローティングゲート１０３以外のフローティングゲート１０３をエッチング処理によって除去する。

次に、図２−５（ａ）〜図２−５（ｃ）に示すように、全面に層間絶縁膜１０９を形成する。その後、活性領域列５２と活性領域行５３の交点と交点の間で、かつ、フローティングゲート１０３およびコントロールゲート１０４が形成される際にエッチングが重なる部分（凹部）１０５の層間絶縁膜１０９をエッチング処理によって除去し、これによって形成された穴（コンタクトホール）に導電物質であるコンタクト埋め込み材（主にタングステン）を埋め込むことによってコンタクト１０６を形成する。なお、「活性領域列５２と活性領域行５３の交点と交点の間で、かつ、フローティングゲート１０３およびコントロールゲート１０４が形成される際にエッチングが重なる部分（凹部）１０５」とは、平面構造において、活性領域列５２と活性領域行５３の交点と交点の間で、かつ、横方向に隣接した２個のフローティングゲート１０３の互いに隣接する側の縦方向辺の各延長線（図２−５（ａ）におけるＣ−Ｃ’線およびＤ−Ｄ’線）で挟まれる部分である。エッチングが重なる部分（凹部）１０５は、フローティングゲート１０３およびコントロールゲート１０４が形成される際にエッチングによって、他の領域よりも深い溝として形成されている。コンタクト１０６は、その凹部１０５の全面を覆うように配置されている。これにより、半導体記憶装置１は、エッチングによってできた溝に導電物質（主にタングステンなど）が埋め込まれるので、ソースライン抵抗の上昇を抑えることができる。なお、コンタクト１０６を形成する際に、コンタクトホールに埋め込まれるタングステンと半導体層である活性領域１０１との間にインプラントをしっかりと打ち込む必要がある。これは、公知のＣＶＤ・ホトリソ・エッチング技術によりコンタクトホールを形成した後に、活性領域１０１と同型の不純物（活性領域１０１がｎ型の場合はｎ型の不純物）を公知のイオン注入技術によりイオン注入し、その後、タングステンを埋め込むことによってなされる。

このように、この実施例に係る半導体記憶装置１の製造方法は、第１の方向に延在した複数の活性領域列５２と、第１の方向と実質的に直交する第２の方向に延在するとともに、凹部１０５を有する複数の活性領域行５３からなる活性領域１０１を形成する工程と、活性領域列５２上に浮遊電極（フローティングゲート１０３）および制御電極（コントロールゲート１０４）を形成する工程と、活性領域１０１および制御電極の上に、上部配線１１０の下層となる層間絶縁膜１０９を形成する工程と、上部配線１１０と活性領域１０１との電気的接続をとる導電部（コンタクト１０６）を活性領域行５３の凹部１０５上に形成する工程とを含む。

またこの実施例に係る半導体記憶装置１の製造方法は、浮遊電極（フローティングゲート１０３）および制御電極（コントロールゲート１０４）からなる複数のトランジスタと、トランジスタ上に形成された層間絶縁膜１０９および上部配線１１０とを備えた半導体記憶装置１の製造方法であって、複数の活性領域列５２と、複数の活性領域列５２を連結する複数の活性領域行５３からなる活性領域１０１を形成する工程と、浮遊電極をパターニングするとともに、活性領域行５３上の所定領域（すなわち、凹部１０５となる領域）を除去する工程と、上部配線１１０と活性領域行５３上の除去された所定領域との電気的接続をとる導電部（コンタクト１０６）を形成する工程とを含む。

またこの実施例に係る半導体記憶装置１の製造方法は、シリコン基板１００に、第１の方向に延在した複数の活性領域列５２と第１の方向と実質的に直交する第２の方向に延在するとともに凹部１０５を有する複数の活性領域行５３からなる活性領域１０１、および、素子分離領域１０２を形成する工程と、活性領域１０１上の一部に第１のゲート絶縁膜１０７を形成する工程と、第１のゲート絶縁膜１０７および素子分離領域１０２上にフローティングゲート１０３を形成する工程と、フローティングゲート１０３が形成された領域ではフローティングゲート１０３上に、またフローティングゲート１０３が形成されていない領域では活性領域１０１上に、第２のゲート絶縁膜１０８を形成する工程と、第２のゲート絶縁膜１０８上にコントロールゲート１０４を形成する工程と、活性領域１０１およびコントロールゲート１０４上に、上部配線１１０の下層となる層間絶縁膜１０９を形成する工程と、上部配線１１０と活性領域１０１との電気的接続をとるコンタクト１０６を活性領域行５３の凹部１０５上に形成する工程とを含む。

この発明に係る半導体記憶装置１は、凹部１０５が、データの書き込み時に、電荷をフローティングゲート１０３に送るとともに、データの読み出し時に、フローティングゲート１０３およびコントロールゲート１０４により形成されるトランジスタの拡散層となるソースラインＳＬとして機能する。

この発明に係る半導体記憶装置１は、以下のような効果を有する。コンタクト１０６は、活性領域列５２と活性領域行５３の交点と交点の間で、かつ、フローティングゲート１０３およびコントロールゲート１０４が形成される際にエッチングが重なる部分（凹部）１０５の全面を覆うように配置され、導電物質であるコンタクト埋め込み材によって埋め込まれる。そのため、この発明に係る半導体記憶装置１は、シリコン基板１００の深い掘れ（すなわち、フローティングゲート１０３およびコントロールゲート１０４が形成される際にエッチングによってできた溝）に起因するソースラインの電流経路方向（図１−１（ａ）に示すＡ−Ａ’方向）におけるソースライン抵抗の増大は回避され、しかも、ソースライン抵抗が従来の半導体記憶装置５１よりも低減することができる。

また、コンタクト１０６は、活性領域列５２と活性領域行５３の交点と交点の間に配置している。そのため、コンタクト１０６の底部における活性領域１０１との接触面積は、コンタクト１０６が従来の半導体記憶装置（図３−１（ａ）参照）のように活性領域列５２と活性領域行５３の交点上に配置される場合に比べて小さくなる。ここで、コンタクト抵抗増加の影響が考えられる。しかしながら、近年のパターニングの微細化に伴い、例えば素子分離方法を従来のＬＯＣＯＳ法からＳＴＩ（シャロートレンチ分離）法に変更する場合に、活性領域１０１と素子分離領域１０２との境界に、ＳＴＩ形成工程でのウェット処理に起因する溝（ディボット）が発生する。そのため、コントロールゲート１０４を形成する工程において、ディボットの導電性膜をエッチングするために過剰なエッチングが必要となり、ソースラインＳＬの基板掘れがさらに大きくなる。しかしながら、ソースラインＳＬの基板掘れの方がコンタクト１０６の底部における活性領域１０１との接触面積よりも電流経路全体の抵抗に大きく影響する。そのため、この発明に係る半導体記憶装置１は、ソースラインＳＬの基板掘れの影響を回避する方向に作用する。その結果、この発明に係る半導体記憶装置１は、データの書き込み時の電流値が増加するので、電荷保持特性を向上させることができる。

また、コンタクト１０６は、図２−５（ａ）に示すように、素子分離領域１０２から十分離れて配置されている。そのため、この発明に係る半導体記憶装置１は、従来の半導体記憶装置５１のような構造（図３−１（ａ）参照）と比べて、コンタクト１０６のパターン形成時における平面構造の横方向（Ａ−Ａ’方向）のパターニング合わせのズレ許容範囲を大きくすることができ、歩留まりの安定性を増大することができる。

この発明に係る半導体記憶装置１は、平面構造の横方向（Ａ−Ａ’方向）において、コンタクト１０６を小さく形成し、コンタクト１０６近傍のコントロールゲート１０４を大きく形成することが好ましい。これにより、この発明に係る半導体記憶装置１は、コントロールゲート１０４の配線幅を著しく小さくすることができるとともに、ソースライン抵抗をより一層低減することができる。

半導体記憶装置１は、浮遊電極（フローティングゲート１０３）および制御電極（コントロールゲート１０４）からなる複数のトランジスタと、トランジスタ上に形成された層間絶縁膜１０９および上部配線１１０とを備え、複数の活性領域列５２と、複数の活性領域列５２を連結する複数の活性領域行５３からなる活性領域１０１を備え、活性領域行５３上には浮遊電極のパターニング時に除去される領域（凹部１０５）を備え、上部配線１１０と活性領域行５３上の浮遊電極のパターニング時に除去される領域とで、電気的に接続がとられた構成となっている。

したがって、半導体記憶装置１は、トランジスタ上に形成された上部配線１１０と、活性領域行５３上の浮遊電極のパターニング時に除去される領域（凹部１０５）とで、電気的に接続がとられている。そのため、抵抗値が増大するのを抑えることができる。

この発明に係る半導体記憶装置の構造を示す図である。この発明に係る半導体記憶装置の構造を示す図である。この発明に係る半導体記憶装置の製造工程を示す図である。この発明に係る半導体記憶装置の製造工程を示す図である。この発明に係る半導体記憶装置の製造工程を示す図である。この発明に係る半導体記憶装置の製造工程を示す図である。この発明に係る半導体記憶装置の製造工程を示す図である。従来の半導体記憶装置の構造を示す図である。従来の半導体記憶装置の構造を示す図である。

符号の説明

１ …半導体記憶装置
５２ …活性領域列
５３ …活性領域行
１００ …シリコン基板
１０１ …活性領域
１０２ …素子分離領域
１０３ …フローティングゲート（浮遊電極）
１０４ …コントロールゲート（制御電極）
１０５ …エッチングが重なる部分（凹部）
１０６ …コンタクト（導電部）
１０７ …第１のゲート絶縁膜
１０８ …第２のゲート絶縁膜
１０９ …層間絶縁膜
１１０ …上部配線

Claims

第１の方向に延在した複数の活性領域列と、前記第１の方向と実質的に直交する第２の方向に延在し、前記複数の活性領域列を連結するとともに、浮遊電極のパターニング時に除去される領域である底面及び該底面を囲む側面を備えた凹部を有する複数の活性領域行からなる活性領域を備え、
前記活性領域列上には前記浮遊電極および制御電極を備え、
前記活性領域および前記制御電極の上に、上部配線の下層となる層間絶縁膜を備え、
前記上部配線と前記活性領域との電気的接続をとり、前記底面及び前記側面に接続する導電部を前記活性領域行の前記凹部上に備えたことを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
前記導電部は、前記凹部が隠れる大きさを有することを特徴とする半導体記憶装置。
請求項１又は請求項２に記載の半導体記憶装置において、
前記活性領域列上であって、前記浮遊電極の下に第１の絶縁膜を備え、
前記第１の絶縁膜は前記活性領域行の前記凹部周辺に延在することを特徴とする半導体記憶装置。
請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置において、
前記半導体記憶装置は前記活性領域と該活性領域を画成する素子分離領域とを有する基板に形成されるものであって、
前記基板の上面から前記素子分離領域の底面までの距離は該上面から前記凹部の前記底面までの距離よりも大きいことを特徴とする半導体記憶装置。
請求項１乃至請求項４のいずれか一つに記載の半導体記憶装置において、
前記浮遊電極は、前記凹部に対応する幅で前記第２の方向に複数分割されていることを特徴とする半導体記憶装置。
浮遊電極および制御電極からなる複数のトランジスタと、前記トランジスタ上に形成された層間絶縁膜および上部配線とを備えた半導体記憶装置であって、
第１の方向に延在した複数の活性領域列と、前記第１の方向と実質的に直交する第２の方向に延在し、前記複数の活性領域列を連結する複数の活性領域行からなる活性領域を備え、
前記活性領域列上には浮遊電極および制御電極を備え、
前記活性領域行上には底面及び該底面を囲む側面によって画成され、前記浮遊電極のパターニング時に除去される領域を備え、
前記上部配線と前記底面及び前記側面とを接続することによって、該上部配線と前記活性領域行上の前記浮遊電極のパターニング時に除去される領域とで、電気的に接続が取られていることを特徴とする半導体記憶装置。
請求項６に記載の半導体記憶装置において、
前記パターニング時に除去する領域に導電部を埋め込むことによって、前記上部配線と前記パターニング時に除去される領域とを電気的に接続することを特徴とする半導体記憶装置。
請求項７に記載の半導体記憶装置において、
前記導電部は、前記パターニング時に除去する領域が隠れる大きさを有することを特徴とする半導体記憶装置。
請求項６乃至請求項８のいずれか一つに記載の半導体記憶装置において、
前記浮遊電極は、前記パターニング時に除去する領域に対応する幅で前記活性領域行の延在する方向に複数分割されていることを特徴とする半導体記憶装置。