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JP3492348B2 - 半導体装置用パッケージの製造方法 - Google Patents

半導体装置用パッケージの製造方法

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JP3492348B2
JP3492348B2 JP2001394694A JP2001394694A JP3492348B2 JP 3492348 B2 JP3492348 B2 JP 3492348B2 JP 2001394694 A JP2001394694 A JP 2001394694A JP 2001394694 A JP2001394694 A JP 2001394694A JP 3492348 B2 JP3492348 B2 JP 3492348B2
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semiconductor device
circuit board
semiconductor element
external connection
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隆廣 飯島
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置用パッケ
ージの製造方法に関し、更に詳細には半導体素子が搭載
される回路基板内にキャパシターが配設された半導体装
置用パッケージの製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は、搭載される半導体
素子の動作周波数が高周波化されつつあり、これに伴な
い半導体素子に供給する電源等の安定化を図ることが必
要となってきている。このためには、半導体素子を搭載
する半導体装置用パッケージ内に、チップコンデンサ等
のキャパシターを設けることがなされている。この様
に、チップコンデンサ等のキャパシターが内設された半
導体装置用パッケージを用いた半導体装置として、本発
明者の一人は、先に特願２０００−２７６５１４明細書
において、図１２に示す半導体装置を提案した。図１２
に示す半導体装置１００は、多層回路基板である半導体
装置用パッケージ１０４（以下、単にパッケージ１０４
と称する）に半導体素子１０２が搭載されて形成されて
おり、半導体装置用パッケージ１０４は、ガラスエポキ
シ基板等から成る板状のコア材１０６の両面に、導体パ
ターン１０８，１０８・・が多層に形成されている。多
層に形成された導体パターン１０８，１０８・・は、コ
ア材１０６を貫通するヴィア１１０，１１０や絶縁層１
１４，１１４・・を貫通するヴィア１１２，１１２等に
より電気的に接続されている。かかるパッケージ１０４
には、コア材１０６にルータ等によって形成された凹部
１１６内に、キャパシター１１８が内挿されている。こ
のキャパシター１１８は、シリコン基板１１８ａの一面
側に形成された誘電材料から成る皮膜１１８ｂの表面に
導電性皮膜１１８ｃが形成されたものである。かかるキ
ャパシター１１８は、凹部１１６の内壁面に沿って形成
された金属めっき皮膜１２０上に導電性接着材１２２に
よって接着されている。
【０００３】
【発明が解決しようとする課題】図１２に示す半導体装
置１００によれば、キャパシター１１８を搭載した半導
体素子１０２の近傍のパッケージ１０４内に設けること
ができ、半導体素子１０２に供給する電源等の安定化を
図ることできる。このため、動作周波数が高周波化され
た半導体素子１０２を搭載しても、電源等の不安定化に
因る誤動作を防止できる。しかしながら、図１２に示す
半導体装置１００でも、更に一層高速化（高周波化）さ
れた半導体素子を搭載する場合には、半導体素子に供給
する電源等の更に一層の安定化が要請されることを知っ
た。本発明者等は、図１２に示す半導体装置１００につ
いて、更に一層高速化（高周波化）された半導体素子を
搭載した場合、半導体素子１０２に供給する電源等の安
定化を図ることができない原因について検討した。この
半導体装置１００では、キャパシター１１８がパッケー
ジ１０４の略中間部を形成するコア１０６に形成された
凹部１１６内に内挿されていると共に、搭載された半導
体素子１０２の電極端子からキャパシター１１８に至る
導電回路が屈曲されて形成されている。このため、半導
体素子１０２の電極端子からキャパシター１１８に至る
導電回路が長く且つ接続個所も多くなり、半導体装置１
００の外部接続端子から半導体素子１０２に至る導電回
路のインダクタンスが大きくなることに起因し、半導体
素子１０２に供給する電源等が不安定となり易いことが
判明した。そこで、本発明の課題は、搭載した半導体素
子の電極端子からキャパシターに至る導電回路を可及的
に短縮し得る半導体装置用パッケージの製造方法を提供
することにある。
【０００４】
【課題を解決するための手段】本発明者等は、前記課題
を解決するには、パッケージ１０４の半導体素子１０２
の搭載面に形成される、半導体素子１０２の電極端子と
接続される接続パッドに、キャパシター１１８の外部接
続端子を直接接続するように、キャパシター１１８をパ
ッケージ１０４に内設することが有効であると考え検討
した結果、本発明に到達した。すなわち、本発明は、回
路基板内にキャパシターが配設された半導体装置用パッ
ケージを製造する際に、金属板の一面側に、搭載される
半導体素子の電極端子が直接接続される一面側を密着状
態として形成した接続パッドのうち、前記キャパシター
が接続されるキャパシター用接続パッドの他面側に、前
記キャパシターの外部接続端子を直接接続した後、前記
接続パッド及びキャパシターの外部接続端子の各々と電
気的に接続された導体回路を具備する回路基板を、前記
金属板の一面側に形成し、次いで、前記金属板の他面側
にエッチングを施し、少なくとも前記接続パッドの一面
側を含む回路基板の半導体素子搭載面を露出することを
特徴とする半導体装置用パッケージの製造方法にある。
【０００５】更に、本発明は、回路基板内にキャパシタ
ーが配設された半導体装置用パッケージを製造する際
に、金属板の一面側に、搭載される半導体素子の電極端
子が直接接続される外部接続端子の接続面の一面側を密
着状態とするように、前記キャパシターを載置した後、
前記キャパシターの他の外部接続端子と電気的に接続さ
れた導体回路を具備する回路基板を前記金属板の一面側
に形成し、次いで、前記金属板の他面側にエッチングを
施し、少なくとも前記半導体素子の電極端子が直接接続
されるキャパシターの外部接続端子の接続面を含む回路
基板の半導体素子搭載面を露出することを特徴とする半
導体装置用パッケージの製造方法にある。
【０００６】かかる本発明において、キャパシターとし
て、シリコン基板の両面側に外部接続端子を形成した両
面配線型のキャパシターを用いることによって、半導体
素子の電極端子とパッケージの外部接続端子とを、キャ
パシターを介して電気的に接続する導体回路の長さを更
に短縮できる。更に、回路基板の一面側の半導体素子搭
載面に形成し、キャパシターの外部接続端子と直接接続
したキャパシター用接続パッドと、前記回路基板の他面
側に形成した基板用外部接続端子とをキャパシターを介
して電気的に接続する導体回路を、最短距離とするに
は、前記キャパシター用接続パッドから回路基板の他面
側に垂下した垂線方向に基板用外部接続端子を形成し、
且つ前記導体回路を実質的に直線状に形成することが好
ましい。かかる回路基板を多層回路基板とする場合に
は、前記多層回路基板の一面側の半導体素子搭載面に形
成したキャパシター用接続パッドと、前記多層回路基板
の他面側に形成した基板用外部接続端子とをキャパシタ
ーを介して電気的に接続する導体回路を、各層を貫通す
る貫通孔内に金属を充填して形成したヴィアを直線状に
積層して形成することにより、回路基板の他面側に形成
した基板用外部接続端子とをキャパシターを介して電気
的に接続する導体回路を最短距離とすることができる。
【０００７】本発明によって得た半導体装置用パッケー
ジ（以下、単にパッケージと称することがある）では、
その半導体素子搭載面に半導体素子を搭載すると、キャ
パシターの外部接続端子と対応する半導体素子の電極端
子は、半導体素子搭載面に一面側が露出して形成された
接続パッドのうち、他面側にキャパシターの外部接続端
子が直接接続されている接続パッドの一面側に直接接続
される。或いはキャパシターの外部接続端子と対応する
半導体素子の電極端子は、半導体素子搭載面に露出して
いるキャパシターの外部接続端子の接続面に直接接続さ
れる。このため、半導体素子の電極端子とキャパシター
の電極端子とは、接続パッドを介して或いは直接接続さ
れる結果、両端子間の導体回路距離を可及的に短く且つ
接続個所も少なくでき、半導体素子の電極端子とキャパ
シターの電極端子とを電気的に接続する導体回路のイン
ダクタンスを低くできる。
【０００８】
【発明の実施の形態】半導体素子が搭載される回路基板
内にキャパシターが配設された半導体装置用パッケージ
を用いた半導体装置を図１に示す。図１に示す半導体装
置１０は、キャパシター１８が内設された半導体装置用
パッケージ１４（以下、パッケージと称することがる）
の一面側には、補強材としての枠状の金属板１１が薄樹
脂層１３を介して接合され、金属板１１が枠状に開口さ
れて形成された半導体素子搭載面に、半導体素子１２が
フリップチップ接続により搭載されている。このパッケ
ージ１４は、導体パターン１６，１６・・が形成された
絶縁層としての樹脂層１４ａ，１４ｂ，１４ｃが積層さ
れた多層回路基板であって、各層に形成された導体パタ
ーン１６，１６・・は、各層を貫通して形成されたヴィ
ア２０，２０・・により電気的に接続されている。かか
るパッケージ１４の他面側には、基板用外部接続端子と
してのはんだボール２４，２４・・が装着されており、
はんだボール２４，２４・・は、導体パターン１６及び
ヴィア２０等から成る導体回路によって半導体素子１２
の電極端子と電気的に接続されている。尚、パッケージ
１４の他面側には、はんだボール２４，２４・・の部分
を除きソルダーレジスト２３によって覆われている。
【０００９】このパッケージ１４に内設されたキャパシ
ター１８は、図２に示す様に、シリコン基板２２の両面
側に外部接続端子１８ａ，１８ａ，１８ｂ，１８ｂが形
成された両面配線型のキャパシターである。かかるシリ
コン基板２２には、貫通する貫通孔４２が形成されてお
り、シリコン基板２２の一面側及び貫通孔４２の内壁面
には、酸化膜層２６が形成されている。かかる酸化膜層
２６上には、導体パターン４６ａ及び５２ｂから成る導
体回路と導体パターン５２ａから成る導体回路とのう
ち、導体パターン４６ａと導体パターン５２ａとが、誘
電体層４８を挟み隣接して形成されており、導体パター
ン４６ａ及び５２ｂから成る導体回路と導体パターン５
２ａから成る導体回路との各一端部側には、バンプ状の
外部接続端子１８ａ，１８ａが形成されている。更に、
この両導体回路の各他端部には、シリコン基板２２を貫
通する貫通孔４２，４２内にめっき等により金属が充填
されて形成されたヴィアを経由してシリコン基板２２の
他面側に延出され、接続面が平坦面に形成された外部接
続端子１８ｂ，１８ｂに接続されている。
【００１０】かかるキャパシター１８の一面側に形成さ
れたバンプ状の外部接続端子１８ａ，１８ａは、図１及
び図３に示す様に、パッケージ１４の半導体素子搭載面
に形成され、一面側が半導体素子１２の電極端子が直接
接続された接続パッド３２，３２・・のうち、キャパシ
ター用接続パッド３２ｃ，３２ｃの他面側に直接接続さ
れている。したがって、半導体素子１２の電極端子（は
んだバンプ）１２ａ，１２ａとキャパシター１８の一面
側に形成された外部接続端子１８ａ，１８ａとは、接続
パッド３２ｃ，３２ｃを介して接続されており、図１２
に示す半導体装置１００の半導体素子１０２の電極端子
とキャパシター１１８とを電気的に接続する導体回路に
比較して、短距離で且つ接続個所も少なくできる。
【００１１】かかるキャパシター１８の他面側に形成さ
れた外部接続端子１８ｂ，１８ｂは、パッケージ１４の
他面側に装着された基板用外部接続端子としてのはんだ
ボール２４，２４と、各層に形成されたヴィア２０，２
０・・が積層されて形成された導体回路によって電気的
に接続されている。図１に示す半導体装置１０では、キ
ャパシター用接続パッド３２ｃ，３２ｃとはんだボール
２４，２４とを、キャパシター１８を介して電気的に接
続する、ヴィア２０，２０・・が積層されて形成された
導体回路を、最短距離となるように形成することによっ
て、導体回路のインダクタンスを更に低下できる。ここ
で、「最短距離」とは、キャパシター用接続パッド３２
ｃ，３２ｃからパッケージ１４の他面側に垂下した垂線
方向に、はんだボール２４，２４が形成されていると共
に、キャパシター用接続パッド３２ｃ，３２ｃとはんだ
ボール２４，２４を接続する導体回路が実質的に直接状
に形成されていることを言う。
【００１２】図１に示す半導体装置１０の様に、接続パ
ッド３２，３２・・とはんだボール２４，２４・・とを
接続する導体回路が、各層に形成されたヴィア２０，２
０・・が積層されて形成されている場合、ヴィア２０，
２０・・は、銅等の金属が充填されて形成された充填ヴ
ィアとすることが、形成したヴィア２０の端面を平坦化
し易く、ヴィア２０，２０・・を直線状に積層し易くな
る。かかる図１〜図３に示す半導体装置１０を構成する
パッケージ１４は、図４〜図６に示す方法で製造でき
る。先ず、銅等の金属から成る金属板１１ａの一面側
に、ポリイミド等の樹脂を塗布して薄樹脂層１３を形成
する［図４（ａ）］。更に、薄樹脂層１３の表面上に無
電解めっき等によって銅等の薄膜金属層を形成し、この
薄膜金属薄膜を給電層とする電解めっきにより形成した
金属層に、フォトリソ法等の公知の方法でパターニング
して接続パッド３２，３２・・を形成する［図４
（ｂ）］。この接続パッド３２，３２・・は、金属板１
１ａに形成された薄樹脂層１３に、半導体素子１２の電
極端子が直接接続される一面側が密着状態で形成され
る。かかる接続パッド３２，３２・・のうち、キャパシ
ター用接続パッド３２ｃ，３２ｃの他面側に、キャパシ
ター１８の一面側に形成された外部接続端子１８ａ，１
８を、はんだ等のろう材を用いて接合してキャパシター
１８を搭載する［図４（ｃ）］。この様に、キャパシタ
ー１８が搭載された金属板１１ａの一面側には、キャパ
シター１８の他面側に形成された外部接続端子１８ｂ、
１８ｂが樹脂で覆われるように、樹脂層１４ａをラミネ
ートする［図４（ｄ）］。この樹脂層１４ａは、エポキ
シ、ポリイミド、ポリフェニレンエーテル等の樹脂の塗
布、或いはこれらの樹脂から成る樹脂シートの積層によ
って形成できる。
【００１３】形成した樹脂層１４ａにエッチングやレー
ザによって、ヴィア形成用の凹部３４，３４・・を形成
する［図４（ｅ）］。この凹部３４，３４・・の底面に
は、接続パッド３２やキャパシター１８の外部接続端子
１８ｂが露出する。かかる凹部３４，３４・・の底面及
び内壁面を含む樹脂層１４ａの全面に、無電解めっき等
により形成した銅等の金属薄膜を給電層とする電解めっ
きを施し、凹部３４，３４・・を銅等の金属で充填する
と共に、金属層３６を形成する［図４（ｆ）］。この電
解めっきとしては、陽極と陰極とが所定の周期で反転す
るＰＲ電解めっきを採用することが好ましい。特に、凹
部３４，３４・・内に銅等の金属を充填するフォワード
電流を流す陽極と陰極とが所定の周期で反転し、このフ
ォワード電流の流れる方向と反対の方向にリバース電流
を流すＰＲで電解めっきによって、凹部３４，３４・・
内の金属薄膜上に金属皮膜を形成した後、凹部３４，３
４・・内の残余の部分に、直流電流を流す直流電解めっ
きを施して銅等の金属を充填してヴィア２０，２０・・
を形成することが、小径の凹部内にも所定時間内で充分
に金属を充填してヴィアを形成でき好ましい。かかる電
解めっきを終了した後、金属層３６の表面を平坦面に形
成すべく、金属層３６の表面に研磨を施してもよい。
【００１４】次いで、金属層３６にフォトリソ法等の公
知の方法でパターニングして導体パターン１６，１６・
・を形成する［図４（ｇ）］。更に、形成した導体パタ
ーン１６，１６・・が樹脂で覆われるように、樹脂層１
４ｂをラミネートし、形成した樹脂層１４ｂにエッチン
グやレーザによって、ヴィア形成用の凹部３４，３４・
・を形成する。この凹部３４，３４・・の底面には、導
体パターン１６やヴィア２０が露出する［図５
（ａ）］。この様に、樹脂層１４ｂに形成した凹部３
４，３４・・には、図４（ｆ）の工程と同様にして、ヴ
ィア２０及び導体パターン１６を形成する。同様にし
て、樹脂層１４ｂに形成した導体パターン１６等が覆わ
れるように形成した樹脂層１４ｃにも、ヴィア２０等を
形成した後［図５（ｂ）］、樹脂層１４ｃの表面に、基
板用外部接続端子としてのはんだボール２４が装着され
るパッド部分を除いてソルダレジスト２３を塗布する
［図５（ｃ）］。
【００１５】その後、半導体素子１２の電極端子１２
ａ，１２ａ・・と接続される接続パッド３２，３２・・
の一面側を含む半導体素子搭載面を露出すべく、金属板
１１ａにエッチングを施す。かかる金属板１１ａのエッ
チングは、金属板１１ａの全部を除去するものであって
もよいが、半導体素子１２が搭載される半導体素子搭載
面のみが部分的に露出されるように、金属板１１ａの半
導体素子搭載面を覆う部分のみをエッチングして除去
し、図６に示す枠状の金属板１１で補強されたパッケー
ジ１４を形成することが好ましい。かかる金属板１１ａ
にエッチングを施す際に、金属板１１ａと樹脂層１４ａ
との間の薄樹脂層１３は、通常、金属板１１ａをエッチ
ングするエッチング液にはエッチングされず、金属板１
１ａの半導体素子搭載面を覆う部分のエッチングが終了
したときには、それ以上のエッチングが進行しない。こ
のため、接続パッド３２の一面側がエッチングされる過
剰エッチングを防止できる。更に、金属板１１ａと異な
る色彩の樹脂から成る薄樹脂層１３を形成しておけば、
金属板１１ａのエッチングを施す部分のエッチングが終
了したとき、その部分の色彩が代わり、エッチングが終
了したことを直ちに判断できる。この様に、金属板１１
ａに所要のエッチングが終了した後、薄樹脂層１３の露
出部分を、金属板１１ａをエッチングすることなく薄樹
脂層１３をエッチングするエッチング液によってエッチ
ングし、接続パッド３２，３２・・の一面側を露出す
る。
【００１６】図６に示すパッケージ１４に半導体素子１
２を搭載して図１に示す半導体装置１０を得るには、樹
脂層１４ｃの表面に形成したパッド上にはんだボールを
載置した後、リフローを施すことによって、基板用外部
接続端子としてのはんだボール２４を装着できる。次い
で、枠状に形成された金属板１１の開口部に露出する樹
脂層１４ａの半導体素子搭載面に、半導体素子１２を搭
載する。その際に、半導体素子１２の電極端子（はんだ
バンプ）１２ａ，１２ａ・・の各々を対応する接続パッ
ド３２の一面側に当接し、リフローして接合することに
よって、図１に示す半導体装置１０を形成できる。図１
に示す半導体装置１０では、キャパシター１８の外部接
続端子１８ａ，１８ｂとキャパシター用接続パッド３２
ｃ，３２ｃを介して接続されている半導体素子１２の電
極端子１２ａ，１２ａのうち、一方の電極端子を電源用
とし、他方の電極端子を接地用とすることによって、半
導体素子１２に供給する電源等の安定化を図ることでき
る。このため、動作周波数が高周波化された半導体素子
１２を搭載しても、電源等の不安定化に因る誤動作を防
止できる。
【００１７】ところで、図１〜図６に示すキャパシター
１８としては、市販されているキャパシターを用いるこ
とができるが、市販されていない場合には、図７に示す
方法で得ることができる。先ず、シリコン基板４０の一
面側に開口するヴィア形成用の凹部４２ａ，４２ａを形
成し、凹部４２ａ，４２ａの内面を含むシリコン基板４
０の一面側の全面に酸化膜４４を形成する［図７
（ａ）］。この凹部４２ａ，４２ａは、レーザや反応性
イオンエッチング（ＲＩＥ）によって形成できる。かか
る酸化膜４４の全面に、Ti-Cuから成る薄膜金属層をス
パッタ等で形成した後、薄膜金属層を給電層とする電解
めっきで凹部４２ａ，４２ａの銅等の金属で充填すると
共に、薄膜金属層上に所定厚さの金属層を形成する。次
いで、形成した金属層にフォトリソ法等の公知の方法で
パターニングを施し、導体パターン４６ａ等を形成する
［図７（ｂ）］。
【００１８】導体パターン４６ａ等が形成されたシリコ
ン基板４０の一面側の全面に、Ti-Ptから成る密着層を
スパッタ等で形成した後、SrTiO3，BaTiO3，TaO5等の誘
電体層４８ａをスパッタで形成する［図７（ｃ）］。こ
の誘電体層４８ａには、フォトリソ法等の公知の方法パ
ターニングを施して導体パターン４６ａを覆う誘電体層
４８のみを残すと共に、誘電体層４８にヴィア穴５０ａ
を形成する［図７（ｄ）］。かかる誘電体層４８等が形
成されたシリコン基板４０の一面側の全面には、Ti-Cu
から成る薄膜金属層をスパッタ等で形成した後、薄膜金
属層を給電層とする電解めっきによって、ヴィア穴５０
ａに銅等の金属を充填してヴィア５０を形成すると共
に、所定厚さの銅等から成る金属層５２を形成する［図
７（ｅ）］。形成した金属層５２には、フォトリソ法等
の公知の方法パターニングを施し、導体パターン５２ａ
と、ヴィア５０により導体パターン４６ａと電気的に接
続された導体パターン５２ｂとを形成する［図７
（ｆ）］。かかる導体パターン５２ａ、５２ｂには、外
部接続端子１８ａ，１８ａとしてのはんだバンプを形成
する。
【００１９】その後、シリコン基板４０の他面側を研磨
し、凹部４２ａ，４２ａの底部を除去して貫通孔４２と
し、貫通孔４２内の充填金属の端面を露出することによ
り、ヴィア５２，５２を形成する［図７（ｇ）］。この
様にヴィア５２，５２の端面が露出するシリコン基板２
２の他面側には、図２に示す様に、ヴィア５２，５２の
露出端面を除いてエポキシ、ポリイミド等の保護層１７
を形成した後、接続面が平坦な外部接続端子１８ｂ，１
８ｂを導体パターン５２ａ，５２ｂ，４６ａと同様な方
法で形成し、図２に示すキャパシター１８を得ることが
できる。図２に示すキャパシター１８では、導体パター
ン４６ａ及び５２ｂから成る導体回路と導体パターン５
２ａから成る導体回路とは、導体パターン４６ａと導体
パターン５２ａとが誘電体層４８を挟み隣接して形成さ
れており、キャパシター機能を奏する。
【００２０】この様にして得られた図２に示すキャパシ
ター１８が搭載された図１に示す半導体装置１０では、
キャパシター１８の外部接続端子１８ａ，１８ａと半導
体素子１２の電極端子１２ａ，１２ａは、キャパシター
用接続パッド３２ｃを介して電気的に接続されている。
この点、図８に示す半導体装置１０では、キャパシター
１８の一面側に形成された外部接続端子１８ｃ、１８ｃ
の平坦な接続面に半導体素子１２の電極端子１２ａ，１
２ａが直接接続されており、図４に示す半導体装置１０
よりも更にキャパシター１８と半導体素子１２との間の
導体回路距離を短縮できる。すなわち、図８に示す半導
体装置１０に用いたキャパシター１８は、図９に示す様
に、他の電子部品の端子と接続される外部接続端子１８
ｂ，１８ｃの接続面は平坦面に形成されている。このた
め、キャパシター１８が配設されたパッケージ１４で
は、図１０に示す様に、半導体素子搭載面に外部接続端
子１８ｃ，１８ｃの平坦な接続面が露出しており、半導
体素子１２の対応する電極端子１２ａ，１２ａと直接接
続できる。
【００２１】かかる図９に示すキャパシター１８の他面
側に形成された外部接続端子１８ｂ，１８ｂは、図８及
び図１０に示す様に、パッケージ１４の他面側に装着さ
れた基板用外部接続端子としてのはんだボール２４，２
４と、各層に形成されたヴィア２０，２０・・が積層さ
れて形成された導体回路によって電気的に接続されてい
る。このため、図８に示す半導体装置１０では、半導体
素子１２の電極端子１２ａ，１２ａが直接接続されるキ
ャパシター１８の外部接続端子１８ｃ，１８ｃとはんだ
ボール２４，２４とを、キャパシター１８の本体を介し
て電気的に接続する、ヴィア２０，２０・・が積層され
て形成された導体回路を、最短距離となるように形成す
ることによって、導体回路のインダクタンスを更に低下
できる。ここで、「最短距離」とは、半導体素子１２の
電極端子１２ａ，１２ａが直接接続されるキャパシター
１８の外部接続端子１８ｃ，１８ｃからパッケージ１４
の他面側に垂下した垂線方向に、はんだボール２４，２
４が形成されていると共に、キャパシター１８の外部接
続端子１８ｃ，１８ｃとはんだボール２４，２４を接続
する導体回路が実質的に直接状に形成されていることを
言う。
【００２２】かかる図９に示すキャパシター１８は、図
７に示すキャパシター１８の製造工程のうち、図７
（ｆ）の工程を除いて略同一工程で得ることができる。
この図７（ｆ）の工程では、フォトリソ法等の公知の方
法パターニングを施し、導体パターン５２ａと、ヴィア
５０により導体パターン４６ａと電気的に接続された導
体パターン５２ｂとを形成する際に、はんだバンプから
成る外部接続端子１８ａ，１８ａ（図２）に代えて、半
導体素子１２の電極端子（はんだバンプ）１２ａ，１２
ａと接続し得る平坦な接続面を具備する外部接続端子１
８ｃ，１８ｃを導体パターン５２ａ，５２ｂに形成す
る。この様にして得られた図９に示すキャパシター１８
を用いて図８に示すパッケージ１４を形成する際も、図
４〜図６に示す製造工程と略同一工程で得ることができ
るが、図４（ａ）〜（ｃ）の工程を図１１（ａ）〜
（ｃ）に示す工程に変更する。すなわち、銅等の金属か
ら成る金属板１１ａの一面側に、ポリイミド等の樹脂か
ら成る薄樹脂層１３を形成した後［図１１（ａ）］、薄
樹脂層１３の表面上に無電解めっき等によって形成した
銅等の金属薄膜を給電層とする電解めっきにより形成し
た金属層に、フォトリソ法等の公知の方法でパターニン
グして接続パッド３２，３２・・を形成する［図１１
（ｂ）］。この工程では、図１（ｂ）に示す工程の様
に、キャパシター用接続パッド３２ｃ，３２ｃを形成し
ない。このため、形成された接続パッド３２，３２・・
は、パッケージ１４を構成するキャパシター１８以外の
導体パターン等に接続されるヴィア２０と接続される。
【００２３】次いで、薄樹脂層１３が露出している部分
に、図９に示すキャパシター１８を載置する［図１１
（ｃ）］。この際に、キャパシター１８の外部接続端子
１８ｃ，１８ｃの平坦な接続面が薄樹脂層１３の露出面
に当接するように、キャパシター１８を載置する。その
後、図４（ｄ）〜（ｇ）、図５（ａ）〜（ｃ）及び図６
に示す各工程を通過することによって、図８に示す半導
体装置を構成するパッケージ１４を得ることができる。
以上、説明してきた半導体装置１０を形成するパッケー
ジ１４は、三層の多層回路基板であったが、三層以上の
多層基板としてもよく、単層のパッケージであってもよ
い。また、半導体装置１０には、その半導体素子搭載面
に、枠状の金属板１１を残しているが、パッケージ１４
の剛性が充分であれば、金属板１１ａの全てをエッチン
グで除去してもよく、基板用外部接続端子としてはんだ
ボール２４を装着しているが、ピンであってもよい。
【００２４】
【発明の効果】本発明によって得られた半導体装置用パ
ッケージによれば、搭載した半導体素子の電極端子から
キャパシターに至る導電回路を可及的に短縮できるた
め、高速化（高周波化）された半導体素子を搭載して
も、半導体素子に供給する電源等の安定化を図ることが
でき、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【図１】半導体素子が搭載される回路基板内にキャパシ
ターが配設された半導体装置用パッケージを用いた半導
体装置の一例を説明するための縦断面図である。
【図２】図１に示す半導体装置を形成する半導体装置用
パッケージに配設されるキャパシターの一例を説明する
縦断面図である。
【図３】図１に示す半導体装置の部分拡大図である。
【図４】図１に示す半導体装置を構成する半導体装置用
パッケージを製造する製造工程の一部を説明する工程図
である。
【図５】図４に示す製造工程の続きの工程を説明する工
程図である。
【図６】図５に示す製造工程の続きの工程を説明する工
程図である。
【図７】図２に示すキャパシターの製造工程を説明する
工程図である。
【図８】半導体素子が搭載される回路基板内にキャパシ
ターが配設された半導体装置用パッケージを用いた半導
体装置の他の例を説明するための縦断面図である。
【図９】図８に示す半導体装置を形成する半導体装置用
パッケージに配設されるキャパシターの他の例を説明す
る縦断面図である。
【図１０】図８に示す半導体装置の部分拡大図である。
【図１１】図８に示す半導体装置を構成する半導体装置
用パッケージを製造する製造工程の一部を説明する工程
図である。
【図１２】従来の半導体装置を説明する縦断面図であ
る。
【符号の説明】
１０ 半導体装置 １１ 枠状の金属板 １１ａ 金属板 １２ 半導体素子 １２ａ 半導体素子１２の電極端子 １４ 半導体装置用パッケージ １４ａ，１４ｂ，１４ｃ 樹脂層 １６ 導体パターン １８ キャパシター １８ａ，１８ｂ ，１８ｃ キャパシター１８の外部
接続端子 ２０ ヴィア ２４ はんだボール（外部接続端子） ３２ 接続パッド ３２ｃ キャパシター用接続パッド ３６ 金属層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−349225（ＪＰ，Ａ) 特開2000−323613（ＪＰ，Ａ) 特開2001−68583（ＪＰ，Ａ) 特開2002−84071（ＪＰ，Ａ) 特開2003−142628（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 - 23/15

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路基板内にキャパシターが配設された
    半導体装置用パッケージを製造する際に、 金属板の一面側に、搭載される半導体素子の電極端子が
    直接接続される一面側を密着状態として形成した接続パ
    ッドのうち、前記キャパシターが接続されるキャパシタ
    ー用接続パッドの他面側に、前記キャパシターの外部接
    続端子を直接接続した後、 前記接続パッド及びキャパシターの外部接続端子の各々
    と電気的に接続された導体回路を具備する回路基板を、
    前記金属板の一面側に形成し、 次いで、前記金属板の他面側にエッチングを施し、少な
    くとも前記接続パッドの一面側を含む回路基板の半導体
    素子搭載面を露出す ることを特徴とする半導体装置用パ
    ッケージの製造方法。
  2. 【請求項２】 回路基板内にキャパシターが配設された
    半導体装置用パッケージを製造する際に、 金属板の一面側に、搭載される半導体素子の電極端子が
    直接接続される外部接続端子の接続面の一面側を密着状
    態とするように、前記キャパシターを載置した後、 前記キャパシターの他の外部接続端子と電気的に接続さ
    れた導体回路を具備する回路基板を前記金属板の一面側
    に形成し 、次いで、前記金属板の他面側にエッチングを施し、少な
    くとも前記半導体素子の電極端子が直接接続されるキャ
    パシターの外部接続端子の接続面を含む回路基板の半導
    体素子搭載面を露出す ることを特徴とする半導体装置用
    パッケージの製造方法。
  3. 【請求項３】 キャパシターとして、シリコン基板の両
    面側に外部接続端子を形成した両面配線型のキャパシタ
    ーを用いる請求項１又は請求項２記載の半導体装置用パ
    ッケージの製造方法。
  4. 【請求項４】 回路基板の一面側の半導体素子搭載面に
    搭載される半導体素子の電極端子と、前記回路基板の他
    面側に形成された基板用外部接続端子とをキャパシター
    を介して電気的に接続する導体回路を最短距離に形成す
    べく、前記キャパシターに接続される半導体素子の電極
    端子が直接当接する接続パッドから回路基板の他面側に
    垂下した垂線方向に基板用外部接続端子を形成し、且つ
    前記導体回路を実質的に直線状に形成する請求項１又は
    請求項３記載の半導体装置用パッケージの製造方法。
  5. 【請求項５】 回路基板の一面側の半導体素子搭載面に
    搭載される半導体素子の電極端子と、前記回路基板の他
    面側に形成された基板用外部接続端子とをキャパシター
    を介して電気的に接続する導体回路を最短距離に形成す
    べく、前記半導体素子の電極端子と直接接続されるキャ
    パシターの外部接続端子の接続面から回路基板の他面側
    に垂下した垂線方向に基板用外部接続端子を形成し、且
    つ前記導体回路を実質的に直線状に形成する請求項２又
    は請求項３記載の半導体装置用パッケージの製造方法。
  6. 【請求項６】 回路基板としての多層回路基板を形成す
    る際に、前記多層回路基板の一面側の半導体素子搭載面
    に搭載する半導体素子の電極端子と、前記多層回路基板
    の他面側に形成した基板用外部接続端子とをキャパシタ
    ーを介して電気的に接続する導体回路を、各層を貫通す
    る貫通孔内に金属を充填して形成したヴィアを直線状に
    積層して形成する請求項１〜５のいずれか一項記載の半
    導体装置用パッケージの製造方法。
  7. 【請求項７】 回路基板の半導体素子搭載面を覆う部分
    をエッチングで除去した枠状の金属板を、前記回路基板
    の補強部材として用いる請求項１〜６のいずれか一項記
    載の半導体装置用パッケージの製造方法。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311768A (ja) 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
KR100546359B1 (ko) * 2003-07-31 2006-01-26 삼성전자주식회사 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
KR100610462B1 (ko) * 2004-02-20 2006-08-08 엔이씨 도낀 가부시끼가이샤 고체 전해 커패시터, 전송선로장치, 그 제조방법 및 그것을이용하는 복합 전자부품
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP4628008B2 (ja) * 2004-03-31 2011-02-09 セイコーインスツル株式会社 シリコン基板を有する電子回路装置
JP4063240B2 (ja) * 2004-04-21 2008-03-19 日本電気株式会社 半導体装置搭載基板とその製造方法、並びに半導体パッケージ
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
JP2006019441A (ja) 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP4800606B2 (ja) * 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
JP2006210852A (ja) * 2005-01-31 2006-08-10 Toshiba Corp 表面実装型回路部品を実装する回路基板及びその製造方法
JP2006310783A (ja) * 2005-03-30 2006-11-09 Sanyo Electric Co Ltd 回路装置
JP4016039B2 (ja) * 2005-06-02 2007-12-05 新光電気工業株式会社 配線基板および配線基板の製造方法
JP2006344631A (ja) * 2005-06-07 2006-12-21 Murata Mfg Co Ltd 部品内蔵基板
KR100914552B1 (ko) 2005-07-25 2009-09-02 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2009505435A (ja) * 2005-08-31 2009-02-05 インテル コーポレイション マイクロプロセッサとレベル４キャッシュとを有するパッケージ
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US7906850B2 (en) * 2005-12-20 2011-03-15 Unimicron Technology Corp. Structure of circuit board and method for fabricating same
JP4714049B2 (ja) * 2006-03-15 2011-06-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP4920335B2 (ja) * 2006-08-07 2012-04-18 新光電気工業株式会社 キャパシタ内蔵インターポーザ及びその製造方法と電子部品装置
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
US8064211B2 (en) * 2006-08-31 2011-11-22 Tdk Corporation Passive component and electronic component module
JP4965989B2 (ja) * 2006-12-19 2012-07-04 新光電気工業株式会社 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5025399B2 (ja) * 2007-09-27 2012-09-12 新光電気工業株式会社 配線基板及びその製造方法
KR101489798B1 (ko) 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
JP2010004028A (ja) 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
EP2286446A1 (en) * 2008-06-02 2011-02-23 Nxp B.V. Electronic device and method of manufacturing an electronic device
US8186042B2 (en) * 2009-05-06 2012-05-29 Bae Systems Information And Electronic Systems Integration Inc. Manufacturing method of a printed board assembly
US8390083B2 (en) 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
FR2963478B1 (fr) * 2010-07-27 2013-06-28 St Microelectronics Grenoble 2 Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication.
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
KR20120050755A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 반도체 패키지 기판 및 그 제조방법
CN102148222B (zh) * 2010-12-18 2012-07-18 日月光半导体制造股份有限公司 具邻近通信信号输入端的半导体结构及半导体封装结构
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
JP2013004866A (ja) * 2011-06-20 2013-01-07 Dainippon Printing Co Ltd 部品内蔵基板
DE102012107668A1 (de) * 2012-08-21 2014-03-20 Epcos Ag Bauelementanordnung
KR102011840B1 (ko) * 2012-10-19 2019-08-19 해성디에스 주식회사 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
US20140158414A1 (en) * 2012-12-11 2014-06-12 Chris Baldwin Recessed discrete component mounting on organic substrate
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9461025B2 (en) * 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
US9704735B2 (en) * 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
US9721799B2 (en) 2014-11-07 2017-08-01 Advanced Semiconductor Engineering, Inc. Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof
US10079156B2 (en) 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9420695B2 (en) 2014-11-19 2016-08-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US9426891B2 (en) 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
KR101672641B1 (ko) * 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR101706470B1 (ko) 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
JP6693228B2 (ja) 2016-03-30 2020-05-13 Tdk株式会社 電子部品搭載基板
CN106132085B (zh) * 2016-06-28 2019-06-07 Oppo广东移动通信有限公司 Pcb板组件和具有其的移动终端
US10242964B1 (en) 2018-01-16 2019-03-26 Bridge Semiconductor Corp. Wiring substrate for stackable semiconductor assembly and stackable semiconductor assembly using the same
KR102513087B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
CN111326949B (zh) * 2018-12-15 2023-04-11 深圳市中光工业技术研究院 激光器芯片的制造方法及激光器芯片
KR20210128295A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 반도체 칩과 커패시터를 포함한 반도체 패키지

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3013831B2 (ja) * 1998-01-26 2000-02-28 日本電気株式会社 Ｍｍｉｃパッケージ
US6108212A (en) * 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3792445B2 (ja) 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4211210B2 (ja) * 2000-09-08 2009-01-21 日本電気株式会社 コンデンサとその実装構造ならびにその製造方法、半導体装置およびその製造方法
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP2003031719A (ja) * 2001-07-16 2003-01-31 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法並びに半導体装置
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法

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