KR102011840B1 - 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판 - Google Patents

Abstract

본 발명은 코어층, 및 코어층의 적어도 일면에 형성되고 내측회로패턴이 구비된 도전층을 포함하는 베이스 기판을 준비하는 단계; 상기 도전층을 덮도록 적층물질을 형성하는 단계; 상기 코어층 및 상기 도전층을 노출하는 적어도 하나의 캐비티를 상기 적층물질에 일괄적으로 형성하는 단계; 상기 캐비티가 형성된 상기 적층물질을 경화하여 적층체를 형성하는 단계; 및 상기 적층체의 외면에 외측회로패턴이 구비된 도전층을 형성하는 단계; 를 포함하는, 회로 기판의 제조 방법을 제공한다.

Description

회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판 {Method of manufacturing circuit board and chip package and circuit board prepared by the same}

본 발명은 캐비티를 포함하는 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판에 관한 것이다.

최근 들어 전자 기기의 부품 크기가 더욱 작아지고, 소비자들이 하나의 제품이 여러 가지 기능을 갖추는 것을 선호함으로 인해 부품의 개수가 증가하고 있다. 이로 인해 회로기판에 많은 수의 전자 부품을 고밀도로 실장하기 위한 기술이 요구되고 있다.

다층 회로기판(multi-layer circuit board)은 복수 개의 기판이 다층식으로 적층되어 이루어져 전자 부품이 실장되는 전자 기기의 구성요소이다. 다층 회로기판은 단면 또는 양면 기판에 비하여 전기적으로 많은 복잡한 기능을 수행할 수 있으며, 전자 부품의 고밀도 실장을 가능하게 하므로 각종 전자 기기에 널리 이용되고 있다.

특히 최근에는 전자제품의 경박단소화를 위하여 시스템 집적화 기술이 요구되고 있으며 대응 기술로는 캐비티형 인쇄회로기판(Cavity PCB)을 제조하는 기술이 주목받고 있다. 캐비티 인쇄회로기판(Cavity PCB)의 경우 부품이 완전히 내부에 매립이 되지 않고 Chip이 실장되는 방향쪽으로 빈공간이 형성되는 캐비티(Cavity)에 실장함으로 매립형 인쇄회로기판 (Embedded PCB)에서 발생하는 문제점인 부품 재작업, 부품 검사에 있어 매우 효율적인 기술적 장점을 가지고 있다.

그러나 캐비티 인쇄회로기판(Cavity PCB)의 다중 적층(Layer-by-layer) 기술인 PCB에서는 그 적용 사례가 극히 적다. 그 이유로는 정확한 캐비티 영역의 가공이 어렵고, PCB Process 중에 발생하는 도금, 에칭(Etching) 등의 공정에서 캐비티(Cavity) 내부 회로를 손상하는 문제가 발생해, 형성하기가 매우 어렵기 때문이다.

특히, 완제품 상태의 적층이 이루어진 인쇄회로기판에서 캐비티의 위치를 레이저 드릴을 이용하여 선택적으로 가공하는 방식은 깊이 조절이 어려워 내측회로패턴 및 내측절연층을 파괴하는 경우가 많다. 또한, 라우터를 이용하여 캐비티를 가공하는 경우 가공 정밀성의 차이가 매우 심하고 캐비티를 개별적으로 형성해야 하므로 양산화 시 제품 신뢰도에 문제 및 낮은 생산성으로 양산화의 문제점으로 나타나고 있다. 또한, 완제품의 상태에서 캐비티의 위치를 정밀하게 펀칭기를 통해 정밀 펀칭(punching)함으로써 선택적으로 캐비티를 형성하는 방법 은 캐비티 외벽의 손상이 필연적으로 발생하게 되며, 이러한 캐비티 외벽의 손상은 흡습으로 인한 디 라미레이션(Delamination), 캐비티 하부면의 손상 문제가 발생하게 되며, 펀칭 지그의 제작비용으로 인한 가격 상승 및 캐비티 디자인의 폭이 매우 협소해지는 문제로 이어지게 된다. 한편, 절연층의 적층 전에 미리 캐비티를 가공하여 적층하는 경우 절연층으로 사용되는 열경화성 레진의 흐름 제어가 어려워 스미어(찌꺼기)가 발생하기 쉽고 추가적인 디스미어 공정이 요구된다. 또한 스미어가 완벽히 제거되는 것이 어려워 기판의 신뢰성이 하락하고 양산성이 떨어지는 문제가 있다.

KR2011-0093406 10

본 발명의 일실시예는 제조 공정이 단순화되고 공정 비용이 절감된 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판을 제공하는 것을 목적으로 한다.

상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 코어층, 및 코어층의 적어도 일면에 형성되고 내측회로패턴이 구비된 도전층을 포함하는 베이스 기판을 준비하는 단계; 상기 도전층을 덮도록 적층물질을 형성하는 단계; 상기 코어층 및 상기 도전층을 노출하는 적어도 하나의 캐비티를 상기 적층물질에 일괄적으로 형성하는 단계; 상기 캐비티가 형성된 상기 적층물질을 경화하여 적층체를 형성하는 단계; 및 상기 적층체의 외면에 외측회로패턴이 구비된 도전층을 형성하는 단계; 를 포함하는, 회로 기판의 제조 방법을 제공한다.

상기 적층물질은 구조재 및 상기 구조재에 함침된 결합재(matrix)를 포함한다.

상기 구조재는 글래스 패브릭(glass fabric) 및 실리카계 필러(silica filler)를 포함한다.

상기 결합재는 B- stage의 열경화성 수지를 포함한다.

상기 적층체를 형성하는 단계는, 열을 가하여 상기 B- stage의 열경화성 수지를 가교반응시켜 C-stage의 열경화성 수지로 만드는 것이다.

상기 B- stage의 열경화성 수지의 당량은 상기 C-stage의 열경화성 수지의 당량보다 작다.

상기 적층물질을 형성할 때의 공정온도는 상기 적층물질을 경화할 때의 공정온도 보다 낮다.

용액을 사용하여 상기 캐비티가 형성될 부분의 상기 적층물질을 제거하는 습식 식각(wet etching) 방법을 사용한다.

상기 용액은 글래스 에칭제를 포함한다.

상기 코어층은 상기 적층체와 동일한 물질을 포함한다.

상기 적층물질은 상기 베이스 기판에 대향하는 외면에 금속층이 형성된 것이다.

상기 캐비티를 형성하는 단계 이전에, 상기 캐비티가 형성될 부분의 상기 금속층을 제거하는 단계; 를 더 포함한다.

상술한 방법으로 제조된 회로기판을 특징으로 한다.

코어층, 및 상기 코어층의 적어도 일면에 형성되고 내측회로패턴이 구비된 도전층을 포함하는 베이스 기판을 준비하는 단계; 상기 도전층을 덮도록 적층물질을 형성하는 단계; 상기 코어층 및 상기 도전층을 노출하는 적어도 하나의 캐비티를 상기 적층물질에 일괄적으로 형성하는 단계; 상기 캐비티가 형성된 상기 적층물질을 경화하여 적층체를 형성하는 단계; 상기 적층체의 외면에 외측회로패턴이 구비된 도전층을 형성하는 단계; 및 상기 캐비티에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 도전층을 전기적으로 연결하는 단계; 를 포함하는 칩 패키지의 제조방법을 개시한다.

상술한 방법으로 제조된 칩 패키지를 특징으로 한다.

이상과 같은 본 발명의 일 실시예에 따르면, 회로기판의 제조 공정이 단순화되고, 공정 비용이 절감되어 가격 경쟁력이 향상되는 효과를 얻을 수 있다.

도 1, 2, 5, 6, 7 및 도 9는 본 발명의 일 실시예에 따른 회로기판의 제조방법을 개략적으로 나타낸 단면도이다.
도 3은 도 2의 적층물질을 보다 자세하게 도시한 것이다.
도 4는 온도에 따른 열경화성 수지의 성형 가부를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 회로기판의 제조방법의 주기당 공정온도를 개략적으로 나타낸 그래프이다.
도 10 및 도 11은 본 발명의 일 실시예에 의한 칩 패키지의 제조 방법에 의해 제조된 칩 패키지를 개략적으로 도시한 도면이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다”등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다.

도 1, 2, 5, 6, 7 및 도 9는 본 발명의 일 실시예에 따른 회로기판의 제조방법을 개략적으로 나타낸 단면도이고, 도 3은 도 2의 적층물질을 보다 자세하게 도시한 것이다. 도 4는 온도에 따른 열경화성 수지의 성형 가부를 나타낸 것이다. 도 8은 본 발명의 일 실시예에 따른 회로기판의 제조방법의 주기당 공정온도를 개략적으로 나타낸 그래프이다.

먼저, 도 1을 참조하면, 베이스 기판(100)을 준비한다.

베이스 기판(100)은 회로기판에서 전기 신호를 전달하는 기능을 수행하는 내측회로패턴(121)이 형성된 부분이다. 베이스 기판(100)은 코어층(115)의 양면 각각에 내측회로패턴(121)이 형성된 도전층(120)을 구비한 것을 특징으로 한다.

코어층(115)은 이후 설명할 적층체(도 7의 215)와 동일한 물질로 이루어진 것을 특징으로 한다. 상세히, 코어층(115)은 적층체(도 7의 215)와 동일하게 완전히 경화된(fully cured) 열경화성 수지(thermosetting resin)를 포함한다.

도전층(120)은 구리(Cu)나 은(Ag)과 같은 전기를 전도하는 소재를 포함할 수 있으나, 소재가 이에 한정된 것은 아니다. 도전층(120)은 코어층(115)의 양면 각각에 스크린 프린팅 방식, 롤코터(roll coater)를 이용한 방식으로 형성할 수 있다.

한편, 내측회로패턴(121)은 텐팅(tenting) 및 패널/패턴(Panel/Pattern)법을 포함하는 서브트렉티브(Subtractive)법과 세미 에디티브(Semi-Additive)법(SAP), 모디파이드 세미 에디티브(Modified Semi-Additive)법(MSAP), 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법(AMSAP) 및 풀 에디티브(Full-Additive)법(FAP)를 포함하는 에디티브(Additive)법 등 다양한 패터닝 방법에 의해 형성할 수 있다. 간략히 서브트렉티브법은 도전층(120)에서 도체 외에 불필요한 부분을 에칭 등에 의해 선택적으로 제거하여, 회로패턴을 형성하는 방법이고, 에디티브법은 코어층(115) 위에 도금 등에 의해 전도성 소재의 물질을 선택적으로 석출시켜 회로패턴을 형성하는 방법이며 해당 방법은 공지된 것이므로 상세한 설명은 생략하기로 한다. 도면에서는 텐팅법에 의해 내측회로패턴(121)을 형성한 결과를 도시한 것이다.

베이스 기판(100)에는 코어층(115) 상부 및 하부에 형성되 내측회로패턴(121)의 통전을 위하여 관통홀이나 비아홀이 형성될 수 있다. 도 1에서는 내부가 도금된 두 개의 관통홀을 도시하였으나, 관통홀의 형태 및 개수는 이에 한정되지 않는다. 한편, 베이스 기판(100)의 두께, 재료, 형태, 구성 등은 도시된 바 및 상술한 바에 한정되지 않고 필요에 따라 다양하게 구현될 수 있다.

다음으로, 도 2를 참조하면, 베이스 기판(100) 상에 적층물질(210)(build up material)을 형성한다.

적층물질(210)은 다층의 회로기판을 제조할 때 내측회로패턴(121)과 외측회로패턴(도 9의 221)을 절연하는 역할을 한다. 적층물질(210)은 구조재(도 3의 212) 및 구조재(212)에 함침된 결합재(도 3의 211)(matrix)를 포함한다.

도 3은 도 2의 적층물질(210)을 보다 자세하게 도시한 것이다.

구조재(212)란, 적층체(도 7의 215)의 기계적, 화학적 강도 및 내구성을 증대시키기 위해 첨가되는 물질이다. 예를 들어, 구조재(212)는 글래스계 물질을 포함한다. 상세히, 구조재(212)는 글래스 패브릭(214)(glass fiber fabric) 및 실리카계 필러(216)(silica filler) 를 포함할 수 있다. 글래스 패브릭(214)은 선형 구조재로 적층체(도 7의 215) 또는 적층물질(210)에 직조되어 적층체(도 7의 215)의 전반적인 구조를 지탱하게 해주며, 예를 들어, 철근 콘크리트에 비유하면 철근의 역할을 한다. 실리카계 필러(216)(silica filler)는 입자 구조재로 적층체(도 7의 215) 또는 적층물질(210)에 분산되어 강도 및 내구성을 증대시키며, 예를 들어, 철근 콘크리트에 비유하면 자갈의 역할을 한다.

결합재(211)란, 구조재(212)가 함침되며 서로 다른 층의 도전층(120)들의 사이을 절연하는 역할을 하는 물질이다. 결합재(211)는 에폭시 레진(epoxy resin)과 같은 열경화성 수지(resin)를 포함한다. 본 발명의 일 실시예에 의하면, 적층물질(210)에 포함된 결합재(211)는 B-stage의 열경화성 수지인 것을 특징으로 한다. 이하에서 B-stage의 열경화성 수지의 특성에 대해 상세히 설명한다.

도 4는 열경화성 수지의 온도에 따른 스테이지를 나타낸 것이다.

도 4를 참조하면, x축은 온도를 나타나며, y축은 온도에 따른 열경화성 수지의 성형 특성을 나타낸 것이다. 즉, x축 방향으로 이동할수록 저온에서 고온으로 온도가 높아지며, y축 방향으로 이동할수록 열경화성 수지의 유동성이 커진다.

열경화성 수지는 적어도 B-stage 및 C-stage를 포함한다.

B-stage 란, 열경화성 수지의 반 경화(uncured) 상태, 경화 반응의 중간 단계, 또는 완전 경화의 이전 단계를 의미한다. B-stage의 열경화성 수지에는 열에 의해 가교 반응이 진행되지 않은 고분자들을 포함한다. 따라서, B-stage의 열경화성 수지는 열을 가하면 고분자들의 운동 에너지가 증가하여 유동성을 가지거나 부드러워지고(soften), 소정의 용액을 접하면 고분자들 사이에 용액 분자가 침투하여 부풀어 오르게(swell) 된다.

상술한 대로 적층물질(210)에 포함된 결합재(211)는 B-stage의 열경화성 수지인 것을 특징으로 한다. 따라서, 적층물질(210)에 열을 가하면 소정의 유동성을 가져 성형이 가능하다. 도 4를 참조하면, B-stage의 열경화성 수지에 소정의 열을 가하면 경화는 되지 않으나, 성형이 가능할 정도로 수지가 부드러워지는 것을 확인할 수 있다. 따라서, 베이스 기판(100)에 적층된 적층물질(210)에 소정의 열을 가하면 적층물질(210)에 포함된 B-stage의 열경화성 수지가 성형가능하게 되어 소정의 압력을 가하여 라미네이션 할 경우 내측회로패턴(121)의 사이 사이를 충진하게 된다. 열경화성 수지의 성형시 가하는 온도는 열경화성 수지가 C-stage로 되기 이전까지의 온도이며, 에폭시 레진의 경우 통상 섭씨 약 120 도 내지 약 180도 정도 일 수 있다. 한편, 도 6에서 상세히 후술하겠으나, 적층물질(210)에 포함된 결합재(211)는 B-stage의 열경화성 수지이므로 내약품성이 약하다. 따라서, 용액에 의한 에칭이 가능하므로 캐비티(CV)를 습식 식각 방법으로 형성할 수 있다.

다음으로, C-stage란, 열경화성 수지가 완전 경화된 상태(state)를 의미한다. 즉, 열에너지를 가하여 열경화성 수지끼리 가교 반응시켜 열경화성 수지가 안정된 결합으로 가교된 구조를 가지는 상태를 의미한다. 따라서, 가교 결합으로 인해 고분자의 크기가 커지므로, C-stage의 열경화성 수지의 당량은 B-stage의 열경화성 수지의 당량보다 크다. 이러한, C-stage의 열경화성 수지는 열을 가하여 성형하는 것이 불가능하며, 소정의 용액에도 녹거나, 용해되지 않는다 (insoluble, infusible). 한편, 도 7에서 상세히 후술하겠으나, 적층체(도 7의 215)에 포함된 결합재(211)는 C-stage의 열경화성 수지로, 적층물질(210)에 포함된 B-stage의 열경화성 수지가 완전히 경화(fully cured)된 것이다. 따라서, 적층체(215)는 성형이 불가능하며, 내약품성이 증대되며, 강도 및 내구성도 강해진다.

한편, 도 2에 도시된 바와 같이 적층물질(210)은 베이스 기판(100)에 대향하는 외면 각각에 금속층(220)이 형성된 것일 수 있다. 여기서 금속층(220)은 구리(Cu), 은(Ag) 등과 같은 물질일 수 있다.

그러나, 본 발명의 실시예는 도 2에 한정되지 않고, 금속층(220)이 형성되지 않은 적층물질(210)을 베이스 기판(100)에 도포한 후 별도로 적층물질(210)의 외면에 각각에 금속층(220)을 스크린 프린팅 방식, 롤코터(roll coater)를 이용한 방식에 의해 형성할 수 있다.

다음으로, 도 5를 참조하면, 캐비티(CV)가 형성될 부분의 금속층(220)을 제거한다.

상세히, 도 5의 과정은 윈도우(window)가공 이라고 하는데, 본 발명은 적층물질(210) 내의 캐비티(CV)를 습식 식각 방법으로 형성하는 것을 특징으로 한다. 따라서, 적층물질(210)상에 금속층(220)이 형성되어 있는 경우, 윈도우 가공 공정을 포함되게 된다.

도시되지 않았지만, 드라이 필름 레지스터(DRF)을 도포하고, 노광 및 현상하여 캐비티(CV)가 형성될 부분(223)에 패턴을 형성한다. 다음으로 패턴이 형성된 드라이 필름 레지스터(DFR)를 마스크로 하여 캐비티(CV)가 형성될 부분(223)의 금속층(220)을 에칭으로 제거한다. 그 후 드라이 필름 레지스터(DFR)도 제거(strip)한다. 한편, 윈도우 가공은 상술한 방법 외에 공지된 다른 방법을 사용할 수도 있다.

다음으로 도 6을 참조하면, 적층물질(210)에 적어도 하나의 캐비티(CV)를 일괄적으로 형성한다. 도 6에서는 하나의 캐비티(CV)만을 도시하였으나, 제품 디자인에 따라 캐비티를 복수개 형성될 수 있다.

캐비티(CV)는 반도체 칩이 실장되는 공간으로, 적층물질(210)을 제거하여 형성한다. 캐비티(CV)는 적층물질(210) 하부의 코어층(115) 및 내측회로패턴(121)이 구비된 도전층(120)이 노출되도록 형성되는 개구부로, 적층물질(210) 하부의 도전층(120)만 노출되는 비아홀과 구별된다. 한편, 캐비티(CV)는 이후 반도체 칩이 실장될 빈 공간이므로, 내부가 도금되어 통전 부재의 역할을 하는 비아가 형성될 비아홀과 그 기능이 상이하다. 또한, 캐비티(CV)는 반도체 칩이 실장될 만한 너비 및 폭을 가져야 하는 점이 비아홀과 상이하다.

상세히, 캐비티(CV)는 습식 식각의 방법에 의해 형성한다. 캐비티(CV)는 금속층(220)을 셀프 얼라인 마스크로 하여, 캐비티(CV)가 형성될 부분(223)에 노출된 적층물질(210)을 제거함으로써 형성한다. 도 3에서 설명한 대로 적층물질(210)은 결합재(211) 및 구조재(212)를 포함한다. 따라서, 습식 식각에 사용하는 용액은 결합재(211) 외에도 구조재(212)를 제거할 수 있어야 한다. 용액은 글래스 성분의 구조재(212)가 제거될 수 있는 글래스 에칭제를 포함한다.

적층물질(210)을 제거하는 방법은 한번의 공정으로 진행될 수도 있으나, 복수의 공정을 반복하여 진행할 수도 있다. 예를 들어, 제1단계에서 결합재(211)를 제거하는 제1용액에 의해 캐비티(CV)가 형성될 부분(221)의 적층물질(210)에 포함된 결합재(211)를 제거하고, 제2단계에서 구조재(212)를 제거하는 제2용액에 의해 캐비티(CV)가 형성될 부분(221)의 적층물질(210)에 포함된 구조재(212)를 제거할 수 있다. 물론, 필요에 따라 제2단계 이후에 제1단계는 다시 반복될 수 있으며, 제1단계와 제2단계의 순서는 바뀔수 있다.

여기서 제1용액은 과망간산나트륨이나 수산화나트륨과 같은 염기성용액, 아세톤과 같은 유기용제, 또는 기타 산성용액 등을 사용할 수 있다. 한편, 제2용액은 불산(HF)과 같은 산성용액 또는 공지된 글래스에칭제 등을 사용할 수 있다. 한편, 제1단계에서 결합재를 제거하기 이전에, 열경화성 수지를 팽윤 시키는 산, 알카리 또는 중성 타입의 에칭 보조 약품을 사용할 수 있다

본 발명의 일 실시예에 의하면, 적층물질(210)을 형성한 상태에서 습식 식각의 방법으로 캐비티(CV)를 형성하는 특징이 있다.

상술한 대로 적층물질(210)은 B-stage의 열경화성 수지를 포함하므로, 습식 식각 방법에 의해 캐비티(CV)를 형성할 수 있다. 베이스 기판(100)의 양면에 적층물질(210)을 형성한 후 바로 경화시켜버리는 경우에는, B-stage의 열경화성 수지가 완전히 경화되어 내약품성이 강한 C-stage의 열경화성 수지로 변해버렸기 때문에 습식 식각 방법에 의해 캐비티(CV)를 형성하는 것이 불가능하다. 그러나, 본 발명의 일 실시예에 의하면, 적층물질(210)을 형성하고, 적층체(도 7이 215)로 경화시키기 전에 캐비티(CV)를 형성하므로 습식 식각 방법을 채용할 수 있는 특징이 있다.

한편, 도 1에서 상술한 대로, 코어층(115)은 적층체(도 7의 215)와 동일하게 C-stage의 열경화성 수지를 포함한다. 따라서, 캐비티(CV)를 형성하는 과정에서 코어층(115)이 에칭 용액에 노출되더라도 에칭액에 의해 손상되지 않는 특징이 있다. 즉, 코어층(115)과 적층물질(210)은 서로 다른 상태의 열경화성 수지를 포함하므로, 에칭 선택비를 가지게 된다. 또한, 도전층(120)의 경우 적층물질(210)과 소재 자체가 상이하므로, 적층물질(210)을 제거하는 에칭 용액과 도전층(120) 반응하지 않는다.

본 발명의 일 실시예에 의하면, 캐비티(CV)를 습식 식각 방법에 의해 형성함으로써, 종래 완제품 상태의 적층이 이루어진 인쇄회로기판에서 캐비티를 가공하는 방식의 문제점을 해결하고 캐비티를 일광 형성할 수 있는 장점이 있다. 또한, 또한, 완제품의 상태에서 캐비티의 위치를 정밀 펀칭(punching)하는 방법에서 나타난 외벽의 손상의 문제가 해소되고 펀칭 지그 등을 사용할 필요가 없어 저비용으로 다양한 형태의 캐비티 디자인이 가능한 특징이 있다. 그 외에도 스미어가 발생하는 문제점을 해소하고 제조 비용 및 공정 시간이 감축되는 효과가 있다.

다음으로, 도 7을 참조하면, 캐비티(CV)가 형성된 적층물질(210)을 완전히 경화하여 적층체(215)를 형성한다.

상세히, 적층체(215)는 적층물질(210)과 동일하게 결합재(도 3의 211)와 구조재(도 3의 212)를 포함하나, 적층체(215)에 포함된 결합재는 C-stage의 열경화성 수지인 것을 특징으로 한다. 적층체(215)를 형성하는 단계는, 적층물질(210)에 포함된 B-stage의 열경화성 수지를 열을 가하여 C- stage의 열경화성 수지로 만드는 단계이다. 즉, 열에너지를 가하여 열경화성 수지끼리 가교 반응시켜 열경화성 수지가 안정된 결합으로 가교된 구조를 형성한다. 이로써 적층체는 내약품성, 강도 및 내구성이 증대된다.

한편, 적층물질을(210) 완전히 경화시키는 온도는 도 2의 적층물질(210)의 성형을 위한 온도보다 높은 것이 바람직하다. 예를 들어, 경화는 섭씨 약 200도 이상의 온도에서 수분간 수행될 수 있다.

도 8은 본 발명의 일 실시예에 따른 회로기판의 제조방법의 주기당 공정온도를 개략적으로 나타낸 그래프이다.

본 발명의 일 실시예에 의한 회로 기판의 제조 방법은 비연속적으로 적층물질로(210)부터 적층체(215)를 형성한다. 즉, T1의 온도에서 적층물질(210)을 형성 및 성형하는 단계가 t1 구간에서 일어난다. 적층물질(210)을 경화하여 적층체(215)를 형성하는 단계인 t3는 t1구간에 비연속적으로 수행된다. 대신에, t3와 t1 사이의 t2 구간에서 캐비티(CV)를 형성하는 단계가 수행되는 특징이 있다. 캐비티(CV)를 에칭한 후에 t3 단계에서 T2의 온도에서 적층물질(210)을 경화하여 적층체(215)를 형성한다.

한편, 적층물질(210)을 형성하고 적층물질(210)이 내층회로패턴의 사이에 침투되도록 성형하는 t1 단계의 공정온도는, 적층물질(210)을 완전히 경화하여 적층체(215)를 제조하는 t3 단계의 공정 온도에 비하여 낮은 것을 특징으로 한다. 이는, 고분자가 가교 반응을 일으키기 위한 열에너지가, 고분자의 유동성을 향상시키기 위해 필요한 열에너지보다 크기 때문이다.

본 발명의 실시예에 의하면, 최종 회로기판의 적층체(215)가 강도 및 내구성을 가진 고분자(polymer)을 포함하여 패키지(pakage)에 적합한 물성을 지니면서도, 비연속적인 공정 및 습식 식각 방법으로 일괄적으로 캐비티(CV)를 형성할 수 있는 특징을 가지고 있다. 따라서, 본 발명의 실시예에 의한 회로기판의 제조방법은 사용자의 요구에 맞는 물성을 포함한 회로기판을 리드타임(lead time), 투자비, 설비비가 절감된 공정으로 제조할 수 있는 장점이 있다.

다음으로 도 9를 참조하면, 적층체(215)의 외면에 구비된 금속층(220)에 외측회로패턴(221)을 형성한다. 외측회로패턴(221)을 형성하는 방법은 내측회로패턴(121)을 형성하는 방법과 동일하게 수행될 수 있다. 도시되지 않았지만, 추가적으로 비아홀을 가공하며 보호층을 인쇄하고 그 밖에 표면처리를 통해 회로기판 제조할 수 있다.

도 10 및 도 11은 본 발명의 일 실시예에 의한 칩 패키지(300, 300a)의 제조 방법에 의해 제조된 칩 패키지를 개략적으로 도시한 도면이다.

도 10 및 도 11의 칩 패키지는 도 9의 회로 기판(200)에 반도체 칩을 더 실장한 것이다.

도 10 및 도 11을 참조하면, 도 9의 회로 기판(200)에 반도체 칩을 실장한다. 도 10과 같이 회로 기판(200)에는 반도체 칩(30)을 하나 실장할 수 있다. 그러나, 이에 한정되지 않고 도 11과 같이 회로 기판에 반도체 칩들(31, 32)을 복수개 실장할 수도 있다. 도 11에서는 두 개의 반도체 칩을 실장한 예를 도시하였으나 본 발명은 실시예는 이에 한정되지 않고 세 개 이상의 반도체 칩을 회로 기판에 실장할 수 있을 것이다.

적어도 하나의 반도체 칩(30, 31, 32)은 캐비티(CV) 내부에 실장된다. 도 11의 경우, 하나의 반도체 칩(31)은 캐비티(CV) 내부에 실장하고, 다른 반도체 칩(32)은 캐비티(CV) 외부에 실장할 수도 있다. 반도체 칩들(30, 31, 32)은 각각 노출된 내측회로패턴(121)이 형성된 도전층(120) 또는 외측회로패턴(221)이 형성된 금속층(220)과 본딩 와이어로 전기적으로 연결될 수 있다. 이로써, 반도체 칩이 실장된 회로 기판인 칩 패키지를 제조할 수 있다.

본 발명의 일 실시예에 의하면, 회로 기판(200)에 캐비티(CV)가 형성됨으로써 도 10과 같이 캐비티(CV) 내부에 반도체 칩(30)을 실장하여 칩 패키지(300)의 두께를 보다 감소 시킬 수 있다. 그리고, 캐비티(CV) 내부에 실장되는 반도체 칩(30)은 그 두께를 두껍게 할 수 있으므로 반도체 칩의 백 그라인딩(back grinding)을 줄이는 것이 가증하므로 칩의 수율을 상승시키고 경제적인 장점이 있다. 또한 도 11과 같이 캐비티(CV) 내부에 반도체 칩(31)을 실장함으로써 캐비티가 없는 회로 기판을 이용한 칩 패키지와 동일한 두께 대비 보다 많은 수의 반도체 칩을 실장할 수 있는 특징이 있다.

도시되지 않았으나, 회로 기판 중 캐비티가 형성된 면의 반대면에 배치된 금속층에는 범프와 같은 통전 부재가 더 형성될 수 있다. 또한 반도체 칩, 본딩 와이어들 및 회로 기판의 일부 또는 전부가 몰드 수지 예컨대 에폭시 몰드 컴파운드(Epoxy Mold Compound)에 의해 밀봉됨으로써 칩 패키지가 완성될 수 있다.

한편, 전술한 실시예에서는 도전층 및 금속층 (120, 220)이 총 4층 (4-layer)인 다층 회로기판을 예를 설명하였으나, 본 발명은 이에 한정되지 않고 6층(6-layer), 8층(8-layer) 등의 다양한 층의 회로기판의 제조방법으로 응용될 수 있음은 물론이다.

또한, 본 발명에 따른 실시예를 설명하기 위한 도면에는 소정의 비아홀(via hole), 관통홀(PTH; plated through hole), 소정 형태의 회로패턴 등이 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 제조방법을 크게 벗어나지 않는 한, 다른 형태, 다른 개수, 다른 패턴이 포함될 수 있음은 물론이다.

본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

100: 베이스 기판 115: 코어층
120, 220: 도전층, 금속층
121, 221: 내측회로패턴, 외측회로패턴
210: 적층물질 215: 적층체
CV: 캐비티 211: 결합재
212: 구조재

Claims (16)

1. 코어층, 및 상기 코어층의 적어도 일면에 형성되고 내측회로패턴이 구비된 제1 도전층을 포함하는 베이스 기판을 준비하는 단계;
   상기 제1 도전층을 덮도록 적층물질을 형성하는 단계;
   상기 베이스 기판에 대향하는 상기 적층물질의 외면에 금속층을 형성하는 단계;
   적어도 하나의 캐비티가 형성될 상기 금속층의 일부분을 제거하는 단계;
   상기 코어층 및 상기 제1 도전층을 노출하는 적어도 하나의 캐비티를 상기 적층물질에 일괄적으로 형성하는 단계;
   상기 캐비티가 형성된 상기 적층물질을 경화하여 적층체를 형성하는 단계; 및
   상기 금속층의 다른 부분을 제거함으로써 상기 적층체의 외면에 외측회로패턴이 구비된 제2 도전층을 형성하는 단계;를 포함하고,
   상기 캐비티를 형성하는 단계는, 용액을 사용하여 상기 캐비티가 형성될 일부분에 노출된 상기 적층물질을 제거하기 위해, 상기 일부분이 제거된 금속층을 마스크로 하는 습식 식각(wet etching) 방법을 사용하는 회로기판의 제조방법.
2. 제1항에 있어서,
   상기 적층물질은 구조재에 함침된 결합재를 포함하며, 상기 결합재는 B- stage의 열경화성 수지를 포함하는 회로기판의 제조방법.
3. 제2항에 있어서,
   상기 적층체를 형성하는 단계는,
   열을 가하여 상기 B- stage의 열경화성 수지를 가교반응시켜 C-stage의 열경화성 수지로 만드는 것인, 회로기판의 제조방법.
4. 제3항에 있어서,
   상기 B- stage의 열경화성 수지의 당량은 상기 C-stage의 열경화성 수지의 당량보다 작은, 회로기판의 제조방법.
5. 제1항에 있어서,
   상기 적층물질을 형성할 때의 공정온도는 상기 적층물질을 경화할 때의 공정온도 보다 낮은 회로기판의 제조방법.
6. 삭제
7. 제1항에 있어서,
   상기 용액은 글래스 에칭제를 포함하는 회로기판의 제조방법.
8. 제1항에 있어서
   상기 코어층은 상기 적층체와 동일한 물질로 이루어지는 회로기판의 제조방법.
9. 삭제
10. 삭제
11. 제1항 내지 제5항, 제7항, 제8항 중 어느 한 항의 제조방법으로 제조된 것을 특징으로 하는 회로기판.
12. 코어층, 및 상기 코어층의 적어도 일면에 형성되고 내측회로패턴이 구비된 제1 도전층을 포함하는 베이스 기판을 준비하는 단계;
    상기 제1 도전층을 덮도록 적층물질을 형성하는 단계;
    상기 베이스 기판에 대향하는 상기 적층물질의 외면에 금속층을 형성하는 단계;
    적어도 하나의 캐비티가 형성될 상기 금속층의 일부분을 제거하는 단계;
    상기 코어층 및 상기 제1 도전층을 노출하는 적어도 하나의 캐비티를 상기 적층물질에 일괄적으로 형성하는 단계;
    상기 캐비티가 형성된 상기 적층물질을 경화하여 적층체를 형성하는 단계;
    상기 금속층의 다른 부분을 제거함으로써 상기 적층체의 외면에 외측회로패턴이 구비된 제2 도전층을 형성하는 단계; 및
    상기 캐비티에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 제1 도전층 및 제2 도전층 중 적어도 하나를 전기적으로 연결하는 단계;를 포함하고,
    상기 캐비티를 형성하는 단계는, 용액을 사용하여 상기 캐비티가 형성될 일부분에 노출된 상기 적층물질을 제거하기 위해, 상기 일부분이 제거된 금속층을 마스크로 하는 습식 식각(wet etching) 방법을 사용하는 칩 패키지의 제조방법.
13. 제12항에 있어서,
    상기 적층물질은 구조재에 함침된 결합재를 포함하며, 상기 결합재는 B- stage의 열경화성 수지를 포함하는 칩 패키지의 제조방법.
14. 제13항에 있어서,
    상기 적층체를 형성하는 단계는,
    열을 가하여 상기 B- stage의 열경화성 수지를 가교반응시켜 C-stage의 열경화성 수지로 만드는 것인, 칩 패키지의 제조방법.
15. 제14항에 있어서,
    상기 B- stage의 열경화성 수지의 당량은 상기 C-stage의 열경화성 수지의 당량보다 작은, 칩 패키지의 제조방법.
16. 삭제

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