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JP4800606B2 - 素子内蔵基板の製造方法 - Google Patents

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JP4800606B2
JP4800606B2 JP2004336264A JP2004336264A JP4800606B2 JP 4800606 B2 JP4800606 B2 JP 4800606B2 JP 2004336264 A JP2004336264 A JP 2004336264A JP 2004336264 A JP2004336264 A JP 2004336264A JP 4800606 B2 JP4800606 B2 JP 4800606B2
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semiconductor device
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Oki Semiconductor Co Ltd
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Description

本発明は、素子内蔵基板に関するものであり、特に、ビアホール（ｖｉａ ｈｏｌｅ）を有するウエハレベルチップサイズパッケージ（ＷＣＳＰ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、若しくは、ウエハレベルチップスケールパッケージ（ＷＣＳＰ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）を内蔵した素子内蔵基板に関するものである。
半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（Chip Size Package）と称される半導体装置が出現している。チップサイズパッケージの１形態としては、ウエハレベルチップサイズパッケージ（ＷＣＳＰ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）もしくはウエハレベルチップスケールパッケージ（ＷＣＳＰ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）と称される半導体装置が存在する。
一方、電子機器の高密度実装化に伴い、半導体チップ等の能動素子、また、コンデンサーや抵抗等の受動素子を内蔵した素子内蔵基板が提案されている。このような素子内蔵基板において、中でも半導体チップの内蔵については、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）、所謂、完全良品であることをチップ状態で確認することは非常に困難である。そのため、ウエハレベルチップサイズパッケージ（ＷＣＳＰ）の状態で完全良品であることを確認し基板へ内蔵される構造の素子内蔵基板が注目されている。
このようなＷＣＳＰを内蔵した素子内蔵基板の構造およびその製造方法について、図５（ａ）〜（ｂ）を用いて説明する。図５（ａ）〜（ｂ）は、従来のＷＣＳＰを内蔵した素子内蔵基板の製造方法示す工程図である。
良品であることが確認されたＷＣＳＰタイプの半導体装置１（以下、ＷＣＳＰ１）を、ダイスボンド材３を介して基体２上に搭載する。（図５（ａ））
次に、ＷＣＳＰ１が搭載された基体２の表面を絶縁層４で封止する。（図５（ｂ））
続いて、絶縁層４上に絶縁層５を形成した後、ＷＣＳＰ１と電気的に接続された配線層７を形成する。次に、配線層７を覆う絶縁層６、そして、外部端子としての半田ボール８をそれぞれ形成する。このとき、絶縁層４および５は、同時に形成することも可能である。この結果、ＷＣＳＰ１を内蔵した素子内蔵基板が完成する。（図５（ｃ））
図６は、従来のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の他の例を示す概略断面図である。素子内蔵基板２０には、ダイスボンド材１４を介して基体１３上に搭載され、絶縁層１５によって封止されたＷＣＳＰタイプの半導体装置２１（以下、ＷＣＳＰ２１）が内蔵されている。また、素子内蔵基板２０は、半導体装置１０やチップ部品１２が搭載された第１の表面と、半導体装置１１が搭載され第１の表面に対向した第２の表面とを有している。このとき、チップ部品１２の具体例としては、能動素子や受動素子等が挙げられる。素子内蔵基板２０の第１の表面上には、絶縁層１６が形成されている。このとき、絶縁層１５および１６は、同時に形成することも可能である。さらに、素子内蔵基板２０の第１の表面上には、半導体装置１０と電気的に接続された配線層１７が、また、素子内蔵基板２０の第２の表面上には、半導体装置１１と電気的に接続された配線層２３がそれぞれ形成されている。
半導体装置１０と半導体装置１１とは、配線層１７、２３、および、素子内蔵基板２０の第１の表面から第２の表面へ貫通するスルーホール内に形成された導電体１８を介して電気的に接続されている。また、ＷＣＳＰ２１と素子内蔵基板２０の第１の表面に搭載された半導体装置１０とは、配線層１７を介して電気的に接続されている。一方、ＷＣＳＰ２１と素子内蔵基板２０の第２の表面に搭載された半導体装置１１とは、配線層１７、２３、および、素子内蔵基板２０の第１の表面から第２の表面へ貫通するスルーホール内に形成された導電体２２を介して電気的に接続されている。
特開２００３−３４７５０２号公報
しかしながら、このような従来のＷＣＳＰを内蔵した素子内蔵基板では、ＷＣＳＰ２１と素子内蔵基板２０の第２の表面に搭載された半導体装置１１とを電気的に接続する場合、電気信号は、ＷＣＳＰ２１→配線層１７→導電体２２→配線層２３→半導体装置１１という経路を辿るため配線長が長くなり、その結果、電気信号の高速伝送の妨げになっていた。
また、素子内蔵基板２０に搭載される半導体装置１０、１１や内蔵されるＷＣＳＰ２１が年々高機能化するにしたがい、素子内蔵基板２０の第１の表面と第２の表面間の電気的接続が数多く必要となるため、第１、第２の表面上への複雑な配線の引き回しや非常に多くのスルーホールおよびスルーホール内への導電体１８、２２の形成が必要となり、各構成のレイアウト面積の確保が非常に困難な状況であった。
本発明は、このような従来の課題を解決するためになされたものであり、高密度な実装が可能でかつ電気特性に優れた素子内蔵基板の製造方法を提供することを目的とするものである。
本発明は、上記課題を克服するために考え出されたものである。本願において開示される発明のうち、代表的な素子内蔵基板の製造方法の概要は以下の通りである。
すなわち、本発明の素子内蔵基板の製造方法は、第１の配線層および複数の第１の導電体が形成された第１の表面と第１の表面に対向すると共に第２の配線層が形成された第２の表面とを備え、第１の表面から第２の表面へ貫通するスルーホール内に配置形成された第２の導電体を有する基板を準備し、複数の第３の導電体が形成された第３の表面と第３の表面に対向する第４の表面とを備え、第３の表面から第４の表面へ貫通する第１のビアホール内に配置形成された第４の導電体を有する第１の電子部品を準備し、複数の第１の導電体と複数の第３の導電体とがそれぞれ電気的に接続されるように、第１の電子部品を基板の第１の表面上に搭載し、基板の第１の表面上に、第１の電子部品が収納可能な開口部を備えた第１のプリプレグを積層し、基板の第２の表面上に、第５の導電体が形成された表面と基板の第２の表面と向かい合う裏面とを備える第２のプリプレグを積層し、第１のプリプレグ上に、第６の導電体が形成された表面と第１のプリプレグと向かい合う裏面とを備える第３のプリプレグを積層し、第３のプリプレグの表面から裏面へ貫通する第２のビアホールおよび第２のビアホール内に、第４の導電体と電気的に接続される第７の導電体を形成し、第６の導電体をパターニングすることを特徴としている。
また、本発明の素子内蔵基板の製造方法は、第３のプリプレグの表面から裏面へ貫通する第３のコンタクトホールは、レーザーによって形成されることを特徴としている。
さらに、本発明の他の素子内蔵基板の製造方法は、第１の導電体が形成された第１の表面と第１の表面に対向する第２の表面とを備え、第１の表面から第２の表面へ貫通する第１のビアホールおよび第１のビアホール内に配置形成された第２の導電体を有する第１の電子部品を準備し、第３の導電体が形成された表面を備える第１のプリプレグの裏面上に第１の電子部品を搭載し、開口部を有する第２のプリプレグの開口部内に第１の電子部品が収納されるように、第１のプリプレグの裏面上に第２のプリプレグを積層し、第２のプリプレグ上に、第４の導電体が形成された表面と第２のプリプレグと向かい合う裏面とを備える第３のプリプレグを積層し、第１のプリプレグの表面から裏面へ貫通する第２のビアホールおよび第２のビアホール内に第３の導電体と電気的に接続される第５の導電体を形成し、第３、４の導電体をパターニングすることを特徴としている。
本願において開示される発明のうち、代表的な半導体装置によって得られる効果を簡単に説明すると以下の通りである。
本発明の素子内蔵基板によれば、素子内蔵基板内に内蔵する半導体装置を、素子形成面から裏面へ貫通するビアホール内に形成した導電体を設けたＷＣＳＰタイプの半導体装置としたため、素子内蔵基板の第１の表面と第２の表面間を電気的に接続する際も、第１、第２の表面上への複雑な配線の引き回しや素子内蔵基板へのスルーホールおよびスルーホール内への導電体の形成を最小限に抑えることができる。この結果、高密度な実装が可能でかつ電気特性に優れた素子内蔵基板を提供することができる。
本発明の素子内蔵基板の製造方法によれば、ＷＣＳＰタイプの半導体装置を収納可能な開口部を有するプリプレグを用いたため、簡素な積層プロセスにより、ＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板を形成することができる。したがって、量産性に優れた素子内蔵基板の製造方法を提供することができる。
以下、本発明の実施例を図面を参照して詳細に説明する。なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
図１は、本発明の実施例１のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板を示す概略断面図である。素子内蔵基板１００には、ダイスボンド材１１４を介して基体１１３上に搭載され、絶縁層１１５によって封止されたＷＣＳＰタイプの半導体装置１０１（以下、ＷＣＳＰ１０１という）が内蔵されている。また、素子内蔵基板１００は、半導体装置１１０やチップ部品１１２等が搭載された第１の表面と、半導体装置１１１が搭載され第１の表面に対向した第２の表面とを有している。このとき、チップ部品１１２の具体例としては、トランジスタや半導体集積回路等の能動素子や、コンデンサや抵抗等の受動素子が挙げられる。素子内蔵基板１００の第１の表面上には、絶縁層が形成されている。このとき、絶縁層１１５および１１６は、同時に形成することも可能である。半導体装置１１０とチップ部品１１２は、絶縁層１１６上に形成された配線層１１７と電気的に接続されるように、素子内蔵基板１００の第１の表面上に搭載されている。また、半導体装置１１１は、素子内蔵基板１００の第２の表面上に形成された配線層１２３と電気的に接続されるように、素子内蔵基板１００の第２の表面上に搭載されている。
半導体装置１１０と半導体装置１１１とは、配線層１１７、１２３、および、素子内蔵基板１００の第１の表面から第２の表面へ貫通するスルーホール内に形成された導電体１１８を介して電気的に接続されている。
図２は、図１に示された素子内蔵基板に内蔵されたＷＣＳＰタイプの半導体装置部分を拡大した要部拡大図である。ＷＣＳＰ１０１は、外部装置との電気的な接続に用いられる電極パッド１２４が形成された素子形成面と、素子形成面に対向すると共に電極パッド１２５が形成された裏面とを有している。また、基体１１３には、ＷＣＳＰ１０１裏面の電極パッド１２５が露出するように開口されたビアホール内に導電体１２６が配置形成されている。ＷＣＳＰ１０１は、さらに、素子形成面から裏面へ貫通するビアホール内に形成された導電体１２０をも備えている。この結果、ＷＣＳＰ１０１と素子内蔵基板１００の第２の表面に搭載された半導体装置１１１とは、ビアホール内に形成された導電体１２０、ＷＣＳＰ１０１の裏面に形成された電極パッド１２５、そして、配線層１１９を介して電気的に接続されている。なお、図１には、電気的に接続されたＷＣＳＰ１０１と半導体装置１１１との間を電気信号が伝達される経路１２１が示されている。具体的には、ＷＣＳＰ１０１の素子形成面上に形成された電極パッド１２４からビアホール内の導電体１２０、ＷＣＳＰ１０１の裏面上に形成された電極パッド１２５、導電体１２６、そして、素子内蔵基板１００の第２の表面上に形成された配線層１１９を経由して、素子内蔵基板１００の第２の表面に搭載された半導体装置１１１へ伝達される。
以上のように、本発明の実施例１によれば、素子内蔵基板１０１内に内蔵する半導体装置を、素子形成面から裏面へ貫通するビアホール内に形成した導電体１２０を設けたＷＣＳＰタイプの半導体装置１０１としたため、ＷＣＳＰ１１１の素子形成面および裏面のどちらからでも電気信号を出力することができる。そして、このようなＷＣＳＰタイプの半導体装置１０１を内蔵した素子内蔵基板１００としたため、内蔵したＷＣＳＰタイプの半導体装置１０１と素子内蔵基板の表面に搭載した半導体装置１１０、１１１やチップ部品１１２との間を最短距離で配線することが可能となり、高速伝送等の優れた電気特性を実現することができる。
さらに、ＷＣＳＰ１１１の素子形成面および裏面のどちらからでも電気信号を出力することができるため、素子内蔵基板１００に形成されるスルーホール内の導電体１１８を介した配線数を大幅に削減することができる。この結果、素子内蔵基板の面積を縮小することが可能となり、高密度実装を実現することができる。
次に、本発明の実施例２について、図面を参照の上、以下に詳細に説明する。
図３（ａ）〜（ｄ）は、本発明の実施例２のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の製造方法を示す工程図である。配線層３０２および電極パッド３０４が形成された第１の表面、および、第１の表面に対向すると共に配線層３０３が形成された第２の表面とを有する基板３０１を準備する。さらに、基板３０１は、第１の表面から第２の表面へ貫通するスルーホール内に配置形成された導電体３０５を有している。また、電極パッド３０７や外部端子３０８が形成された素子形成面と、電極パッド３２２が形成された裏面とを有するＷＣＳＰタイプの半導体装置３０６（以下、ＷＣＳＰ３０６という）を準備する。ＷＣＳＰ３０６は、また、素子形成面から裏面へ貫通するビアホール内に形成された導電体３０９を有している。（図３（ａ））
次に、電極パッド３０４表面に対して、スクリーン印刷方式等によってフラックス若しくははんだペーストを供給した後、ＷＣＳＰ３０６の外部端子３０８と基板３０１の電極パッド３０４がそれぞれ合わさるように、ＷＣＳＰ３０６を基板３０１の第１の表面上に搭載する。リフローにより、ＷＣＳＰ３０６の外部端子３０８と基板３０１の電極パッド３０４とをそれぞれ接合する。この後、必要に応じて、フラックス等を洗浄工程を施すことにより除去する。続いて、ＷＣＳＰ３０６と基板３０１との間に、例えば、フィラー入りエポキシ樹脂３１０を注入し封止する。また、ＷＣＳＰ３０６が搭載された基板３０１が中層に位置するよう、基板３０１の第１の表面側にはＷＣＳＰ３０６を収納可能な開口部３３０を有するプリプレグ３１３を、また、基板３０１の第２の表面側には基板３０１が搭載される表面と銅箔３１５が形成された裏面とを有するプリプレグ３１４をそれぞれ配置する。さらに、銅箔３１１が形成された表面とプリプレグ３１３と向かい合う裏面とを有する薄型プリプレグ３１２を配置する。（図３（ｂ））
次に、プリプレグ３１４、ＷＣＳＰ３０６が搭載された基板３０１、ＷＣＳＰ３０６が収納される開口部３３０を有するプリプレグ３１３、そして、表面に銅箔３１１を備えたプリプレグ３１２を積層する。詳しくは、プリプレグ３１４の表面上に基板３０１を搭載し、ＷＣＳＰ３０６が開口部３３０内に収納されるようにプリプレグ３１３を基板３０１の第１の表面上に搭載し、プリプレグ３１３上に薄型プリプレグ３１２を搭載する。（図３（ｃ））
次に、プリプレグ３１２をレーザー加工することによりＷＣＳＰ３０６裏面上に形成された電極パッド３２２まで到達するビアホールを開口し、ビアホール内に導電体３２０を配置形成する。また、銅箔３１１をパターニングし、配線層３１９およびはんだボール等の外部端子を搭載するランド３１７を形成する。ビアホール内に配置形成された導電体３２０により、配線層３１９とＷＣＳＰ３０６の電極パッド３２２は電気的に接続される。さらに、ランド３１７上に外部端子としてのはんだボール３１８を形成する。また、プリプレグ３１２上にチップ部品３２１を搭載する。この結果、ＷＣＳＰタイプの半導体装置３０６が内蔵された４層構造からなる素子内蔵基板３４０が完成する。このとき、素子内蔵基板３４０には、プリプレグ３１２、プリプレグ３１３、基板３０１およびプリプレグ３１４を貫通するスルーホールおよびスルーホール内に配置形成された導電体３１６も形成されている。（図３（ｄ））
本発明の実施例２では、ＷＣＳＰ３０６の外部端子３０８と基板３０１の電極パッド３０４とをリフローにより接合すると共にプリプレグ３１２をレーザー加工することによりＷＣＳＰ３０６裏面上に形成された電極パッド３２２まで到達するビアホールを開口しビアホール内に導電体３２０を配置形成し電気的導通を形成したが、これに限定されず、逆の組合せとすることも可能である。
以上のように、本発明の実施例２によれば、ＷＣＳＰタイプの半導体装置３０６を収納可能な開口部３３０を有するプリプレグ３１３を用いたため、ＷＣＳＰ３０６を搭載した基板３０１の凹凸に関係なく簡素な積層プロセスにより、ＷＣＳＰタイプの半導体装置３０６を内蔵した素子内蔵基板３４０を形成することができる。したがって、量産性に優れた製造方法を提供することができる。
次に、本発明の実施例３について、図面を参照の上、以下に詳細に説明する。
図４（ａ）〜（ｄ）は、本発明の実施例３のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の製造方法を示す工程図である。電極パッド１２４が形成された素子形成面と電極パッド１２５が形成された裏面とを有するＷＣＳＰタイプの半導体装置１０１（以下、ＷＣＳＰ１０１という）を準備する。ＷＣＳＰ１０１には、素子形成面から裏面へ貫通するビアホール内に配置形成された導電体１２０が形成されている。また、ＷＣＳＰ１０１が収納可能な開口部４０４を有するプリプレグ４０３を準備する。ＷＣＳＰ１０１が収納されるプリプレゲ４０３が中層となるように、ＷＣＳＰ１０１の素子形成面側にはプリプレグ４０３と向かい合う裏面と銅箔４０１が形成された表面とを有するプリプレグ４０２を、また、ＷＣＳＰ１０１の裏面側には銅箔４０６が形成された表面とプリプレグ４０３が搭載される裏面とを有するプリプレグ４０５をそれぞれ配置する。（図４（ａ））
次に、プリプレグ４０５、ＷＣＳＰ１０１、ＷＣＳＰ１０１を収納可能な開口部４０４を有するプリプレグ４０３、そして、表面に銅箔４０１を備えたプリプレグ４０２を積層する。詳しくは、プリプレグ４０５の裏面面上にダイスボンド材１１４を介してＷＣＳＰ１０１を搭載し、ＷＳＣＰ１０１が開口部４０４内に収納されるようにプリプレグ４０３をプリプレグ４０５の裏面上に搭載し、プリプレグ４０３上にプリプレグ４０２を搭載する。（図４（ｂ））
次に、プリプレグ４０２、４０３および４０５を貫通するスルーホールを開口するとともに、当該スルーホール内に導電体１１８を形成する。また、プリプレグ４０５をレーザー加工することにより、ＷＣＳＰ１０１の電極パッド１２５を露出するビアホールを開口すると共に、ビアホール内に導電体１２６を配置形成する。さらに、銅箔４０１をパターニングし、配線層１１７を形成する。同様に、銅箔４０６をパターニングし、配線層１１９および１２３をそれぞれ形成する。このとき、配線層１１７、導電体１１８および配線層１２３は、電気的に接続されている。また、ＷＣＳＰ１０１は、電極パッド１２５およびビアホール内に配置形成された導電体１２６を介して配線層１１９と電気的に接続される。（図４（ｃ））
次に、プリプレグ４０２の表面上に半導体装置１１０およびチップ部品１１２を搭載する。同様に、プリプレグ４０５の裏面上に半導体装置１１１を搭載する。このとき、半導体装置１１０と半導体装置１１１とは、配線層１１７、導電体１１８および配線層１２３と介して電気的に接続される。また、ＷＣＳＰ１０１と半導体装置１１１とは、導電体１２０、電極パッド１２５、導電体１２６および配線層１１９を介して電気的に接続される。（図４（ｄ））
以上のように、本発明の実施例３によれば、本発明の実施例２によれば、ＷＣＳＰタイプの半導体装置１０１を収納可能な開口部４０４を有するプリプレグ４０３を用いたため、簡素な積層プロセスにより、ＷＣＳＰタイプの半導体装置３０６を内蔵した薄型の素子内蔵基板４００を形成することができる。この結果、量産性の向上に加え、実施例２と比較し製造工程の簡素化されると共に、素子内蔵基板４００の薄型化を実現することができる。
本発明を実施する最良の形態として、外部端子上にはんだボールを形成された基板を用いて説明したが、これに限定されず、一般的なドーターボードやマザーボードと同様、システム内の電気的接続をコネクタやソケット等で構成することも可能である。
本発明を実施する最良の形態として、ＷＣＳＰタイプの半導体装置を内蔵する例を説明したが、これに限定されず、半導体周辺に拡張部を有するＷＣＳＰタイプの半導体装置、ＷＣＳＰタイプの半導体装置からなるマルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）、受動素子等を混載しウエハ状態（議事状態を含む）でパッケージするもの、そして、モジュール製品等であっても良い。
本発明の実施例２および３では、開口部を有するプリプレグを用いる例を説明したが、これに限定されず、ザグリ構造のプリプレグ、あるいは、流動性の高い樹脂からなるシート構造のプリプレグも用いることができる。
本発明の実施例２および３では、プリプレグにビアホールを開口するためにレーザー加工を採用したが、これに限定されず、プリプレグの代わりに感光性のシート材料を用いればフォトリソグラフィによりビアホールを開口することが可能である。
本発明の実施例１のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板を示す概略断面図である。 図１に示された素子内蔵基板に内蔵されたＷＣＳＰタイプの半導体装置部分を拡大した要部拡大図である。 本発明の実施例２のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の製造方法を示す工程図である。 本発明の実施例３のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の製造方法を示す工程図である。 従来のＷＣＳＰを内蔵した素子内蔵基板の製造方法示す工程図である。 従来のＷＣＳＰタイプの半導体装置を内蔵した素子内蔵基板の他の例を示す概略断面図である。
符号の説明
１００、３００、４００・・・素子内蔵基板
１０１、３０６・・・ＷＣＳＰタイプの半導体装置
１１０、１１１・・・半導体装置
１１２、３２１・・・チップ部品
１１３・・・基体
１１４・・・ダイスボンド材
１１５、１１６・・・絶縁層
１１７、１１９、１２３、３０２、３０３、３１７、３１９・・・配線層
１１８、１２０、３０５、３１６・・・導電体
１２４，１２５、３０７、３２２・・・電極パッド
３０８、３１８・・・外部端子
３１０・・・フィラー入りエポキシ樹脂
３１２、３１３、３１４、４０２、４０３、４０５・・・プリプラグ

Claims (8)

  1. 第１の配線層および複数の第１の導電体が形成された第１の表面と前記第１の表面に対向すると共に第２の配線層が形成された第２の表面とを備え、前記第１の表面から前記第２の表面へ貫通する第１のコンタクトホール内に配置形成された第２の導電体を有する基板を準備し、
    複数の第３の導電体が形成された第３の表面と前記第３の表面に対向する第４の表面とを備え、前記第３の表面から前記第４の表面へ貫通する第２のコンタクトホール内に配置形成された第４の導電体を有する第１の電子部品を準備し、
    前記複数の第１の導電体と前記複数の第３の導電体とがそれぞれ電気的に接続されるように、前記第１の電子部品を前記基板の第１の表面上に搭載し、
    前記基板の第１の表面上に、前記第１の電子部品が収納可能な開口部を備えた第１のプリプレグを積層し、
    前記基板の前記第２の表面上に、第５の導電体が形成された表面と前記基板の前記第２の表面と向かい合う裏面とを備える第２のプリプレグを積層し、
    前記第１のプリプレグ上に、第６の導電体が形成された表面と前記第１のプリプレグと向かい合う裏面とを備える第３のプリプレグを積層し、
    前記第３のプリプレグの表面から裏面へ貫通する第３のコンタクトホールおよび前記第３のコンタクトホール内に前記第４の導電体と電気的に接続される第７の導電体を形成し、
    前記第６の導電体をパターニングすることを特徴とする素子内蔵基板の製造方法。
  2. 前記第１の電子部品と前記基板との間は、樹脂により封止することを特徴とする請求項１記載の素子内蔵基板の製造方法。
  3. 前記第３のプリプレグの表面から裏面へ貫通する前記第３のコンタクトホールは、レーザーによって形成されることを特徴とする請求項１記載の素子内蔵基板の製造方法。
  4. 前記複数の第１の導電体表面上にフラックスとはんだペーストを供給した後、前記複数の第１の導電体と前記複数の第３の導電体とをそれぞれリフローにより接合することを特徴とする請求項１記載の素子内蔵基板の製造方法。
  5. 前記フラックスとはんだペーストは、スクリーン印刷方式によって供給されることを特徴とする請求項４記載の素子内蔵基板の製造方法。
  6. 前記接合後、フラックスを除去することを特徴とする請求項４記載の素子内蔵基板の製造方法。
  7. 第１の導電体が形成された第１の表面と前記第１の表面に対向する第２の表面とを備え、前記第１の表面から前記第２の表面へ貫通する第１のコンタクトホールおよび前記第１のコンタクトホール内に配置形成された第２の導電体を有する第１の電子部品を準備し、
    第３の導電体が形成された表面を備える第１のプリプレグの裏面上に前記第１の電子部品を搭載し、
    開口部を有する第２のプリプレグの前記開口部内に前記第１の電子部品が収納されるように、前記第１のプリプレグの裏面上に前記第２のプリプレグを積層し、
    前記第２のプリプレグ上に、第４の導電体が形成された表面と前記第２のプリプレグと向かい合う裏面とを備える第３のプリプレグを積層し、
    前記第１のプリプレグの表面から裏面へ貫通する第２のコンタクトホールおよび前記第２のコンタクトホール内に前記第３の導電体と電気的に接続される第５の導電体を形成し、
    前記第３、４の導電体をパターニングすることを特徴とする素子内蔵基板の製造方法。
  8. 前記第１のプリプレグの表面から裏面へ貫通する前記第２のコンタクトホールは、レーザーによって形成されることを特徴とする請求項７記載の素子内蔵基板の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4800606B2 (ja) * 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
TWI327361B (en) * 2006-07-28 2010-07-11 Unimicron Technology Corp Circuit board structure having passive component and stack structure thereof
WO2009147936A1 (ja) * 2008-06-02 2009-12-10 イビデン株式会社 多層プリント配線板の製造方法
US8644030B2 (en) * 2009-01-14 2014-02-04 Micron Technology, Inc. Computer modules with small thicknesses and associated methods of manufacturing
JP5471605B2 (ja) * 2009-03-04 2014-04-16 日本電気株式会社 半導体装置及びその製造方法
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
JP5758592B2 (ja) * 2010-06-16 2015-08-05 株式会社メムス・コア 露光による実装体及び多品種実装体の露光による製造方法
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
JP2012054395A (ja) * 2010-09-01 2012-03-15 Nec Corp 半導体パッケージ
JP2013038230A (ja) * 2011-08-08 2013-02-21 Fujikura Ltd 部品内蔵基板およびその製造方法
TWI509712B (zh) * 2012-01-20 2015-11-21 Dawning Leading Technology Inc 晶片尺寸封裝結構及其晶片尺寸封裝方法
AT513047B1 (de) * 2012-07-02 2014-01-15 Austria Tech & System Tech Verfahren zum Einbetten zumindest eines Bauteils in eine Leiterplatte
KR102072846B1 (ko) 2012-12-18 2020-02-03 에스케이하이닉스 주식회사 임베디드 패키지 및 제조 방법
US8906743B2 (en) 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
SG10201400396WA (en) 2014-03-05 2015-10-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and stacked package module with the same
SG10201400390YA (en) 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
US10056352B2 (en) * 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
EP3022765A4 (en) * 2014-09-26 2017-04-26 Intel Corporation Flexible packaging architecture
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
JP7496251B2 (ja) 2020-06-19 2024-06-06 イビデン株式会社 部品内蔵配線基板及び部品内蔵配線基板の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE549349A (ja) * 1955-07-07
JPS58180094A (ja) * 1982-04-16 1983-10-21 株式会社日立製作所 多層プリント配線板の製造方法
JPS6268748A (ja) * 1985-09-20 1987-03-28 株式会社日立製作所 多層プリント板のボイドレス成形方法
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
JP4064570B2 (ja) * 1999-05-18 2008-03-19 日本特殊陶業株式会社 電子部品を搭載した配線基板及び電子部品を搭載した配線基板の製造方法
JP2001148457A (ja) * 1999-11-22 2001-05-29 Matsushita Electronics Industry Corp 高周波用半導体装置
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4513082B2 (ja) * 2000-03-15 2010-07-28 パナソニック株式会社 積層電子部品、積層共用器、通信機器、及び高周波無線機器
US7241300B2 (en) * 2000-04-29 2007-07-10 Medtronic, Inc, Components, systems and methods for forming anastomoses using magnetism or other coupling means
US6487083B1 (en) * 2000-08-10 2002-11-26 Nortel Networks Ltd. Multilayer circuit board
US6494361B1 (en) * 2001-01-26 2002-12-17 Amkor Technology, Inc. Semiconductor module package substrate fabrication method
JP4434537B2 (ja) * 2001-08-27 2010-03-17 パナソニック株式会社 圧電機能部品
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
JP3896038B2 (ja) 2002-05-27 2007-03-22 株式会社東芝 積層型半導体モジュール
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
AU2003253227A1 (en) * 2002-06-19 2004-01-06 Sten Bjorsell Electronics circuit manufacture
US6850394B2 (en) * 2002-08-23 2005-02-01 Cheil Electric Wiring Devices Co. Apparatus and method for determining mis-wiring in a ground fault circuit interrupter
JP3902752B2 (ja) * 2002-10-01 2007-04-11 日本メクトロン株式会社 多層回路基板
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7042290B2 (en) * 2003-09-16 2006-05-09 Texas Instruments Incorporated Output stage circuit for an operational amplifier
JP4800606B2 (ja) * 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
US7118381B2 (en) * 2005-02-01 2006-10-10 Tyco Electronics Corporation Electrical connector with contact shielding module
KR101145038B1 (ko) * 2005-03-23 2012-05-16 후지쯔 가부시끼가이샤 프린트 배선판
US7327603B2 (en) * 2005-08-16 2008-02-05 Infineon Technologies Ag Memory device including electrical circuit configured to provide reversible bias across the PMC memory cell to perform erase and write functions

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