JP2592044B2 - 垂直形薄膜トランジスターの製造方法 - Google Patents
垂直形薄膜トランジスターの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスターに関
するもので、詳しくは電流駆動能力を向上させるのに適
した垂直形薄膜トランジスターの製造方法に関するもの
である。
するもので、詳しくは電流駆動能力を向上させるのに適
した垂直形薄膜トランジスターの製造方法に関するもの
である。
【０００２】
【従来の技術】一般的に、薄膜トランジスターは、１Ｍ
級以上の５ＲＡＭ素子において負荷抵抗の代わりに使用
されるか、又は液晶ディスプレイ装置において各画素領
域の画素データー信号をスイッチングするか、密着イメ
ージセンサー（ＣｏｎｔａｃｔＩｍａｇｅ Ｓｅｎｓｏ
ｒ）において各フォトダイオードで生成された光電荷を
順次にスイッチングするスイッチング素子として広く使
用される。
級以上の５ＲＡＭ素子において負荷抵抗の代わりに使用
されるか、又は液晶ディスプレイ装置において各画素領
域の画素データー信号をスイッチングするか、密着イメ
ージセンサー（ＣｏｎｔａｃｔＩｍａｇｅ Ｓｅｎｓｏ
ｒ）において各フォトダイオードで生成された光電荷を
順次にスイッチングするスイッチング素子として広く使
用される。
【０００３】このように薄膜トランジスターは集積化さ
れたＬＣＤ又は密着イメージセンサーでスイッチング素
子として使用されるため、ソースとドレーン間にリーク
電流があってはならず、まＴ、ゲートとソースとドレー
ン間の寄生キャパシタンスが小さい場合だけに正確で早
いスイッチング機能を遂行し得る。このような従来の垂
直形薄膜トランジスターを添付した図面に基づいて説明
すると次のようである。
れたＬＣＤ又は密着イメージセンサーでスイッチング素
子として使用されるため、ソースとドレーン間にリーク
電流があってはならず、まＴ、ゲートとソースとドレー
ン間の寄生キャパシタンスが小さい場合だけに正確で早
いスイッチング機能を遂行し得る。このような従来の垂
直形薄膜トランジスターを添付した図面に基づいて説明
すると次のようである。
【０００４】図１は従来の垂直形薄膜トランジスターの
製造方法を示す断面図、図２は図１のように製造された
垂直形薄膜トランジスターの動作を説明するための断面
図、図３は図１のゲート電圧によるソース／ドレーン間
の電圧、電流変化を示すグラフである。
製造方法を示す断面図、図２は図１のように製造された
垂直形薄膜トランジスターの動作を説明するための断面
図、図３は図１のゲート電圧によるソース／ドレーン間
の電圧、電流変化を示すグラフである。
【０００５】従来の垂直形薄膜トランジスターの製造方
法は、図１ａに示すように、ガラス基板１の全面にゲー
ト電極２を形成し、ゲート電極２上にゲート絶縁膜３、
第１の真性非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ）、オー
ム接触（Ｏｈｍｉｃ Ｃｏｎｔａｃｔ）のために高濃度
ｎ形（ｎ+ ）でドーピングされた非晶質シリコン（ｎ’
ａ−Ｓｉ：Ｈ）５及び金属電極６を順次に積層する。
法は、図１ａに示すように、ガラス基板１の全面にゲー
ト電極２を形成し、ゲート電極２上にゲート絶縁膜３、
第１の真性非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ）、オー
ム接触（Ｏｈｍｉｃ Ｃｏｎｔａｃｔ）のために高濃度
ｎ形（ｎ+ ）でドーピングされた非晶質シリコン（ｎ’
ａ−Ｓｉ：Ｈ）５及び金属電極６を順次に積層する。
【０００６】そして、図１ｂに示すように、金属電極６
と、高濃度ｎ形でドーピングされた非晶質シリコン５を
選択的に除去してソース電極６ａ、６ｂを形成する。続
いて、図１ｃに示すように、全面に活性層として使用す
べきである真性非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ）４
ａを数千Å以下で蒸着し、その上にオーム接触のために
高濃度ｎ形でドーピングされた非晶質シリコン７と、ド
レーン電極として使用する金属電極８を順次に蒸着して
従来の垂直形薄膜トランジスターを製造する。
と、高濃度ｎ形でドーピングされた非晶質シリコン５を
選択的に除去してソース電極６ａ、６ｂを形成する。続
いて、図１ｃに示すように、全面に活性層として使用す
べきである真性非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ）４
ａを数千Å以下で蒸着し、その上にオーム接触のために
高濃度ｎ形でドーピングされた非晶質シリコン７と、ド
レーン電極として使用する金属電極８を順次に蒸着して
従来の垂直形薄膜トランジスターを製造する。
【０００７】このように製造された従来の垂直形薄膜ト
ランジスターの構造は、ゲート電極２が下端に形成さ
れ、ソース電極６ａ及びドレーン電極８がゲート電極２
の上端に形成された構造である。このように製造された
従来の垂直形薄膜トランジスターの動作は次のようであ
る。
ランジスターの構造は、ゲート電極２が下端に形成さ
れ、ソース電極６ａ及びドレーン電極８がゲート電極２
の上端に形成された構造である。このように製造された
従来の垂直形薄膜トランジスターの動作は次のようであ
る。
【０００８】即ち、図２に示すように、ソース電極６ａ
の上面はショットキー接触（Ｓｃｈｏｔｔｋｙ Ｃｏｎ
ｔａｃｔ）の特性を有し、下面は高濃度ｎ形でドーピン
グされた非晶質シリコン５ａと接触しているためオーム
接触特性を有するので、ゲート電極２に電圧を印加する
とゲート電極に印加された電圧の電界によりソース電極
６ａの下端の真性非晶質シリコン層４にチャンネルが形
成され、ソース電極６ａに電圧を印加すると電流はソー
ス電極６ａの下端から上端のドレーン電極８に流れる。
の上面はショットキー接触（Ｓｃｈｏｔｔｋｙ Ｃｏｎ
ｔａｃｔ）の特性を有し、下面は高濃度ｎ形でドーピン
グされた非晶質シリコン５ａと接触しているためオーム
接触特性を有するので、ゲート電極２に電圧を印加する
とゲート電極に印加された電圧の電界によりソース電極
６ａの下端の真性非晶質シリコン層４にチャンネルが形
成され、ソース電極６ａに電圧を印加すると電流はソー
ス電極６ａの下端から上端のドレーン電極８に流れる。
【０００９】図３はゲート電極２に印加される電圧によ
るソース／ドレーンに流れる電流の変化を示すグラフ
で、ゲート電圧２に印加される電圧が高くなるにつれて
ソース／ドレーンに流れる電流が増加し、ソース／ドレ
ーン間の電圧が高くなるほどソース／ドレーン間に流れ
る電流が増加することを示す。
るソース／ドレーンに流れる電流の変化を示すグラフ
で、ゲート電圧２に印加される電圧が高くなるにつれて
ソース／ドレーンに流れる電流が増加し、ソース／ドレ
ーン間の電圧が高くなるほどソース／ドレーン間に流れ
る電流が増加することを示す。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来の垂直形薄膜トランジスターにおいては、次のような
問題点があった。ゲート電極２がチャンネルを一方向に
制御し得ないだけでなく、ソース電極６ａと上面の真性
非晶質シリコン間にショットキー接触特性を有するが、
微弱であるので、ソースとドレーン間の電圧差が大きい
とソースとドレーン間にリーク電流が流れるためトラン
ジスターの信頼度が低下する。活性層として使用する真
性非晶質シリコンを二回にわたって形成するため、工程
が複雑で製造時間が長くなり生産性が低下する。ソース
とゲート電極間の寄生容量が形成されるため、薄膜トラ
ンジスターの特性が低下する。
来の垂直形薄膜トランジスターにおいては、次のような
問題点があった。ゲート電極２がチャンネルを一方向に
制御し得ないだけでなく、ソース電極６ａと上面の真性
非晶質シリコン間にショットキー接触特性を有するが、
微弱であるので、ソースとドレーン間の電圧差が大きい
とソースとドレーン間にリーク電流が流れるためトラン
ジスターの信頼度が低下する。活性層として使用する真
性非晶質シリコンを二回にわたって形成するため、工程
が複雑で製造時間が長くなり生産性が低下する。ソース
とゲート電極間の寄生容量が形成されるため、薄膜トラ
ンジスターの特性が低下する。
【００１１】従って、本発明はこのような問題点を解決
するためになされたもので、ゲート印加電圧でソース及
びドレーン間のチャンネルを容易に形成し、チャンネル
が電流導通状態になる時にチャンネル上部の直列抵抗を
減らしてチャンネル伝導度を向上させることにより、電
流のオン／オフ比が良好な垂直形薄膜トランジスターを
提供することをその目的とする。
するためになされたもので、ゲート印加電圧でソース及
びドレーン間のチャンネルを容易に形成し、チャンネル
が電流導通状態になる時にチャンネル上部の直列抵抗を
減らしてチャンネル伝導度を向上させることにより、電
流のオン／オフ比が良好な垂直形薄膜トランジスターを
提供することをその目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るための本発明は、基板上にソース電極と高濃度にｎ形
でドーピングされた第１半導体層とを順次に形成する第
１工程と、ゲート電極を形成する部分の前記ソース電極
及び第１半導体層を選択的に除去する第２工程と、その
全面に絶縁膜とゲート用金属を蒸着し、前記金属と絶縁
膜を選択的に除去してゲート電極を形成する第３工程
と、前記ゲート電極が露出した表面を陽極酸化してゲー
ト絶縁膜を形成する第４工程と、その全面に真性第２半
導体層を形成しその第２半導体層上に高濃度にｎ形でド
ーピングされた第３半導体層を蒸着する第５工程と、前
記第３半導体層上にドレーン電極を形成する第６工程と
からなるものである。
るための本発明は、基板上にソース電極と高濃度にｎ形
でドーピングされた第１半導体層とを順次に形成する第
１工程と、ゲート電極を形成する部分の前記ソース電極
及び第１半導体層を選択的に除去する第２工程と、その
全面に絶縁膜とゲート用金属を蒸着し、前記金属と絶縁
膜を選択的に除去してゲート電極を形成する第３工程
と、前記ゲート電極が露出した表面を陽極酸化してゲー
ト絶縁膜を形成する第４工程と、その全面に真性第２半
導体層を形成しその第２半導体層上に高濃度にｎ形でド
ーピングされた第３半導体層を蒸着する第５工程と、前
記第３半導体層上にドレーン電極を形成する第６工程と
からなるものである。
【００１３】
【実施例】前述したような本発明を添付図面に基づいて
より詳細に説明すると次のようである。図４〜図１０は
本発明の第１実施例の垂直形薄膜トランジスターの製造
方法を示す工程断面図である。本発明の第１実施例の垂
直形薄膜トランジスターの製造方法は、図４に示すよう
に、ガラス基板１１上に真空蒸着装備（ＣＶＤ、ｓｐｕ
ｔｔｅｒ、ｅｖａｐｏｒａｔｏｒ等）を用いてソース電
極１２を数千Å程度に蒸着した後、その上にＰＥＣＶＤ
（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で高濃度ｎ形
ドーピング非晶質シリコン（ｎ’ａ−Ｓｉ：Ｈ）１３を
数百Å程度の厚さに蒸着する。
より詳細に説明すると次のようである。図４〜図１０は
本発明の第１実施例の垂直形薄膜トランジスターの製造
方法を示す工程断面図である。本発明の第１実施例の垂
直形薄膜トランジスターの製造方法は、図４に示すよう
に、ガラス基板１１上に真空蒸着装備（ＣＶＤ、ｓｐｕ
ｔｔｅｒ、ｅｖａｐｏｒａｔｏｒ等）を用いてソース電
極１２を数千Å程度に蒸着した後、その上にＰＥＣＶＤ
（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で高濃度ｎ形
ドーピング非晶質シリコン（ｎ’ａ−Ｓｉ：Ｈ）１３を
数百Å程度の厚さに蒸着する。
【００１４】図５のように中央部分（ゲート電極を形成
する領域）のソース電極１２と高濃度ｎ形ドーピング非
晶質シリコン１３を選択的に除去する。その全面に図６
のように絶縁膜（ＳｉＮ又はＳｉＯ2 ）１４を蒸着し、
絶縁膜１４上にゲート電極用アルミニウム１５を真空蒸
着装備（ｓｐｕｔｔｅｒ、Ｅ−ｂｅａｍ、ｅｖａｐｏｒ
ａｔｏｒ等）で数千Å程度に蒸着する。
する領域）のソース電極１２と高濃度ｎ形ドーピング非
晶質シリコン１３を選択的に除去する。その全面に図６
のように絶縁膜（ＳｉＮ又はＳｉＯ2 ）１４を蒸着し、
絶縁膜１４上にゲート電極用アルミニウム１５を真空蒸
着装備（ｓｐｕｔｔｅｒ、Ｅ−ｂｅａｍ、ｅｖａｐｏｒ
ａｔｏｒ等）で数千Å程度に蒸着する。
【００１５】図７のようにゲートマスクを用いたフォト
エッチング工程でアルミニウムを選択的に除去してゲー
ト電極１５ａを形成し、ゲート電極表面にアルミナ（Ａ
ｌ2Ｏ3 ）１６を形成する。この際に、アルミナの形成
方法は、１２〜２５ｗｔ％濃度の硫酸又は硼酸電解質溶
液で２０℃の温度と１３０〜２５０Ａ／ｍ2 の電流密度
の条件で露出されたゲート電極１５ａを陽極酸化して２
０００Å程度のアルミナ（Ａｌ2Ｏ3）を形成する。
エッチング工程でアルミニウムを選択的に除去してゲー
ト電極１５ａを形成し、ゲート電極表面にアルミナ（Ａ
ｌ2Ｏ3 ）１６を形成する。この際に、アルミナの形成
方法は、１２〜２５ｗｔ％濃度の硫酸又は硼酸電解質溶
液で２０℃の温度と１３０〜２５０Ａ／ｍ2 の電流密度
の条件で露出されたゲート電極１５ａを陽極酸化して２
０００Å程度のアルミナ（Ａｌ2Ｏ3）を形成する。
【００１６】そして、図８のようにゲート電極１５ａ及
びアルミナ１６をマスクとして用いて、露出された絶縁
膜１４を選択的に除去する。図９のように全表面にゲー
ト電極１５ａの厚さと同じ厚さにＰＥＣＶＤ法を用いて
真性非晶質シリコン１７を数千Å程度の厚さに蒸着し、
真性非晶質シリコン層１７上にオーム接触のために高濃
度ｎ形ドーピング非晶質シリコン１８を蒸着し、ドレー
ン用金属電極１９を真空蒸着装置で蒸着する。この際
に、アルミニウム１５と真性非晶質シリコン１７の厚さ
は同じくする。図１０のように前記ゲート電極１５ａの
Ｌ側の金属電極の所定部分を選択的に除去して本発明の
第１実施例の垂直形薄膜トランジスターを製造する。
びアルミナ１６をマスクとして用いて、露出された絶縁
膜１４を選択的に除去する。図９のように全表面にゲー
ト電極１５ａの厚さと同じ厚さにＰＥＣＶＤ法を用いて
真性非晶質シリコン１７を数千Å程度の厚さに蒸着し、
真性非晶質シリコン層１７上にオーム接触のために高濃
度ｎ形ドーピング非晶質シリコン１８を蒸着し、ドレー
ン用金属電極１９を真空蒸着装置で蒸着する。この際
に、アルミニウム１５と真性非晶質シリコン１７の厚さ
は同じくする。図１０のように前記ゲート電極１５ａの
Ｌ側の金属電極の所定部分を選択的に除去して本発明の
第１実施例の垂直形薄膜トランジスターを製造する。
【００１７】図１１は本発明の第２実施例の垂直形薄膜
トランジスターの断面図である。本発明の第２実施例の
垂直形薄膜トランジスターの製造方法は、図４のように
ガラス基板１１上にソース電極１２と高濃度ｎ形ドーピ
ング非晶質シリコン１３を順次に蒸着する。図５のよう
にソース電極１２と高濃度ｎ形ドーピング非晶質シリコ
ン１３を選択的に除去しないで、すぐ全面に絶縁膜１４
とアルミニウム１５を蒸着し、図７〜図１０のような工
程で垂直形薄膜トランジスターを製造する。
トランジスターの断面図である。本発明の第２実施例の
垂直形薄膜トランジスターの製造方法は、図４のように
ガラス基板１１上にソース電極１２と高濃度ｎ形ドーピ
ング非晶質シリコン１３を順次に蒸着する。図５のよう
にソース電極１２と高濃度ｎ形ドーピング非晶質シリコ
ン１３を選択的に除去しないで、すぐ全面に絶縁膜１４
とアルミニウム１５を蒸着し、図７〜図１０のような工
程で垂直形薄膜トランジスターを製造する。
【００１８】本発明の第１及び第２実施例において、真
性非晶質シリコンの代わりに真性多結晶シリコンを形成
することもでき、高濃度ｎ形非晶質シリコンの代わりに
微細結晶シリコン（Ｍｉｃｒｏ−ｃｒｉｓｔａｌ）を使
用してもかまわない。
性非晶質シリコンの代わりに真性多結晶シリコンを形成
することもでき、高濃度ｎ形非晶質シリコンの代わりに
微細結晶シリコン（Ｍｉｃｒｏ−ｃｒｉｓｔａｌ）を使
用してもかまわない。
【００１９】このように製造された本発明の第１及び第
２実施例は次のような特徴がある。即ち、本発明の第１
実施例は第２実施例より工程が複雑であるが、ゲート電
極１５ａとソース電極間の寄生容量が小さくてノイズが
ない。反面、本発明の第２実施例は第１実施例よりゲー
ト電極とソース電極間に寄生容量が発生し得るが、第１
実施例の工程に比べて簡単である。
２実施例は次のような特徴がある。即ち、本発明の第１
実施例は第２実施例より工程が複雑であるが、ゲート電
極１５ａとソース電極間の寄生容量が小さくてノイズが
ない。反面、本発明の第２実施例は第１実施例よりゲー
ト電極とソース電極間に寄生容量が発生し得るが、第１
実施例の工程に比べて簡単である。
【００２０】このように製造された本発明の動作は次の
ようである。図１２は本発明の薄膜トランジスターを説
明するための断面図で、上部のドレーン電極１９ａ、１
９ｂを接地し、ゲート電極１５ａに正電圧を印加する
と、ゲート電極１５ａの表面のアルミナ１６に電界が形
成され、アルミナと接している真性非晶質シリコン１７
の境界に負電化が集まることになる。
ようである。図１２は本発明の薄膜トランジスターを説
明するための断面図で、上部のドレーン電極１９ａ、１
９ｂを接地し、ゲート電極１５ａに正電圧を印加する
と、ゲート電極１５ａの表面のアルミナ１６に電界が形
成され、アルミナと接している真性非晶質シリコン１７
の境界に負電化が集まることになる。
【００２１】この際に、ゲート電極１５ａに所定限度以
上のゲート電圧（しきい電圧）を印加すると、ソース／
ドレーン間に電流流動可能チャンネルが作られるので、
ソース電極１２に電圧を印加すると電流が導通すること
になる。又、ＴＦＴの構造にあっては、ソース／ドレー
ン電極が上下部に分離されて形成されているので、電流
がソース／ドレーン間に垂直方向に流れることになる。
このような本発明の垂直形薄膜トランジスターを一般の
平面形薄膜トランジスターに比べてみると、真性非晶質
シリコン１７の垂直厚さがチャンネルの長さとなり、ソ
ース電極１２の水平長さがチャンネルの幅となる。
上のゲート電圧（しきい電圧）を印加すると、ソース／
ドレーン間に電流流動可能チャンネルが作られるので、
ソース電極１２に電圧を印加すると電流が導通すること
になる。又、ＴＦＴの構造にあっては、ソース／ドレー
ン電極が上下部に分離されて形成されているので、電流
がソース／ドレーン間に垂直方向に流れることになる。
このような本発明の垂直形薄膜トランジスターを一般の
平面形薄膜トランジスターに比べてみると、真性非晶質
シリコン１７の垂直厚さがチャンネルの長さとなり、ソ
ース電極１２の水平長さがチャンネルの幅となる。
【００２２】
【発明の効果】以上説明したような本発明の垂直形薄膜
トランジスターは次のような効果がある。従来の垂直形
薄膜トランジスターに比べて、ゲート電圧でチャンネル
を容易に調節し得る。即ち、従来のＴＦＴの構造にあっ
ては、ソース電極が上部ドレーン電極と下部ゲート電極
の間に位置し、電流の導通時にソース電極上部にチャン
ネルが形成されないため、ソース電極上部の直列抵抗が
高くなってチャンネル伝導度が大変小さくなる欠点があ
ったが、本発明はチャンネルがゲート電極と活性層間の
境界の全面に形成されるためチャンネル伝導度が大変良
好でチャンネルの調節が容易である。
トランジスターは次のような効果がある。従来の垂直形
薄膜トランジスターに比べて、ゲート電圧でチャンネル
を容易に調節し得る。即ち、従来のＴＦＴの構造にあっ
ては、ソース電極が上部ドレーン電極と下部ゲート電極
の間に位置し、電流の導通時にソース電極上部にチャン
ネルが形成されないため、ソース電極上部の直列抵抗が
高くなってチャンネル伝導度が大変小さくなる欠点があ
ったが、本発明はチャンネルがゲート電極と活性層間の
境界の全面に形成されるためチャンネル伝導度が大変良
好でチャンネルの調節が容易である。
【００２３】ゲート印加電圧による電流のオン／オフ比
がいいので高電流用トランジスターとしての動作が可能
である。即ち、ゲートの両側にチャンネルが形成され、
チャンネル伝導度が優れるためゲート印加電圧による電
流のオン／オフ比が向上する。
がいいので高電流用トランジスターとしての動作が可能
である。即ち、ゲートの両側にチャンネルが形成され、
チャンネル伝導度が優れるためゲート印加電圧による電
流のオン／オフ比が向上する。
【図１】従来の垂直形薄膜トランジスターの製造工程を
示す断面図である。
示す断面図である。
【図２】図１の駆動方式を説明するための断面図であ
る。
る。
【図３】図１のゲート電圧によるソース／ドレーン電圧
／電流のグラフである。
／電流のグラフである。
【図４】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図５】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図６】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図７】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図８】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図９】本発明の垂直形薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
【図１０】本発明の垂直形薄膜トランジスターの製造工
程を示す断面図である。
程を示す断面図である。
【図１１】他の実施例の断面図である。
【図１２】図４〜図１０の動作を説明するための断面図
である。
である。
１１ ガラス基板 １２ ソース電極 １３ 高濃度ｎ形ドーピング非晶質シリコン １４ 絶縁膜 １５、１５ａ アルミニウムゲートシリコン １６ アルミナ １７ 真性非晶質シリコン １８ 高濃度ｎ形ドーピング非晶質シリコン １９ 金属電極 １９ａ、１９ｂ ドレーン電極
Claims (7)
- 【請求項１】 基板上にソース電極と高濃度にｎ形でド
ーピングされた第１半導体層とを順次に形成する工程
と、 ゲート電極を形成する部分の前記ソース電極及び第１半
導体層を選択的に除去する工程と、 全面に絶縁膜とゲート用金属を蒸着し、前記金属と絶縁
膜を選択的に除去してゲート電極を形成する工程と、 前記ゲート電極の露出した表面を陽極酸化して、ゲート
絶縁膜を形成する工程と、 全面に真性第２半導体層を形成し、その第２半導体層上
に高濃度にｎ形でドーピングされた第３半導体層を蒸着
する工程と、 前記第３半導体層上にドレーン電極を形成する工程とか
らなることを特徴とする垂直形薄膜トランジスターの製
造方法。 - 【請求項２】 前記ゲート用金属をアルミニウムで形成
することを特徴とする、請求項１記載の垂直形薄膜トラ
ンジスターの製造方法。 - 【請求項３】 前記陽極酸化はゲート用金属としてアル
ミニウムを使用し、硫酸又は硼酸電解質溶液で２０℃の
温度と１３０〜２６０Ａ／ｍ ２ の電流密度の条件で遂行
してゲート絶縁膜としてのアルミナを形成することを特
徴とする、請求項１記載の垂直形薄膜トランジスターの
製造方法。 - 【請求項４】 前記第１半導体層及び第３半導体層は非
晶質シリコン又は微細結晶シリコンを使用して形成する
ことを特徴とする、請求項１記載の垂直形薄膜トランジ
スターの製造方法。 - 【請求項５】 前記第２半導体層は非晶質シリコン又は
多結晶シリコンを使用して形成することを特徴とする、
請求項１記載の垂直形薄膜トランジスターの製造方法。 - 【請求項６】 前記ゲート絶縁膜の厚さは２０００Å程
度で形成することを特徴とする、請求項１または３に記
載の垂直形薄膜トランジスターの製造方法。 - 【請求項７】 前記ゲート用金属と第２半導体層は同じ
厚さで形成することを特徴とする、請求項１記載の垂直
形薄膜トランジスターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1161/1993 | 1993-01-29 | ||
| KR1019930001161A KR940018962A (ko) | 1993-01-29 | 1993-01-29 | 알루미나를 이용한 수직형 박막 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774360A JPH0774360A (ja) | 1995-03-17 |
| JP2592044B2 true JP2592044B2 (ja) | 1997-03-19 |
Family
ID=19350136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025952A Expired - Fee Related JP2592044B2 (ja) | 1993-01-29 | 1994-01-31 | 垂直形薄膜トランジスターの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5397721A (ja) |
| JP (1) | JP2592044B2 (ja) |
| KR (1) | KR940018962A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230595B1 (ko) * | 1996-12-28 | 1999-11-15 | 김영환 | 액정 표시 장치 및 그 제조방법 |
| KR100542310B1 (ko) | 1998-12-30 | 2006-05-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자_ |
| KR100508545B1 (ko) | 2002-12-14 | 2005-08-17 | 한국전자통신연구원 | 수직 구조의 반도체 박막 트랜지스터 |
| JP4214152B2 (ja) * | 2003-12-26 | 2009-01-28 | パナソニック株式会社 | 表示装置 |
| CN102082178B (zh) * | 2009-11-30 | 2012-05-23 | 华映视讯（吴江）有限公司 | 垂直式薄膜晶体管及其制造方法及显示装置及其制造方法 |
| CN106898654B (zh) * | 2017-03-07 | 2020-02-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN106847892B (zh) * | 2017-03-07 | 2020-03-31 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN109285948A (zh) * | 2018-11-27 | 2019-01-29 | 哈尔滨理工大学 | 一种具有横向高阶结构的有机晶体管 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0058548B1 (en) * | 1981-02-16 | 1986-08-06 | Fujitsu Limited | Method of producing mosfet type semiconductor device |
| JPS5812365A (ja) * | 1981-07-15 | 1983-01-24 | Japan Electronic Ind Dev Assoc<Jeida> | 薄膜トランジスタ及びその製造方法 |
| US4587712A (en) * | 1981-11-23 | 1986-05-13 | General Electric Company | Method for making vertical channel field controlled device employing a recessed gate structure |
| JPS59168634A (ja) * | 1983-03-15 | 1984-09-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0746728B2 (ja) * | 1984-09-07 | 1995-05-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH06101564B2 (ja) * | 1985-02-27 | 1994-12-12 | 株式会社東芝 | アモルフアスシリコン半導体装置 |
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JPH0284775A (ja) * | 1987-03-02 | 1990-03-26 | Toshiba Corp | 縦型薄膜トランジスタの製造方法 |
| JP2990852B2 (ja) * | 1991-06-03 | 1999-12-13 | 松下電器産業株式会社 | 金属薄膜パターンの陽極酸化方法 |
| JPH05299665A (ja) * | 1992-04-24 | 1993-11-12 | Hitachi Ltd | 半導体集積回路装置およびその書き込みまたは消去方法 |
-
1993
- 1993-01-29 KR KR1019930001161A patent/KR940018962A/ko not_active Application Discontinuation
-
1994
- 1994-01-25 US US08/186,795 patent/US5397721A/en not_active Expired - Lifetime
- 1994-01-31 JP JP6025952A patent/JP2592044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940018962A (ko) | 1994-08-19 |
| JPH0774360A (ja) | 1995-03-17 |
| US5397721A (en) | 1995-03-14 |
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