JPS62245672A - 薄膜ｍｏｓ型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体素子の構造に係り、交流駆動時にもデ
ィスプレイ画面の開口率を下げることなく、良好々ＯＮ
／ｎＩｉ’Ｐ比を持つ薄膜ＭＯＳ型トランジスタに関す
るものである。。

〔発明の背景〕

ディスプレイ用？Ｊｉ膜ＭＯＳ型電界効果トランジスタ
においては、低価格、大面積化を計るためにガラス基板
に低温処理が可能な非結晶半導体（材料としては主にア
モルファスシリコン）、多結晶半導体（材料としてはポ
リシリコン）用いたものが使用されている。ディスプレ
イ用ＭＯＳ型トランジスタの電気特性としては、高コン
トラストを得るため、オン状態とオフ状態のｔ流の比の
大きい、いわゆる高０Ｎ１０ＦＦ比を持ち、周辺回路を
同一チップ上に内、蔵して低価格化を計るために、高移
動度を持つ必要がある。

従来、アモルファス半導体を用いた素子構造として、第
２図に示すような逆スタガ断面構造の素子が用いられて
いる。これは、絶縁性基板１にクロムでグー。ト電極２
を形成、次に、ゲート絶縁膜３としてシリコン窒化膜（
ｓ＋５Ｎ４）ｉ化学気相成長法（ＣＶＤ法）で形成、次
にプラズマＣＶＤ法で高抵抗アモルファスシリコン半導
体１４、高濃度ｎ層５を連続させる。次に、ｎ＋層５を
ソース電極、ドレイン電極に対するコンタクト部分を残
してエツチング除去して、次にソース電極７、ドレイン
電極８をクロムで形成する構造である。

単体ＭＯＳ）ランジスタの動作原理は以下の通りである
。オン状態では、アースされたソース電極７に対し、ゲ
ート電極２を正に印加するとアモルファス半導体層４内
のゲート電極２に対向するゲート絶縁膜３界面に自由電
子の層（チャネル層）りが形成され、この表面での抵抗
率が下がる。これに対してドレイン電極８にソース電極
７に対して正に電圧を印加することにより、ソース電極
７からチャネル層９、ドレイン電極８と電子電流（ドレ
イン電流）が流れる。ここで、上記のような低抵抗チャ
ネル層が形成されるため、高いドレイン電流値が得られ
る。一方、オフ状態では、ソース電極７、ゲート電極２
け共にアースされており、ドレイン電極８は正に印加さ
れている。この場合、チャネル層は形成されず、電子電
流はソー有抵抗が高いため（この半導体層に不純物を添
加しなかった場合）オフ状態ではドレイン電流が低く抑
えられ高い０Ｎ１０Ｆ’Ｆ比が得られる。

一方、ディスプレイ用の薄膜ＭＯＳ型トランジスタにお
いては、表示用液晶中のイオン蓄積による液晶劣化を防
止するため、交流電源を用いる。

コノ場合、動作モードとして、ソース電極７に対してゲ
ート電極２が負に印加された状態が生じる。

つまり、素子のゲート電圧Ｖｏとして、例えば、Ｖｏ＝
−１０ＶｆオフＮ流’ｆｔ設定、Ｖａ＝２０Ｖでオン状
態設定する場合である。上記のように、ゲート電圧をソ
ース電圧に対して、負に印加するとチャネル層９として
、正孔が誘起された低抵抗層が形成される。第２図に示
す構造で、高抵抗アモルファスシリコン半導体層４の上
面間には、例えば、不純物としてリンをドープした高濃
度アモルファスシリコンｎ＋層５が形成されているため
、これが正孔に対する電位障壁を形成して、この部分、
でけ正孔が注入しすらい。しかし第２図の構造７、、　
　。

１２．の素子では、ソース電極７あるいはドレイン電極
８がアモルファス半導体層４と直接接続されている部分
１０があるため、この部分でけ正孔の電位障壁は存在せ
ず、正孔の注入が起こりドレイン電流が上昇し、すなわ
ちオフ電流が上昇す不。とのためＯＮ１０１”　Ｆ比の
低下を招く。しかし本構造素子に於いても、ゲート電極
２からアモルファス半導体層４とソース電極７が直接接
続される部分１０までの距離Ｔｉ　ｔを太きく取石こと
により、チャネルの形成されない高抵抗アモルファス層
の電圧降下が大きくなり、ドレイ／電流を幾分低減でき
るが、これはかえってディスプレイ面の開口率を低下さ
せる上に、ソース電極とゲート電極間の静電容量を上昇
させ、ディスプレイ走査の速度を低下させる。々お、従
来素子構造あるいはこの高濃度ｎ＋層の効果についてけ
信学技報ＣＰＭ８３−２２で池田らが論じている。

〔発明の目的〕

本発明の目的は、交流、１！圧駆動で高ＯＮ１０　Ｆ　
Ｆ１比を有するディスプレイ用で逆スタガ構造金有する
薄膜ＭＯＳ型トランジスタを提供することにある。

〔発明の概要〕

逆スタガ構造を有する薄膜ＭＯＳ型トランジスタにおい
て、ソース電極あるいはドレイン電極を高不純物濃度層
を介して平面接続した形状として、これ以外ではソース
電極あるいはドレイン電極とチャネルを形成する不純物
濃度の低い（添加されない）半導体層が直接接続されず
、絶縁膜により絶縁された構造にすることＫより、動作
ゲート電圧範囲でのオフ状態を設定するゲート電圧の時
のトレイン電流（オフ電流）の上昇を抑えるような、高
０Ｎ１０ＦＦ比をもつ素子を提供できる。

〔発明の実施例〕

上記目的を達成するため、第１図に示すような逆スタガ
構造を有する薄膜ＭＯＳ型トランジスタを提案する。以
下、第１図を用いて、本発明の詳細な説明する。ガラス
基板１上に、例えばクロムラ１５・００λ程度形成する
。チャネルを形成する低不純物濃度あるいは不純物添加
の高抵抗アモルファスシリコン半導体層４は、例えばＰ
ＣＶＤ法により厚さを３０００λ程度に形成する。５け
、例えば、リンを１０′９〜１０”　）ｙ／ｃｍ”　　
）”−７”　Ｌ７’ｃアモルファスシリコン半導体６ｉ
ｏｏｏ＾程度形成する。６＃′ｉ、例えば、リンガラス
で形成された絶縁膜で厚さは１５００λ程度である。本
絶縁膜構造が本構造素子の特徴になっており、これによ
り、例えば、クロムで形成されたソース電極７とドレイ
ン電極８が長さＴ、ｄで絶縁膜６上に開けられたコンタ
クト窓を介して、高濃度ｎ＋層５に電気的に接続されて
おり、これは基板１と平行な位置になっている。これ以
外の部分ではソース電極７、ドレイン電極８は高抵抗ア
モルファスシリコン半導体層４とは電気的に絶縁されて
いる。

この構造の薄膜ＭＯＳ型トランジスタの動作を抗のアモ
ルファス′半導体層４のゲート絶縁膜３の界面付近に電
子が蓄積した低抵抗チャネル層９が形成される。ソース
電極７に対してドレイン電極８には正の電圧ＶＤが印加
されていれば、ソース電極７から低抵抗チャネル層９そ
してドレイン電極８へと電子電流が流れる。チャネル層
９の抵抗率はＶｏを上昇させることにより、低下するの
で、適当なＶｏを与えれば高いドレイン電流が得られる
。これが、本構造素子のオン状態での動作である。オフ
状態のゲート電圧Ｖａがソース電圧に比べて負に設定さ
れた場合、チャネル層９としては正孔が誘起される。し
かし、本構造素子の場合、ソース電極７、ドレイン電極
８が高濃度ｎ＋層５を介してのみしか接続されていない
ので、これが正孔に対する電位障壁となり、ドレイン電
流は高抵抗アモルファス半導体層４の固有抵抗に支配さ
れる電子電流となり、負のゲート電圧を負の方向へ増加
させても、ドレイン電圧ＶＤが一定ならばシ 、・ト：レイン電流は上昇せず低い値に固定される。高
抵抗アモルファシ半導体層４の側面部５は、第２図の従
来素子のように電極と直接接続されてはおらす、絶縁膜
６で完全に絶縁されているのでこの部分からの正孔の注
入はない。

このように１本構造を採用することにより、ディスプレ
イ用の薄膜ＭＯＳ）ランジスタのように、交流駆動電源
を用い、オフ状態をソース電極の電位に対してゲート電
極電位を負にして設定する場合にも、安定して高０Ｎ１
０ＦＦ比を持つ素子を提供できる。

第３図に、本構造素子の平面図を示す。第１図の断面構
造は第３図のＡＡ’を結ぶ線上の横断面である。本平面
図の特徴は、前記で説明されたように、ソース電極７あ
るいはドレイン電極８が絶縁膜上にＬａＸＬｄＣｍ”　
　の寸法で開けられたコンタクト窓で高濃度ｎ土層を介
してのみ高抵抗アモルファス半導体層と１で１気的に接
続されており、またその接続部形状はガラス基板と平行
に平面接続されている。その他の部分ではソース電極７
あるいはドレイン電極８と高抵抗アモルファス半導体層
とは絶縁膜で電気的に絶縁されている。

次に、本発明の実施例による薄膜ＭＯＳ型トランジスタ
の製造工程を第４図（ａ）〜（ｆ）に示す。

ガラス基板１上にクロムをバッタリング法により厚さ１
ｏｏｏＫ被覆させ、この層をエツチング除去してゲート
電極２とする（ａ）。次に、例えばプラズマＣＶＤ法に
より、温度５００℃にて二酸化ケイ素（ｓｉｏｔ）を５
００〜１５００λゲート絶縁膜３として形成、ひき続き
プラズマＣＶＤ法により、ｍ度３００℃にてアモルファ
スシリコン層４を１５００〜３０００に形成、ひき続き
リンを１０１９〜１０１′ケ／ｃｍ３ドープした高濃度
ｎ＋アモルファスシリコン層５ｖ１ｏｏｏＸデポジショ
ン形成する（ｂ）。次ニ、このアモルファスシリコンｆ
ｆ１ｌ：ｎ＋高濃度層５を選択的にエツチング除去する
（ｃ）　、同様にして、アモルファスシリコン層のチャ
ネルを形成する部分に対応するｎ＋高濃度層を選択的に
エツチング除去する（ｄ）。次に、全面に絶縁膜６とし
てリンガラス（Ｐ２Ｏ）ｅ５０００λデポジション形成
する。さらに、絶縁膜６に対し、電極のコンタクト用の
・ホトエツチングを行なう（ｅ）。次に、ソース電極７
、ドレイン電極８、あるいはゲート電極取り出し用電極
用としてクロムを２０００にスパッタリング形成する。

本発明における、別な実施例を第５図に示す。

本実施例においても、例えば、クロムで形成したソース
電極７、ドレイン電極８は絶縁膜６に長さＴＪ　ａで開
けられたコンタクト窓を通して高濃度ｎ＋７モル７７７
層５ｆ介してチャネルを形成する高抵抗アモルファス層
４と電気的に接続されており、他の部分ではソース電極
７とドレイン電極８はアモルファス半導体層４と絶縁膜
６で絶縁されている。本構造において４１１ｎ＋層５と
アモルフアス層４は基板１に平行に平面接続されている
。

また、本構造素子ではｎ土層５がコンタクト窓の長さＬ
ａのみしかアモルファス層と接していないので、ディス
プレイの走査速度や周辺回路応答速度に影響を与えるソ
ース電極７とゲート電極２間の静電容量を、実施例１に
比べて低減できる。例えば、Ｔ、ａ　＝　１０１１　ｍ
　、第１図のＴ、　、　＝　４０μｍとすると、奥行き
方向の単位長さあたりの容量は、単純にはＣ＋＝ｇ／ｌ
ｘＬ、、Ｃ，＝ｓ／ｌｘＬ、として求められるので、誘
電率ε、ゲート膜の厚さｔとするとＣ＋　／　Ｃｔとし
て１／４に低減できる。なお、本実施例においては、長
さＴＪＦ部分で、ゲート電極２と重なりが生じて、ここ
に静電容量が生じているが、Ｃ−ε／ｌ−Ｌとなること
から、例えばリンガラスで形成した絶縁膜が厚さが５０
００Ｘ程度なので、ｔが４倍程度大きくなり容量に与え
る効果は小さくなり問題はカい。また、このＬｖはいわ
ゆるフィールドプレートとして働き、ｎ＋十層とアモル
ファス半導体層４の内接合部１１の電界を緩和して、電
界強度上昇から起こるオフ電流の上昇、耐圧不良を抑え
る効果がある。また、クロム電極の段差が、１２の部分
でｎ＋十層が入ることにより緩和され、クロム電極断線
も防止できる。

〔発明の効果〕

以上、本構造を用いた薄膜トランジスタにおいて述べた
ように、本発明によれば、ソース電極の電圧に対してゲ
ート電極電位を負にして屯、高抵抗アモルファスシリコ
ン層に誘起された正孔が完全にｎ＋高濃度層による障壁
のために正孔電流として流れず、これによりオフ電流が
上昇しないことが明らかになった。

このような素子は、液晶ディスプレイが交流駆動される
上においては、高０Ｎ１０ＦＦ比を維持するための不可
欠な素子構造となる。

また、ここでは、半導体としてアモルファスシリコンを
用いているが、より高移動度を得るためには多結晶シリ
コンを用いることができる。多結晶シリコンを用いても
、本構造素子は良好な０Ｎ１０ＦＦ特性を示すことは言
うまで本ない。また、本実施例では、ゲート電圧が正の
状態と定義した、いわゆる、ｎチャネル形のＭＯＳにつ
いて説明したが、本構造素子は、ｎ十高根度ｒ＠を用つ
る代りに、例えば、ボロンをドープしたＰ十高濃度層を
用い、ゲート電圧を負にした時をオン状態、ゲート電圧
を零あるいは正にした時全オフ状態とするような、いわ
ゆる、Ｐチャネル形ＭＯＳトランジスタに対しても全く
同様な効果が認められる。

【図面の簡単な説明】

第１図は本発明の実施例１に対する素子の断面図、第２
図は従来素子の断面図、第３図は本発明の実施例１に対
する平面図、第４図は製造工程會示す断面図、第５図は
本発明の実施例２の素子の断面図である。 １・・・絶縁性基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・高抵抗半導体層、５・・・高濃度
ｎ＋層、６１　図 躬２図 ２　　　　　　　ｑ３ 躬 （α） （ｂ） （Ｃ） 年の （改） （ｅ） （ｆ）

Claims (1)

【特許請求の範囲】
1. １、絶縁性を有する、ガラス、石英基板上に、導電極を
   有する金属、あるいは高濃度の不純物を添加した低抵抗
   を有する半導体層により形成されたゲート電極、該ゲー
   ト電極上にゲート絶縁膜、該ゲート絶縁膜上に高抵抗非
   結晶半導体あるいは多結晶半導体層、該半導体層上で、
   対向する位置に低抵抗の非結晶半導体あるいは多結晶半
   導体層、該低抵抗半導体層にソース電極あるいはドレイ
   ン電極として接続された低抵抗電極を有する、逆スタガ
   構造を持つ薄膜ＭＯＳ型トランジスタに於いて、該ソー
   ス電極ならびにドレイン電極が該対向する位置にある低
   抵抗半導体層を通じてのみ該高抵抗半導体層と電気的に
   接続され、該ソース電極並びにドレイン電極は該高抵抗
   半導体層とは直接電気的に接続されず、側面部はすべて
   絶縁膜により電気的に絶縁された構造を特徴とする薄膜
   ＭＯＳ型トランジスタ。