JPH0746728B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0746728B2 JPH0746728B2 JP59188307A JP18830784A JPH0746728B2 JP H0746728 B2 JPH0746728 B2 JP H0746728B2 JP 59188307 A JP59188307 A JP 59188307A JP 18830784 A JP18830784 A JP 18830784A JP H0746728 B2 JPH0746728 B2 JP H0746728B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置にかかわり、とりわけ非晶質シリコ
ン等のシリコン化合物半導体薄膜を用いた薄膜電界効果
トランジスタ（以降TFTと略す）に関するものである。
ン等のシリコン化合物半導体薄膜を用いた薄膜電界効果
トランジスタ（以降TFTと略す）に関するものである。
従来例の構成とその問題点 第１図は従来開発されたシリコン化合物半導体（たとえ
ば非晶質シリコン）をもちいたTFTの工程断面図であ
る。まず第１図（ａ）に示すように絶縁性基板、例えば
ガラス板１上にゲート電極となる第１の金属層２（たと
えばNiCr）を選択的に被着形成する。次いで全面にゲー
ト絶縁層３（たとえばシリコンチッ化膜）、不純物を含
まない非晶質シリコン層４、そして不純物を含む非晶質
シリコン層５（例えばｐをドープしたｎ型非晶質シリコ
ン層）を被着する。不純物としてリンをドープした非晶
質シリコンをもちいた場合電気伝導度は10-2〜10-3（Ω
／□）-1膜厚は500Å以上必要である。
ば非晶質シリコン）をもちいたTFTの工程断面図であ
る。まず第１図（ａ）に示すように絶縁性基板、例えば
ガラス板１上にゲート電極となる第１の金属層２（たと
えばNiCr）を選択的に被着形成する。次いで全面にゲー
ト絶縁層３（たとえばシリコンチッ化膜）、不純物を含
まない非晶質シリコン層４、そして不純物を含む非晶質
シリコン層５（例えばｐをドープしたｎ型非晶質シリコ
ン層）を被着する。不純物としてリンをドープした非晶
質シリコンをもちいた場合電気伝導度は10-2〜10-3（Ω
／□）-1膜厚は500Å以上必要である。
その後第１図（ｂ）に示す非晶質シリコン層4,5を選択
的に除去して島状の非晶質シリコン層４′,5′を形成す
る。さらに第１図では図示していないが、第１の金属層
２上のゲート絶縁層３に開口部を形成して第１の金属層
２を一部露出した後に第１図（ｃ）に示すようにオフセ
ット、ゲート構造とならぬよう第１の金属層２と一部重
なり合った第２の金属層よりなる１対のソース・ドレイ
ン配線6,7が選択的に被着形成される。
的に除去して島状の非晶質シリコン層４′,5′を形成す
る。さらに第１図では図示していないが、第１の金属層
２上のゲート絶縁層３に開口部を形成して第１の金属層
２を一部露出した後に第１図（ｃ）に示すようにオフセ
ット、ゲート構造とならぬよう第１の金属層２と一部重
なり合った第２の金属層よりなる１対のソース・ドレイ
ン配線6,7が選択的に被着形成される。
最後に第１図（ｄ）に示すようにソース・ドレイン配線
6,7をマスクとして不純物を含まない非晶質シリコン層
４′上の非晶質シリコン層５′を除去して、従来のTFT
が完成する。
6,7をマスクとして不純物を含まない非晶質シリコン層
４′上の非晶質シリコン層５′を除去して、従来のTFT
が完成する。
ここで、第１図（ｃ）に示したように不純物を含む非晶
質シリコン層５′は、ソース・ドレイン配線6,7をマス
クとして選択的に除去されるのであるが、もしその除去
が不十分で、ソース・ドレイン配線6,7間に不純物を含
む非晶質シリコン層が残存すれば、ソース・ドレイン間
ののリーク電流が増大してしまうので、完全に食刻しな
いといけない。ある特定の組合せ、ゲート金属層２にモ
リブデン、不純物として燐を含む非晶質シリコン層
５′，ソース・ドレイン配線6,7にアルミニウムを用
い、食刻液に弗酸：硝酸＝1:30液を使うと非晶質シリコ
ン層の食刻速度が５〜10倍程度に加速され、5000Åの不
純物を含まない非晶質シリコン層４′までがわずか４〜
５秒で消失してしまう。チャネル部が余りに薄くなると
MISトランジスタのon電流は著しく減少し、適正食刻の
場合に比べて1/100以下になることも稀ではない。とこ
ろが不純物を含む非晶質シリコンと不純物を含まない非
晶質シリコンとの選択比の大きい、言いかえれば、食刻
速度の差の大きい食刻材がなく、また、再現性のある安
定した食刻材は、食刻速度が200〜300Å/secと速く、50
0Åの不純物を含む非晶質シリコン層だけを選択的に大
面積を均一に除去することは困難である。
質シリコン層５′は、ソース・ドレイン配線6,7をマス
クとして選択的に除去されるのであるが、もしその除去
が不十分で、ソース・ドレイン配線6,7間に不純物を含
む非晶質シリコン層が残存すれば、ソース・ドレイン間
ののリーク電流が増大してしまうので、完全に食刻しな
いといけない。ある特定の組合せ、ゲート金属層２にモ
リブデン、不純物として燐を含む非晶質シリコン層
５′，ソース・ドレイン配線6,7にアルミニウムを用
い、食刻液に弗酸：硝酸＝1:30液を使うと非晶質シリコ
ン層の食刻速度が５〜10倍程度に加速され、5000Åの不
純物を含まない非晶質シリコン層４′までがわずか４〜
５秒で消失してしまう。チャネル部が余りに薄くなると
MISトランジスタのon電流は著しく減少し、適正食刻の
場合に比べて1/100以下になることも稀ではない。とこ
ろが不純物を含む非晶質シリコンと不純物を含まない非
晶質シリコンとの選択比の大きい、言いかえれば、食刻
速度の差の大きい食刻材がなく、また、再現性のある安
定した食刻材は、食刻速度が200〜300Å/secと速く、50
0Åの不純物を含む非晶質シリコン層だけを選択的に大
面積を均一に除去することは困難である。
そこで第１図（ｄ）に示したように不純物を含む非晶質
シリコン層５′を除去するとき、過食刻によって不純物
を含まないシリコン層４′も一部除去して凹状部10を形
成する。ここで半導体活性領域とソース・ドレイン電極
とのオーミック接触が良好で、チャネル幅Ｗとチャネル
長Ｌとの比W/Lが１のTFTではゲート電圧Vg＝12vドレイ
ン電圧Vd＝12v、ソース接地の条件で３×10-6A程度の電
流が流れる。ところが、半導体活性領域となる層４′ソ
ース・ドレイン電極配線6,7との間に、オーミック接触
になるように設けられたはずの層５′の電気伝導度が10
-6〜10-7（Ω／□）-1と悪いTFTでは、層５′の厚みが7
00Å程であっても、前記と同じ条件（Vg＝Vd＝12v、ソ
ース接地）下で１×10-8A以下の電流しか流れず、良好
なオーミック接触が得られない。
シリコン層５′を除去するとき、過食刻によって不純物
を含まないシリコン層４′も一部除去して凹状部10を形
成する。ここで半導体活性領域とソース・ドレイン電極
とのオーミック接触が良好で、チャネル幅Ｗとチャネル
長Ｌとの比W/Lが１のTFTではゲート電圧Vg＝12vドレイ
ン電圧Vd＝12v、ソース接地の条件で３×10-6A程度の電
流が流れる。ところが、半導体活性領域となる層４′ソ
ース・ドレイン電極配線6,7との間に、オーミック接触
になるように設けられたはずの層５′の電気伝導度が10
-6〜10-7（Ω／□）-1と悪いTFTでは、層５′の厚みが7
00Å程であっても、前記と同じ条件（Vg＝Vd＝12v、ソ
ース接地）下で１×10-8A以下の電流しか流れず、良好
なオーミック接触が得られない。
また、不純物を含む非晶質シリコン４′として、リンを
ドープしたｎ型非晶質シリコン層をもつエンハンスメン
ト型TFTを、250℃,1時間N2中で熱処理すると、第３図に
示すようにOFF状態（ゲート電圧Vg＝Ｏ）での暗電流
が、熱処理前に比べ約２桁も増加してしまい電気的特性
が落ちる。これは、熱処理に伴いｎ型非晶質シリコン層
４′の正孔に対するブロッキング効果が劣ってくると考
えられる。
ドープしたｎ型非晶質シリコン層をもつエンハンスメン
ト型TFTを、250℃,1時間N2中で熱処理すると、第３図に
示すようにOFF状態（ゲート電圧Vg＝Ｏ）での暗電流
が、熱処理前に比べ約２桁も増加してしまい電気的特性
が落ちる。これは、熱処理に伴いｎ型非晶質シリコン層
４′の正孔に対するブロッキング効果が劣ってくると考
えられる。
発明の目的 本発明は、上記従来の問題点を解消するもので、たとえ
ばN2中250℃１時間経過後のOFF状態での暗電流の増加を
抑制し、信頼性の高い半導体装置の製造方法を提供する
ことを目的とする。
ばN2中250℃１時間経過後のOFF状態での暗電流の増加を
抑制し、信頼性の高い半導体装置の製造方法を提供する
ことを目的とする。
発明の構成 本発明は、非単結晶シリコン化合物半導体層形成後、半
導体層とソース、ドレイン電極がオーミック接触を得る
ためにｎ型またはｐ型の微結晶シリコン化合物半導体層
を形成することにより、ソース、ドレイン電極をマスク
にしてチャンネル部上のｎ型またはｐ型の微結晶シリコ
ン化合物半導体層の除去プロセスを安定化でき、またト
ランジスタ完成後の熱工程でのトランジスタ特性の劣化
を抑制できる製造方法である。
導体層とソース、ドレイン電極がオーミック接触を得る
ためにｎ型またはｐ型の微結晶シリコン化合物半導体層
を形成することにより、ソース、ドレイン電極をマスク
にしてチャンネル部上のｎ型またはｐ型の微結晶シリコ
ン化合物半導体層の除去プロセスを安定化でき、またト
ランジスタ完成後の熱工程でのトランジスタ特性の劣化
を抑制できる製造方法である。
実施例の説明 第２図は本発明の半導体装置の工程断面図を示すもので
ある。なお、同一機能の各部については、第１図と同じ
番号を付す。
ある。なお、同一機能の各部については、第１図と同じ
番号を付す。
まず第２図（ａ）に示すように絶縁性基板例えばガラス
板１上にゲート電極となる第１の金属層２（たとえばNi
Cr）を選択的に被着形成する。次いで全面に、たとえば
窒化シリコン層よりなるゲート絶縁層３、不純物たとえ
ばIII族、IV族を含まない非単結晶シリコン化合物半導
体層としてたとえば非晶質シリコン層４、さらに不純物
たとえばP,Bなどを含むｎ型またはｐ型の微結晶シリコ
ン化合物半導体層15を被着する。これらの被着方法は、
シラン系ガスのグロー放電によるプラズマ堆積法をもち
い、ゲート絶縁層３として窒化シリコンを形成せんとす
るならば、アンモニア（NH3），窒素を混合すれば得ら
れる。また、不純物を含む微結晶シリコンたとえばn+型
微結晶シリコンの製作条件は、以下のとおりである。シ
ラン5sccm,フォスフィン0.07sccm,H2150sccmのガスを混
合し、真空度1.4Torr,基板温度260℃,13.56MHzの高周波
電力200W（電極直径30cm）、電極間隔22mmで得られ、Ｘ
線回折の観察より結晶領域の存在を確認している。シー
ト抵抗は10（Ωcm）-1活性化エネルギーは0.02eVであ
る。こうしてn+型微結晶シリコン膜15を150Å程被着す
る。
板１上にゲート電極となる第１の金属層２（たとえばNi
Cr）を選択的に被着形成する。次いで全面に、たとえば
窒化シリコン層よりなるゲート絶縁層３、不純物たとえ
ばIII族、IV族を含まない非単結晶シリコン化合物半導
体層としてたとえば非晶質シリコン層４、さらに不純物
たとえばP,Bなどを含むｎ型またはｐ型の微結晶シリコ
ン化合物半導体層15を被着する。これらの被着方法は、
シラン系ガスのグロー放電によるプラズマ堆積法をもち
い、ゲート絶縁層３として窒化シリコンを形成せんとす
るならば、アンモニア（NH3），窒素を混合すれば得ら
れる。また、不純物を含む微結晶シリコンたとえばn+型
微結晶シリコンの製作条件は、以下のとおりである。シ
ラン5sccm,フォスフィン0.07sccm,H2150sccmのガスを混
合し、真空度1.4Torr,基板温度260℃,13.56MHzの高周波
電力200W（電極直径30cm）、電極間隔22mmで得られ、Ｘ
線回折の観察より結晶領域の存在を確認している。シー
ト抵抗は10（Ωcm）-1活性化エネルギーは0.02eVであ
る。こうしてn+型微結晶シリコン膜15を150Å程被着す
る。
その後第２図（ｂ）に示すように非晶質シリコン層4,n+
型微結晶シリコン層15を選択的に除去して層４′,15′
よりなる島状領域を形成する。さらに第２図では図示し
ていないが、第１の金属層２上のゲート絶縁層３に開口
部を形成して、第１の金属層２を一部露出した後に、第
２図（ｃ）にすようにオフセットゲート構造とならぬよ
う第１の金属層２と一部重なり合った第２の金属層たと
えばAlよりなる１対のソース・ドレイン配線6,7が選択
的に被着形成される。最後に第２図（ｄ）に示すように
ソース・ドレイン配線6,7をマスクとして、不純物を含
まない非晶質シリコン層４′上のn+型微結晶シリコン層
15′を除去して、逆スタガタイプのTFTが完成する。
型微結晶シリコン層15を選択的に除去して層４′,15′
よりなる島状領域を形成する。さらに第２図では図示し
ていないが、第１の金属層２上のゲート絶縁層３に開口
部を形成して、第１の金属層２を一部露出した後に、第
２図（ｃ）にすようにオフセットゲート構造とならぬよ
う第１の金属層２と一部重なり合った第２の金属層たと
えばAlよりなる１対のソース・ドレイン配線6,7が選択
的に被着形成される。最後に第２図（ｄ）に示すように
ソース・ドレイン配線6,7をマスクとして、不純物を含
まない非晶質シリコン層４′上のn+型微結晶シリコン層
15′を除去して、逆スタガタイプのTFTが完成する。
ここで安定した食刻材としてHF:HNO31:30をもちいる
と、不純物を含む微結晶シリコン層15′のエッチングレ
ートは400〜500Å/secであり、不純物を含まない非晶質
シリコン層４′のエッチングレート（200〜300Å/sec）
の約２倍あり、選択比が向上する。
と、不純物を含む微結晶シリコン層15′のエッチングレ
ートは400〜500Å/secであり、不純物を含まない非晶質
シリコン層４′のエッチングレート（200〜300Å/sec）
の約２倍あり、選択比が向上する。
また、第２図（ｄ）に示すように不純物を含む微結晶シ
リコン層15′を除去するとき、過食刻によって不純物を
含まない非晶質シリコン４′も一部除去して凹状部20を
形成する。しかし、この場合不純物を含む膜の膜厚は15
0Åで従来のものの膜厚500Åに比べ、３分の１以下とな
っている。
リコン層15′を除去するとき、過食刻によって不純物を
含まない非晶質シリコン４′も一部除去して凹状部20を
形成する。しかし、この場合不純物を含む膜の膜厚は15
0Åで従来のものの膜厚500Åに比べ、３分の１以下とな
っている。
また不純物を含む膜中の不純物が、不純物を含まない非
晶質シリコン膜中に拡散していることも考慮して、不純
物を含む膜の厚さと同じだけ過食刻すると、従来のもの
では全体で約1000Åのエッチングが必要であり、本発明
によるTFTでは、エッチングする全体の厚みは300Åの従
来の三分の一以下である。ここで食刻方法の１つとし
て、まず発煙硝酸に浸漬し、次にフッ酸0.01mol溶液に
浸漬すると不純物を含む微結晶シリコンは約50Å程食刻
される。従って６回ほどくり返すと300Å程食刻され
る。この方法によると、従来のTFTでは20回ものくり返
しが必要であり、回数が増すことによるバラツキ，不確
実性などを考慮し、従来のTFTでは実施されなかった
が、本発明による不純物を含む微結晶シリコン層の導入
により安定した食刻方法が確立した。
晶質シリコン膜中に拡散していることも考慮して、不純
物を含む膜の厚さと同じだけ過食刻すると、従来のもの
では全体で約1000Åのエッチングが必要であり、本発明
によるTFTでは、エッチングする全体の厚みは300Åの従
来の三分の一以下である。ここで食刻方法の１つとし
て、まず発煙硝酸に浸漬し、次にフッ酸0.01mol溶液に
浸漬すると不純物を含む微結晶シリコンは約50Å程食刻
される。従って６回ほどくり返すと300Å程食刻され
る。この方法によると、従来のTFTでは20回ものくり返
しが必要であり、回数が増すことによるバラツキ，不確
実性などを考慮し、従来のTFTでは実施されなかった
が、本発明による不純物を含む微結晶シリコン層の導入
により安定した食刻方法が確立した。
また、この不純物を含む微結晶シリコン層15と不純物を
含まない非晶シリコン層４との電気伝導度の大きな違い
を利用した陽極酸化法により酸化膜を形成し、フッ酸で
食刻する方法の場合にも、シート抵抗が低い（10Ωc
m-1）ことが大きな利点となる。
含まない非晶シリコン層４との電気伝導度の大きな違い
を利用した陽極酸化法により酸化膜を形成し、フッ酸で
食刻する方法の場合にも、シート抵抗が低い（10Ωc
m-1）ことが大きな利点となる。
また、本発明によるn+型微結晶シリコン層15′のシート
抵抗が低いためか、その膜厚は、従来の３分の１以下に
相当するほんの150Åあれば従来をより少し上回る電流
値がとれる。さらに不純物を含む微結晶シリコン層とし
て、リンをドープしたｎ型微結晶シリコン層をもつエン
ハンスメント型TFTではN2中250℃,1時間の熱処理後も、
第４図に示すようにOFF状態（ゲート電圧Vg＝ｏ）での
電流値が、処理前と比べほとんど変化せず、信頼性の高
いプロセスに大きな温度自由度をもったTFTが得られ
た。これは熱処理にかかわらず、ｎ型微結晶シリコン層
の正孔に対するブロッキング効果が初期とくらべて劣っ
ていないと考えられる。
抵抗が低いためか、その膜厚は、従来の３分の１以下に
相当するほんの150Åあれば従来をより少し上回る電流
値がとれる。さらに不純物を含む微結晶シリコン層とし
て、リンをドープしたｎ型微結晶シリコン層をもつエン
ハンスメント型TFTではN2中250℃,1時間の熱処理後も、
第４図に示すようにOFF状態（ゲート電圧Vg＝ｏ）での
電流値が、処理前と比べほとんど変化せず、信頼性の高
いプロセスに大きな温度自由度をもったTFTが得られ
た。これは熱処理にかかわらず、ｎ型微結晶シリコン層
の正孔に対するブロッキング効果が初期とくらべて劣っ
ていないと考えられる。
発明の効果 不純物を含む微結晶シリコンを用いることにより、その
膜厚を150Åと薄くできるため、新たな食刻方法により
チャンネル部上の不純物を含む半導体層の除去の精度が
向上した。また、本発明により製造したTFTは、N2中,25
0℃１時間の熱処理後も、微結晶シリコン化合物半導体
からなるオーミック接触層の小数キャリアに対するブロ
ッキング効果の劣化を抑制して、OFF状態でのドレイン
電流の変化を小さくできることによりTFTの耐熱性が向
上し、従って、TFT完成後の熱工程におけるTFT特性の劣
化のない、信頼性の高いTFTを製造できる効果を有す
る。
膜厚を150Åと薄くできるため、新たな食刻方法により
チャンネル部上の不純物を含む半導体層の除去の精度が
向上した。また、本発明により製造したTFTは、N2中,25
0℃１時間の熱処理後も、微結晶シリコン化合物半導体
からなるオーミック接触層の小数キャリアに対するブロ
ッキング効果の劣化を抑制して、OFF状態でのドレイン
電流の変化を小さくできることによりTFTの耐熱性が向
上し、従って、TFT完成後の熱工程におけるTFT特性の劣
化のない、信頼性の高いTFTを製造できる効果を有す
る。
第１図（ａ）〜（ｄ）は従来開発されたTFTの工程断面
図、第２図（ａ）〜（ｄ）は本発明の一実施例のTFTの
工程断面図、第３図は従来開発されたTFTの特性図、第
４図は本発明によるTFTのN2中,250℃,1時間の熱処理前
後の電気的特性を示す図である。 １……ガラス板、２……ゲート電極、３……ゲート絶縁
膜、４……不純物を含まない非晶質シリコン層、6,7…
…ソース・ドレイン配線、15……不純物を含む微晶質シ
リコン層。
図、第２図（ａ）〜（ｄ）は本発明の一実施例のTFTの
工程断面図、第３図は従来開発されたTFTの特性図、第
４図は本発明によるTFTのN2中,250℃,1時間の熱処理前
後の電気的特性を示す図である。 １……ガラス板、２……ゲート電極、３……ゲート絶縁
膜、４……不純物を含まない非晶質シリコン層、6,7…
…ソース・ドレイン配線、15……不純物を含む微晶質シ
リコン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 郁典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭58−212177（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体活性領域に非晶質シリコン半導体層
を用いた逆スタガ構造の薄膜電界効果トランジスタの製
造方法において、ゲート絶縁膜、前記非晶質シリコン半
導体層を順次形成する工程と、前記半導体層上にｎ型ま
たはｐ型の微結晶シリコン半導体層を形成する工程と、
前記微結晶シリコン半導体層上にソース、ドレイン電極
を形成する工程と、前記ソース、ドレイン電極をマスク
として前記微結晶シリコン半導体層を弗酸と硝酸とを主
成分とするエッチング液により除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188307A JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188307A JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165477A JPS6165477A (ja) | 1986-04-04 |
| JPH0746728B2 true JPH0746728B2 (ja) | 1995-05-17 |
Family
ID=16221317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188307A Expired - Fee Related JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746728B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101564B2 (ja) * | 1985-02-27 | 1994-12-12 | 株式会社東芝 | アモルフアスシリコン半導体装置 |
| JPS6331168A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPS63119577A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 薄膜トランジスタ |
| JP2675587B2 (ja) * | 1988-08-09 | 1997-11-12 | シャープ株式会社 | マトリックス型液晶表示パネル |
| JPH02268468A (ja) * | 1989-04-10 | 1990-11-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| KR950008261B1 (ko) * | 1991-12-03 | 1995-07-26 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| KR940018962A (ko) * | 1993-01-29 | 1994-08-19 | 이헌조 | 알루미나를 이용한 수직형 박막 트랜지스터 제조방법 |
| JP3440291B2 (ja) * | 1995-05-25 | 2003-08-25 | 独立行政法人産業技術総合研究所 | 微結晶シリコン薄膜トランジスタ |
| JP3416723B2 (ja) * | 1995-05-25 | 2003-06-16 | 独立行政法人産業技術総合研究所 | 非晶質シリコン薄膜トランジスタ及びその製法 |
| JP2635950B2 (ja) * | 1995-11-13 | 1997-07-30 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3810681B2 (ja) | 2001-12-20 | 2006-08-16 | シャープ株式会社 | 薄膜トランジスタ基板および液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652741B2 (ja) * | 1982-06-02 | 1994-07-06 | 松下電器産業株式会社 | 絶縁ゲート型トランジスタの製造方法 |
-
1984
- 1984-09-07 JP JP59188307A patent/JPH0746728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165477A (ja) | 1986-04-04 |
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Legal Events
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|---|---|---|---|
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