[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2018019053A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2018019053A
JP2018019053A JP2016184043A JP2016184043A JP2018019053A JP 2018019053 A JP2018019053 A JP 2018019053A JP 2016184043 A JP2016184043 A JP 2016184043A JP 2016184043 A JP2016184043 A JP 2016184043A JP 2018019053 A JP2018019053 A JP 2018019053A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
trench
crystal
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016184043A
Other languages
English (en)
Other versions
JP6164672B1 (ja
Inventor
小杉　亮治
Ryoji Kosugi
亮治 小杉
世陽 紀
Shi-Yang Ji
世陽 紀
望月　和浩
Kazuhiro Mochizuki
和浩 望月
河田　泰之
Yasuyuki Kawada
泰之 河田
英典 纐纈
Hidenori Koketsu
英典 纐纈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to DE112017003089.7T priority Critical patent/DE112017003089T5/de
Priority to CN201780040949.6A priority patent/CN109417096B/zh
Priority to US16/308,913 priority patent/US10741648B2/en
Priority to PCT/JP2017/020610 priority patent/WO2018016201A1/ja
Priority to TW106119589A priority patent/TWI645561B/zh
Application granted granted Critical
Publication of JP6164672B1 publication Critical patent/JP6164672B1/ja
Publication of JP2018019053A publication Critical patent/JP2018019053A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】パワー半導体素子を含む半導体装置の製造歩留りおよび信頼性を向上させる。【解決手段】＜１１−２０＞方向に対して傾斜した結晶主面を有する基板に、ｘ方向に延在し、ｘ方向と直交するｙ方向に互いに離間する複数のトレンチＤＴが形成されている。そして、トレンチＤＴの内部に埋め込まれた半導体層からなるｐ型カラム領域ＰＣと、ｙ方向に互いに隣り合うトレンチＤＴの間の基板の部分からなるｎ型カラム領域ＮＣとによってスーパージャンクション構造が構成されており、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差が±θ以内である。ここでθは、高さｈ、幅ｗのトレンチに対して、｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３で定まる。ここでｋは、少なくとも２より小さく、好ましくは０．９以下、さらに好ましくは０．５、さらにさらに好ましくは０．３以下である。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表されるパワー半導体素子を含む半導体装置およびその製造方法に好適に利用できるものである。
本技術分野の背景技術として、例えば特開２０１３−１３８１７１号公報（特許文献１）およびRyoji Kosugi et.al., Development of SiC super-junction (SJ) device by deep trench-filling epitaxial growth, Materials Science Forum Vols. 740-742 (2013) pp 785-788（非特許文献１）がある。
特許文献１には、セル領域では、スーパージャンクション（Super Junction）構造を構成するｎ型カラム領域およびｐ型カラム領域でのｎ型電荷量とｐ型電荷量が等しくされ、周辺領域では、セル領域の外周方向に向かうに連れて、スーパージャンクション構造でのｎ型電荷量が徐々にｐ型電荷量よりも多くされるチャージバランス変化領域を備える半導体装置が記載されている。
また、非特許文献１には、スーパージャンクション構造の製造を前提として、４Ｈ−ＳｉＣ基板に形成した幅２．７μｍ、深さ７μｍのトレンチをボイドの発生なくＳｉＣ層で埋め戻した例が報告されている。
特開２０１３−１３８１７１号公報
Ryoji Kosugi et.al., Development of SiC super-junction (SJ) device by deep trench-filling epitaxial growth, Materials Science Forum Vols. 740-742 (2013) pp 785-788
スーパージャンクション構造のパワー半導体素子は、高耐圧を確保しながら、オン抵抗を低減できるという利点を有している。
スーパージャンクション構造の形成方法の１つに、トレンチ埋め戻し法（トレンチフィル法とも言う。）がある。トレンチ埋め戻し法は、深いトレンチを有するスーパージャンクション構造を作製することができることから、広い耐圧範囲においてオン抵抗の低減に有効であると考えられる。しかし、高耐圧のパワー半導体素子を実現するには、高アスペクト比のトレンチが必要となるが、トレンチ埋め戻し法では、高アスペクト比のトレンチを埋め込みエピタキシャル成長法によって歩留りよく埋め戻すことは容易ではなく、パワー半導体素子を含む半導体装置の製造歩留りが低いという課題があった。
なお、非特許文献１においても、埋め戻しの成功の再現性は低く、その原因は不明であった。
上記課題を解決するための代表的な手段としての半導体装置の一つを例示すれば以下のとおりである。すなわち、半導体装置を、所定の結晶方向である基準結晶方向に対して傾斜した結晶主面を有する単結晶の基板と、前記基板の前記結晶主面に沿う第１方向に延在し、前記基板の前記結晶主面に沿って前記第１方向と直交する第２方向に互いに離間して、前記基板に設けられた複数のトレンチと、前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第１カラム領域と、前記第２方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第２カラム領域と、を備え、前記基準結晶方向と前記第１方向との角度誤差が±θ以内であり、前記θは、前記トレンチの深さをｈ、前記トレンチの幅をｗ、ｋを２より小さい係数とするとき、θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３で定まるように構成する。
他の代表的な手段としての半導体装置の製造方法の一つを例示すれば以下の通りである。すなわち、半導体装置の製造方法であって、所定の結晶方向である基準結晶方向に対して傾斜した結晶主面、および前記基準結晶方向に対して第１角度誤差を持って設けられた基準マークを有する単結晶の基板を準備し、前記基板の前記結晶主面に沿う第１方向に延在し、前記基板の前記結晶主面に沿って前記第１方向と直交する第２方向に互いに離間する複数のトレンチを前記基板に形成するために、前記基板上にエッチング用マスクパターンを形成するためのフォトマスクを準備し、前記フォトマスクを用いて前記基板上に前記エッチング用パターンを形成し、前記エッチング用パターンを用いて前記基板に前記複数のトレンチを形成し、前記複数のトレンチの内部を結晶成長法により前記基板と同じ結晶構造を持つ結晶層で埋め込み、前記基準結晶方向と前記第１方向との角度誤差が±θ以内であり、前記θは、前記トレンチの深さをｈ、前記トレンチの幅をｗ、ｋを２より小さい係数とするとき、θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３で定まるようにする。
本発明によれば、パワー半導体素子を含む半導体装置の製造歩留りおよび信頼性を向上することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施の形態１によるＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第１例を示す平面図である。 実施の形態１によるＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第２例を示す平面図である。 実施の形態１による半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。 実施の形態１による半導体装置の構成を示す平面図である。 実施の形態１による半導体装置の構成を示す断面図（図４のＡ−Ａ´線で切断した断面図）である。 実施の形態１による半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 実施の形態２による基板に形成された複数のトレンチを示す平面図である。 実施の形態２による基板に形成されたトレンチの端部を拡大して示す断面図である。 実施の形態２の変形例による基板に形成された複数のトレンチを示す平面図である。 本発明に先立って本発明者らが検討した、ＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第１比較例を示す平面図である。 本発明に先立って本発明者らが検討した、ＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第２比較例を示す平面図である。 本発明に先立って本発明者らが検討した、半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。 埋め込みエピタキシャル成長法において、ＨＣｌ／ＳｉＨ４流量比が３３．３、５０および６６．７の場合の埋め戻し態様の一例を示す図である。 埋め込みエピタキシャル成長法において、エピタキシャル成長中の成長炉内の圧力が１０ｋＰａの場合の埋め戻し態様の一例を示す図である。 （ａ）〜（ｉ）は、＜１１−２０＞方向に対する延在方向の傾き角度を変えて基板に形成され、その後、結晶層が埋め戻された、複数のトレンチの断面ＳＥＭ写真である。 フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、図２３から得られたトレンチ上部側面に結晶成長したＳｉＣ層の傾き角度θmesaとの関係を示すグラフ図である。 （ａ）、（ｂ）および（ｃ）は、結晶層がトレンチ上部側面から斜めに傾いて成長する場合における、トレンチ寸法と、結晶層がトレンチを塞いでしまう状態との関係を考察するためのモデルを示す模式図である。 図２５に示したモデルおよび知見Ｃから算出した、許容されるトレンチの延在方向と＜１１−２０＞方向との角度誤差を示すグラフ図である。 フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、トレンチ底の結晶成長レート（図中上部のプロット）およびメサトップの結晶成長レート（図中下部のプロット）との関係を示すグラフ図である。 図２７に示したトレンチ底の結晶成長レートのフィッテング曲線から求めたトレンチの延在方向と＜１１−２０＞方向との角度誤差θ、および角度誤差θから算出したアライメント余裕係数ｋをまとめた表である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、単に「基板」と言うときには、特に、明示していない限り、「基板」には、炭化珪素（ＳｉＣ）単結晶からなる基板または珪素（Ｓｉ）単結晶からなる基板のみでなく、炭化珪素（ＳｉＣ）単結晶からなる基板または珪素（Ｓｉ）単結晶からなる基板の主面上にエピタキシャル層を形成したものも含まれる。
また、特に、明示していない限り、ブラケット＜ ＞で囲んだ数列（方位指数）は結晶方位を示し、例えば六方晶単結晶では＜１１−２０＞方向のように４個の方位指数で記載する。ここで、マイナス記号は直後の方位指数がマイナス成分の方位であること表し、例えば＜１１−２０＞では方位指数２がマイナス方向であることを意味する。また、まる括弧（ ）で囲んだ数列（面指数）は結晶面を示し、例えば六方晶単結晶では（０００１）面のように４個の面指数で記載する。
以下、本実施の形態を図面に基づいて詳細に説明する。
（スーパージャンクション構造の利点）
本実施の形態によるパワーＭＯＳＦＥＴはスーパージャンクション構造を有している。このようなスーパージャンクション構造のパワーＭＯＳＦＥＴによれば、以下に説明する利点を得ることができる。
パワーＭＯＳＦＥＴでは、基板の不純物濃度を低くして、オフ状態時に基板に形成される空乏層を延ばすことにより、耐圧を確保している。従って、高耐圧を実現するためには、低不純物濃度の基板を厚くする必要がある。一方、低不純物濃度の基板を厚くすると、パワーＭＯＳＦＥＴのオン抵抗が高くなる。つまり、パワーＭＯＳＦＥＴにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にあることになる。
本実施の形態によるパワーＭＯＳＦＥＴでは、周期的に配置されるｐ型カラム領域とｎ型カラム領域とからなるスーパージャンクション構造を基板に形成している。スーパージャンクション構造は、通常、ｎ型の基板に一定の間隔を置いて形成される複数のｐ型カラム領域と、互いに隣り合うｐ型カラム領域の間のｎ型の基板からなる複数のｎ型カラム領域とによって構成される。
このスーパージャンクション構造のパワーＭＯＳＦＥＴでは、オフ状態において、ｐ型カラム領域とｎ型カラム領域との境界領域に形成されるｐｎ接合から横方向にも空乏層が延びる。このため、電流通路であるｎ型カラム領域の不純物濃度を高くしても、２つの境界領域に挟まれるｎ型カラム領域の内側方向に延びる空乏層が繋がってｎ型カラム領域全体が空乏化しやすくなる。これにより、オフ状態でｎ型カラム領域全体が空乏化するため、耐圧を確保することができる。つまり、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、電流通路であるｎ型カラム領域の不純物濃度を高くすることができ、かつ、ｎ型カラム領域全体を空乏化することができる。この結果、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、高耐圧を確保しながら、オン抵抗を低減することができる。
（トレンチ埋め戻し法の利点）
スーパージャンクション構造においては、パワーＭＯＳＦＥＴのオン抵抗の低減を図る観点から、例えば互いに隣り合うｐ型カラム領域の間隔を狭くして、ｎ型カラム領域の幅を狭くすることが有効である。なぜなら、オン抵抗の低減を図る観点から、電流通路であるｎ型カラム領域のｎ型不純物濃度を高くすることが望ましいからである。すなわち、オン抵抗を低減するために、ｎ型カラム領域のｎ型不純物濃度を高くすると、ｎ型カラム領域への空乏層の延びが小さくなることから、ｎ型カラム領域全体を空乏化させるためには、ｎ型カラム領域の幅を狭くする必要がある。
従って、ｎ型カラム領域のｎ型不純物濃度を高くして、オン抵抗を低減する一方、耐圧も確保することを考慮すると、互いに隣り合うｐ型カラム領域の間隔を狭くして、ｎ型カラム領域の幅を狭くする必要がある。
スーパージャンクション構造を形成する代表的な方法として、「トレンチ埋め戻し法」がある。このトレンチ埋め戻し法では、ｐ型カラム領域は、基板に形成されたトレンチへの埋め込みエピタキシャル成長法で形成される。このため、トレンチの形成精度によって、ｐ型カラム領域の形成精度が決定される。トレンチは、一般に、フォトリソグラフィ技術およびドライエッチング技術によって形成されることから、トレンチ埋め戻し法では、高精度でｐ型カラム領域を形成することができて、互いに隣り合うｐ型カラム領域の間隔を狭くすることができる。
なお、スーパージャンクション構造を形成する他の方法として、「マルチエピタキシャル法」がある。しかし、このマルチエピタキシャル法では、ｐ型カラム領域をイオン注入法で形成している。このため、深くｐ型カラム領域を基板に形成するには、多段のイオン注入が必要となり、イオン注入の回数が増加するという課題がある。
そこで、本実施の形態では、トレンチ埋め込み法を採用する。以下、トレンチ埋め込み法によって形成されるスーパージャンクション構造のパワーＭＯＳＦＥＴについて説明する。
（埋め込みエピタキシャル成長法に伴う不具合の詳細な説明）
本実施の形態によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置は、ウェハ状の炭化珪素（ＳｉＣ）単結晶からなる基板（以下、ＳｉＣ単結晶基板と言う。）に製造される。具体的には、ＳｉＣ単結晶基板の主面上に形成されたエピタキシャル層にスーパージャンクション構造を構成するｐ型カラム領域とｎ型カラム領域とが交互に配置される。このＳｉＣ単結晶基板は、一般に、（０００１）面が＜１１−２０＞方向に４°傾いた主面を有しており、オリエンテーションフラットと＜１１−２０＞方向とがほぼ平行になるように、ＳｉＣ単結晶基板は製造される。従って、ＳｉＣ単結晶基板の主面上にエピタキシャル成長法により形成されるエピタキシャル層も、ＳｉＣ単結晶基板と同様の結晶構造を有する。
しかし、例えば図１８に示すように、ＳｉＣ単結晶基板ＳＷの製造時におけるプロセス条件のばらつきなどにより、オリエンテーションフラットＯＦの方向が＜１１−２０＞方向と平行にならず、オリエンテーションフラットＯＦの方向と＜１１−２０＞方向との角度誤差が±１°よりも大きくなることがある。このような場合、各半導体チップＳＣにそれぞれスーパージャンクション構造を構成する複数のトレンチ（溝とも言う。）ＤＴが、オリエンテーションフラットＯＦの方向とほぼ平行に延在するように形成されると、トレンチＤＴの延在方向（長手方向とも言う。）と＜１１−２０＞方向との角度誤差は±１°よりも大きくなる。
また、例えば図１９に示すように、オリエンテーションフラットＯＦの方向と＜１１−２０＞方向との角度誤差が±１°よりも小さい場合であっても、各半導体チップＳＣにそれぞれ形成される複数のトレンチＤＴの延在方向が、その製造時におけるプロセス条件のばらつきなどにより、オリエンテーションフラットＯＦの方向とずれることがある。このような場合、トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差が±１°よりも大きくなることがある。
本発明者らが検討したところ、トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差が±１°よりも大きくなると、埋め込みエピタキシャル成長法によるトレンチＤＴの内部への半導体層の埋め戻しが難しくなることが明らかとなった。
図２０は、トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差が±１°よりも大きい場合における、埋め込みエピタキシャル成長法による埋め戻し態様の一例を説明する概略図である。ＳｉＣ単結晶基板ＳＷの主面上にエピタキシャル層ＥＰが形成されており、そのエピタキシャル層ＥＰに複数のトレンチＤＴが一方の方向に延在するように形成されている。トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差は、例えば±５°程度である。
エピタキシャル成長の初期は、トレンチＤＴの底およびエピタキシャル層ＥＰの凸部の上面などから半導体層ＳＭ、例えばＳｉＣ層が成長して、トレンチＤＴの内部は埋め戻されていく。しかし、半導体層ＳＭの成長方向が徐々に傾くため、エピタキシャル成長が進むと、トレンチＤＴの上部および延在方向の両端部が閉塞して、トレンチＤＴの内部に空孔（ボイドとも言う。）ＶＯが形成される。特に、トレンチＤＴの深さが５μｍ以上、特に１０μｍ以上になると、埋め込みエピタキシャル成長法に伴うこのような不具合が顕著に現れる。
（本発明に至った知見）
本発明に至った知見について、以下に詳細に説明する。
（１）トレンチの内部を埋め戻すＳｉＣ層の結晶成長に関する実験結果
図２３（ａ）〜（ｉ）は、＜１１−２０＞方向に対する延在方向の傾き角度を変えて基板に形成され、その後、結晶層が埋め戻された、複数のトレンチの断面ＳＥＭ写真である。複数のトレンチは、フォトマスク上に＜１１−２０＞方向に対する傾き角度を変化させた複数のパターンを形成し、そのフォトマスクを使用して、意図的に＜１１−２０＞方向に対して傾きのバリエーションを持たせて基板に形成されている。図２３（ａ）〜（ｉ）には、フォトマスク上で＜１１−２０＞方向に対するパターンの傾き角度を−２．０°〜＋２．０°の範囲で、０．５°刻みで変化させた場合における、それぞれのトレンチの埋め込みの様子を示している。
図２３（ａ）〜（ｉ）では、フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchを示しており、例えば図２３（ａ）では「−２．０°」と示している。なお、図２３（ａ）に、括弧書きで併記した角度「（−１．５°）」は、後述する「推定される実角度」である。また、＜１１−２０＞方向と直交する＜−１１００＞方向に向かって傾斜するパターンをプラス側に傾くパターンと言い、＜−１１００＞方向と反対方向（つまり＜１−１００＞）に向かって傾斜するパターンをマイナス側に傾くパターンと言う。
実験条件としては、＜１１−２０＞方向に４°オフの４Ｈ−ＳｉＣ基板に複数のトレンチを形成した後、複数のトレンチの内部をＳｉＣ層の結晶成長により埋め戻した。トレンチを形成するためのフォトマスクは、実験に使用した基板のオリエンテーションフラットと、θtrench＝０°のパターンとが平行になるように露光装置によってアライメントされている。
実験に使用した基板はオリエンテーションフラットが＜１１−２０＞方向となるように製造されているが、その基板の仕様上のオリエンテーションフラットと＜１１−２０＞方向との角度誤差は±５°以内である。トレンチは、ＩＣＰ（Inductively Coupled Plasma）エッチング法で形成され、トレンチの深さは２２μｍ〜２５μｍ、幅は２．２５μｍ〜２．５μｍである。また、隣り合うトレンチを隔てるスペースである基板の凸部の寸法は２．２５μｍ〜２．５μｍである。その他、ＳｉＣ層の埋め戻し結晶成長など、明記しない実験条件は、後述する実施の形態１の≪半導体装置の製造方法≫で説明するものと同様である。
実験結果では、図２３（ｄ）に示すθtrench＝−０．５°のパターンにおいて最良の結果が得られており、トレンチが垂直性を保持したまままＳｉＣ層がトレンチの内部に良好な状態で埋め込まれている。一方、図２３（ｃ）、（ｂ）、（ａ）の方向に、すなわちマイナス側にθtrenchが傾いたものは、トレンチ側面から左側に傾斜を持ったＳｉＣ層が結晶成長し、角度が大きくなるにつれてトレンチ上部を覆ってしまう。また、図２３（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）の方向に、すなわちプラス側にθtrenchが傾いたものは、トレンチ側面から右側に傾斜を持ったＳｉＣ層が結晶成長し、角度が大きくなるにつれてトレンチ上部を覆ってしまう。以上の結果より、以下の知見が得られる。
（知見Ａ）θtrenchが大きくなり、トレンチ上部が結晶成長したＳｉＣ層で覆われると、トレンチの内部に原料ガスが供給されにくくなるため、トレンチの内部におけるＳｉＣ層の埋め戻し結晶成長が阻害される。
（知見Ｂ）θtrench＝−０．５°パターンで、ＳｉＣ層はほぼ垂直の結晶成長が実現できており、実験に使用した基板のオリエンテーションフラットは厳密な＜１１−２０＞方向から０．５°程度ズレて形成されている。このため、図２３（ａ）〜（ｉ）の括弧書きで併記した「トレンチの延在方向と結晶固有の＜１１−２０＞方向との間の推定される実角度」を割り当てることができる。この実験では、図２３（ｄ）が推定された実角度０°にほぼ対応する。
（２）フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、トレンチ上部側面に成長したＳｉＣ層の傾き角度θmesaとの関係
図２４は、フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、図２３から得られたトレンチ上部側面に成長したＳｉＣ層の傾き角度θmesaとの関係を示すグラフ図である。θtrenchとθmesaとは直線で近似される比例関係にあることが分かる。この図から、以下の知見が得られる。
（知見Ｃ）θtrenchとθmesaとは直線で近似される比例関係にあり、その傾きは１３である。
（３）トレンチ形状と、トレンチの内部における結晶層の成長阻害との関係を検討するためのモデル
図２５（ａ）、（ｂ）および（ｃ）は、結晶層がトレンチ上部側面から斜めに傾いて結晶成長する場合における、トレンチ寸法と、結晶層がトレンチを塞いでしまう状態との関係を考察するためのモデルを示す模式図である。
図２５（ａ）は、高さｈ、幅ｗのトレンチに対して、トレンチ側面の上部ｈ／２から、傾斜角Ｑ１を持った結晶成長が始まり、トレンチを塞いでしまう第１のモデルを示している。これは、図２３に示した実験結果において、トレンチ側面の上部半分位からＳｉＣ層が傾斜して成長していることに対応する。従って、図２５（ａ）に示すモデルが、トレンチの内部における結晶層の成長阻害を避けるための最低限の条件となる。図２５（ａ）に示すモデルにおける許容できる最大の傾斜角Ｑ１は、以下の（式１）で表される。
Ｑ１＝arctan（２ｗ／ｈ） ・・・・（式１）
図２５（ｂ）は、効果的にトレンチの内部における結晶層の成長阻害を緩和するための第２のモデルを示している。すなわち、このモデルでは、トレンチの入り口が塞がらないように、トレンチ側面の上部ｈ／２から、傾斜角Ｑ２を持った結晶層が成長し、その結晶成長をトレンチの幅ｗ／２程度に抑えることを基準としている。図２５（ｂ）に示すモデルにおける許容できる最大の傾斜角Ｑ２は、以下の（式２）で表される。
Ｑ２＝arctan（ｗ／ｈ） ・・・・（式２）
図２５（ｃ）は、さらに望ましい第３のモデルを示している。すなわち、このモデルでは、トレンチの入り口が塞がらないように、トレンチ側面の上部ｈ／２から、傾斜角Ｑ３を持った結晶層が成長し、その結晶成長を、さらに余裕をもってトレンチの幅ｗ／４程度に抑えることを基準としている。図２５（ｃ）に示すモデルにおける許容できる最大の傾斜角Ｑ３は、以下の（式３）で表される。
Ｑ３＝arctan（ｗ／２ｈ） ・・・・（式３）
すなわち、トレンチの内部における結晶層の成長阻害を避けるためには、結晶層の成長角度は、最低限でも（式１）のＱ１より小さい角度であることが必要であり、好ましくは（式２）のＱ２より小さい角度であることが望ましく、さらに好ましくは（式３）のＱ３より小さい角度であることが望ましいことになる。
（４）図２５に示したモデルから算出した、許容されるトレンチの延在方向の＜１１−２０＞方向に対する角度誤差θ
図２６は、図２５に示したモデルおよび上記（知見Ｃ）から算出した、許容されるトレンチの延在方向と＜１１−２０＞方向との角度誤差を示すグラフ図である。すなわち、（式１）のＱ１、（式２）のＱ２および（式３）のＱ３は（知見Ｃ）のθmesaに対応するので、図２４の実験結果から得られた傾き１３を使えば、許容されるトレンチの延在方向の＜１１−２０＞方向に対する角度誤差θが、θtrenchに対応する値として得られる。これにより、以下の知見が得られる。
（知見Ｄ）トレンチの内部における結晶層の成長阻害を避けるためには、トレンチの延在方向と＜１１−２０＞方向との角度誤差θは、少なくとも、以下の（式４）より小さい角度であることが必要である。
θ＝Ｑ１／１３＝｛arctan（２ｗ／ｈ）｝／１３ ・・・・（式４）
好ましくはトレンチの延在方向と＜１１−２０＞方向との角度誤差θは、以下の（式５）より小さい角度であるとよい。
θ＝Ｑ２／１３＝｛arctan（ｗ／ｈ）｝／１３ ・・・・（式５）
さらに好ましくはトレンチの延在方向と＜１１−２０＞方向との角度誤差θは、以下の（式６）より小さい角度であるとよい。
θ＝Ｑ３／１３＝｛arctan（ｗ／２ｈ）｝／１３ ・・・・（式６）
トレンチの延在方向と＜１１−２０＞方向との角度誤差θは、許容される角度誤差としてはプラス側およびマイナス側の両側があるので、上記（式４）、（式５）および（式６）で表される±θ以内であることが、トレンチの内部における結晶層の成長阻害を効果的に緩和するための知見である。
図２６は、上記（式４）、（式５）および（式６）を計算した結果である。図２６の縦軸は、図２５（ａ）、（ｂ）および（ｃ）に示した３つのモデルに対して許容されるトレンチの延在方向の＜１１−２０＞方向に対する角度誤差θを意味する。第１の横軸は、トレンチの幅ｗを２μｍとしたときの高さｈであり、０μｍ〜４０μｍの範囲を示している。第２の横軸は、アスペクト比（Ratio＝ｈ／ｗ）を表し、無次元の数値であり、０〜２０の範囲を示している。
図２６において、アスペクト比が５よりも小さくなると、関数の性質により延在方向の＜１１−２０＞方向に対する角度誤差θの許容値が急減に増大する。従って、このようなアスペクト比が比較的小さな領域（０〜５）では、角度誤差θの余裕が比較的大きい。
これに対して、アスペクト比が５以上では、角度誤差θの許容値は、減少するとともに急激な変化をしなくなり、アスペクト比が大きくなるにつれて漸減する。従って、アスペクト比が５以上において、角度誤差θの管理が重要になる。さらにアスペクト比が１０以上になると、曲線からほぼ直線で近似されるような漸減する特性も持つようになり、角度誤差θの値自体も小さくなるので、さらに角度誤差θの管理が重要になる。言い換えれば、本発明の適用範囲として、アスペクト比が５以上において顕著な効果が期待できる。さらにアスペクト比が１０以上においては、さらに顕著な効果が期待できる。
（５）フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、トレンチ底の結晶成長レートとの関係
図２７は、図２３に示した実験結果をまとめたものであり、フォトマスク上におけるパターンの＜１１−２０＞方向に対する傾き角度θtrenchと、トレンチ底（Trench bottom）の結晶成長レートとの関係を示すグラフ図である（図中上部のプロット）。図２７には、同様に、メサトップ（Mesa top）（基板の凸部の上面）の結晶成長レートも同時に示してある（図中下部のプロット）。ここで、メサとは凸部を意味し、基板に複数のトレンチを形成することにより、互いに隣り合うトレンチを隔てるスペーサである基板の凸部が形成されるので、それをメサと呼んでいる。図２７に示す実験結果の点を結ぶ曲線は、ガウシアンによるフィッテング曲線である。
図２７から、トレンチ底の結晶成長レートは、θtrenchの影響を敏感に受けることが分かる。すなわち、結晶層が傾いて成長することによりトレンチ最上部の入り口が狭くなることで、トレンチ底に結晶成長の原料ガスが供給されにくくなるメカニズムが働いていると推定される。
なお、メサトップの結晶成長レートは、その結晶成長が基板の上面近傍であり、原料ガスの供給の制限を受けにくいことから、θtrenchに対して比較的緩やかな変化である。しかしこの場合でも、θtrench＝−０．５°のパターンでメサトップの結晶成長レートが減少しており、トレンチ底に効率的に原料ガスが供給されることを逆の観点から裏づけていると考えられる。
ところで、（式４）、（式５）および（式６）をより一般化して定式すれば、以下の（式７）となる。
θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３・・・・（式７）
ここで、ｋは、便宜上「アライメント余裕係数」と定義することにし、ｋは２より小さい係数となる。（式４）、（式５）および（式６）は、それぞれｋ＝２、ｋ＝１およびｋ＝１／２に対応する特定ケースということになる。ｋが２より小さい程、図２３に示した結晶層の斜め成長が抑制され、トレンチの内部における結晶層の埋め戻しの完成度があがることになる。なお、ｋの理論上の最小値は０であるが、このときθ＝０になる。現実の製造プロセスではｋ＝０を実現することは困難であるので、製造歩留りおよび製造コスト（製造余裕）とのバランスからｋを選択することで、半導体装置のコストを最適化することができる。
（式７）を逆にｋについて解くと、以下の（式８）を得る。
ｋ＝（ｈ／ｗ）×tan（１３×θ）・・・・（式８）
（６）アライメント余裕係数ｋの計算結果
図２８に、図２７に示したトレンチ底の結晶成長レートのフィッテング曲線の所定の高さにおけるθtrenchの幅から角度誤差θを読み取り、この角度誤差θと（式８）とから算出したアライメント余裕係数ｋを示している。トレンチ底の結晶成長レートの変化分の高さを「高さ位置（Ｌｅｖｅｌ）」と呼ぶことにし、ガウシアン曲線の裾（θtrench＝−２．０°または＋１．０°）を０％（結晶成長レート：ＧＲ＝２．３８μｍ／ｈ）、ガウシアン曲線のピーク（θtrench＝−０．４６°）を１００％（結晶成長レート：ＧＲ＝４．３３μｍ／ｈ）とし、０％〜１００％の数値として定義する。
図２８では、高さ位置（Ｌｅｖｅｌ）の５０％、８０％および９０％においてガウシアン曲線のθtrenchの幅（Ｌ−ｗｉｄｔｈ）を読み取り、それを１／２して角度誤差θを得ている。図２３に示した実験条件では、トレンチの深さｈは２２μｍ〜２５μｍ、幅ｗは２．２５μｍ〜２．５μｍであったので、（式８）を用いてｋを計算する際に、その中央値としてｈ＝２３．５μｍ、ｗ＝２．３８５μｍを用いた。
以下では、トレンチの入り口が完全に閉じる前のトレンチ埋め戻しの結晶成長において、「高さ位置（Ｌｅｖｅｌ）」の意味を考察する。単純化されたモデルでは、トレンチ埋め戻しのために供給された原料ガスは、次の３つの部分に分配されると考えられる。
（ａ）トレンチ底で起きる結晶成長への寄与分：Ａ１＋Ａ２（θ）
（ｂ）メサトップで起きる結晶成長への寄与分：Ｂ１＋Ｂ２（θ）
（ｃ）トレンチ側面で起きる結晶成長への寄与分：Ｃ１＋Ｃ２（θ）
図２３および図２７に示した実験結果が、Ａ１、Ｂ１およびＣ１のθtrenchに依存しない定数部と、Ａ２（θ）、Ｂ２（θ）およびＣ２（θ）のθtrenchに依存する変数部の存在を示唆しているからである。
上記（ａ）は、本発明の目的とする部分であり、この部分への原料ガスの寄与を最大化することが望ましい。上記（ｂ）は、メサトップから垂直上方に起きる結晶成長であるため、トレンチ底の埋め戻しに直接害をもたらす訳ではないが、できるだけ少ない方が望ましい。上記（ｃ）は、本発明の目的を阻害する部分であり、この部分への原料ガスの寄与を最小化することが望ましい。
原料ガスの供給は一定であり、上記（ａ）、（ｂ）および（ｃ）の総和は常に一定（const）であるとして、次の式を得る。
Ａ１＋Ａ２（θ）＋Ｂ１＋Ｂ２（θ）＋Ｃ１＋Ｃ２（θ）＝const・・・・（式９）
ここで、Ａ１、Ｂ１およびＣ１は定数なので右辺に移項して、新たな定数const’としてまとめると次の式を得る。
Ａ２（θ）＋Ｂ２（θ）＋Ｃ２（θ）＝const’・・・・（式１０）
（式１０）で、Ａ２（θ）への原料ガスの寄与が１００％となるときに、残るＢ２（θ）＋Ｃ２（θ）は０％になる。これは、図２７に示したθtrench＝０．５°近傍に対応し、高さ位置（Ｌｅｖｅｌ）としては１００％に対応する。また、これは、上記（ａ）が最大化、上記（ｂ）および（ｃ）を最小化できた状態である。
逆に、（式１０）で、Ａ２（θ）への寄与が０％となるときに、残るＢ２（θ）＋Ｃ２（θ）は１００％になる。これは、図２７に示したθtrench＝−２．０°またはθtrench＝＋１．０°近傍に対応し、高さ位置（Ｌｅｖｅｌ）としては０％に対応する。また、これは、上記（ａ）が最小化、上記（ｂ）および（ｃ）が最大化となった状態である。以上により、高さ位置（Ｌｅｖｅｌ）は、近似的に、トレンチ底への結晶成長の効率のよさを表すパラメータとして理解することもできる。以上の結果より、以下の知見が得られる。
（知見Ｅ）高さｈ、幅ｗのトレンチの内部における結晶層の成長阻害を緩和するための、トレンチの延在方向と結晶方位（例えば＜１１−２０＞方向）との角度誤差θは少なくとも、一般に以下の式で表される（（式７）再掲））。
θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３
ここで、ｋはアライメント余裕係数と定義し、２よりも小さい値であることが必要である。トレンチ底の結晶成長レートが飽和する（０％）場合にくらべ、ｋ＝０．９以下であれば５０％以上効率的な結晶成長レートが確保される。さらに、ｋ＝０．５以下であれば８０％以上効率的な結晶成長レートが確保される。さらに好ましくは、ｋ＝０．３以下であれば９０％以上効率的な結晶成長レートが確保される。
本実施の形態では、前述の本発明に至った知見を基に、スーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置において、埋め込みエピタキシャル成長法によりトレンチの内部へ確実に結晶層を埋め戻すことにより、半導体装置の製造歩留りおよび信頼性を向上させることのできる新規な技術的思想を提供する。
（実施の形態１）
≪半導体装置の特徴および効果≫
本実施の形態１による半導体装置の特徴および効果について、図１、図２および図３を用いて説明する。図１は、本実施の形態１によるＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第１例を示す平面図である。図２は、本実施の形態１によるＳｉＣ単結晶ウェハに形成された複数の半導体チップのレイアウトの第２例を示す平面図である。図３は、本実施の形態１による半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。
まず、本実施の形態１による半導体装置の第１例について、図１を用いて説明する。
図１に示すように、本実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置は、半導体チップＳＣ毎にウェハ状のＳｉＣ単結晶基板ＳＷに製造される。具体的には、ＳｉＣ単結晶基板ＳＷの主面上に、ＳｉＣ単結晶基板ＳＷと同様の結晶構造を持つエピタキシャル層が形成され、このエピタキシャル層に、ｘ方向（第１方向）に延在するｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが、ＳｉＣ単結晶基板ＳＷの主面に沿ってｘ方向と直交するｙ方向（第２方向）に交互に配置されたスーパージャンクション構造を有している。ＳｉＣ単結晶基板ＳＷは、例えば４Ｈポリタイプ六方晶系ＳｉＣ単結晶（略記すれば「４Ｈ−ＳｉＣ」）からなる。
ｐ型カラム領域ＰＣは、ｘ方向に延在し、ｙ方向に互いに離間してエピタキシャル層に形成された複数のトレンチＤＴに、埋め込みエピタキシャル成長法により埋め込まれた半導体層（ＳｉＣ層）からなり、ｙ方向に互いに隣り合うｐ型カラム領域ＰＣの間にエピタキシャル層からなるｎ型カラム領域ＮＣが形成されている。半導体層は、エピタキシャル層、すなわちＳｉＣ単結晶基板ＳＷと同様の結晶構造を持つ結晶層である。
トレンチＤＴは、例えば５μｍ以上の深さを有しており、例えばアスペクト比が１０程度で、深さが２０μｍ程度のトレンチＤＴを例示することができる。また、トレンチＤＴは、深くなるほど狭くなる先細り形状となるが、トレンチＤＴの底面と側面とがなすテーパー角は、例えば８８°〜９０°程度である。
半導体装置の第１例では、ＳｉＣ単結晶基板ＳＷは、（０００１）面が＜１１−２０＞方向に４°傾いた主面を有しており、オリエンテーションフラットＯＦと＜１１−２０＞方向との角度誤差は±θ以内となっている。ここでθは、（知見Ｅ）で前述したとおり、高さｈ、幅ｗのトレンチに対して、｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３で定まる。ここでｋは、少なくとも２より小さく、好ましくは０．９以下、さらに好ましくは０．５、さらにさらに好ましくは０．３以下である。±θ以内の一例として、±１°以内（−１°以上、かつ、１°以下）を代表的な値として挙げることができる。
そして、エピタキシャル層に形成される複数のトレンチＤＴが延在する方向（ｘ方向）と、ＳｉＣ単結晶基板ＳＷのオリエンテーションフラットＯＦの方向とが同じになるように、複数のトレンチＤＴは形成されている。従って、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内となる。なお、ここで、同じ方向とは、完全に一致した方向という意味ではなく、実質一致した方向またはほぼ一致した方向という意味であって、ばらつきを考慮した一定の範囲を含む。
次に、本実施の形態１による半導体装置の第２例について、図２を用いて説明する。
図２に示すように、半導体装置の第２例では、ＳｉＣ単結晶基板ＳＷは、（０００１）面が＜１１−２０＞方向に４°傾いた主面を有しており、オリエンテーションフラットＯＦと＜１１−２０＞方向との角度誤差は上記±θよりも大きくなっている。そして、エピタキシャル層に形成される複数のトレンチＤＴが延在する方向（ｘ方向）と、＜１１−２０＞方向とが同じになるように、複数のトレンチＤＴは形成されている。従って、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内となる。
図３は、本実施の形態１による半導体装置の第１例および第２例、すなわち、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差が±θ以内の場合における、埋め込みエピタキシャル成長法による埋め戻し態様の一例を説明する概略図である。
エピタキシャル成長の初期は、トレンチＤＴの底部およびエピタキシャル層ＥＰの凸部の上面などから半導体層ＳＭが成長して、トレンチＤＴの内部は埋め戻されていく。さらに、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差が±θ以内であることから、エピタキシャル成長が進んでも、半導体層ＳＭの成長方向の傾きが小さく、トレンチＤＴの上部および延在方向の両端部が閉塞する前に、トレンチＤＴの内部を半導体層ＳＭによって埋め戻すことができる。
従って、トレンチＤＴの内部にボイドが形成されにくくなるので、埋め戻し不良による製造歩留りの低下を防止することができる。また、半導体装置の信頼性を向上させることができる。
≪半導体装置の構成≫
本実施の実施例１による半導体装置について図４および図５を用いて説明する。図４は、本実施の形態１による半導体装置の構成を示す平面図である。図５は、図４のＡ−Ａ´線で切断した断面図である。
図４に示すように、本実施の形態１による半導体チップＳＣは、例えば矩形形状をしており、セル領域（活性部とも言う。）ＣＲと、遷移領域ＴＲと、周辺領域（周端部とも言う。）ＰＥＲと、を有している。そして、セル領域ＣＲの外側を囲むように遷移領域ＴＲが配置され、さらに、遷移領域ＴＲを囲むように周辺領域ＰＥＲが配置されている。言い換えれば、周辺領域ＰＥＲで囲まれた内側領域に、遷移領域ＴＲを介してセル領域ＣＲが配置されている。
セル領域ＣＲには、例えばスイッチング素子として機能する複数のスーパージャンクション構造のパワーＭＯＳＦＥＴが形成されている。一方、周辺領域ＰＥＲには、例えば周辺を斜めにエッチングするベベル構造、拡散リング構造、フィールドリング構造またはフィールドプレート構造に代表される周辺構造が形成されている。これらの周辺構造は、基本的に電界集中によってアバランシェ降伏現象を生じにくくする設計思想に基づいて形成されている。
以上のように、本実施の形態１による半導体チップＳＣにおいては、中心領域を含む内側領域に複数のスーパージャンクション構造のパワーＭＯＳＦＥＴが形成され、かつ内側領域を囲む外側領域に電界緩和構造である周辺構造が形成されている。
以下、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのそれぞれの構造について説明する。
（１）セル領域ＣＲの構造
図５に示すように、セル領域ＣＲは、基板ＳＵＢの主面上のエピタキシャル層ＥＰに、ｘ方向に延在するｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが、基板ＳＵＢの主面に沿ってｘ方向と直交するｙ方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のｐ型カラム領域ＰＣが形成される複数のトレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内である。ここでθは（知見Ｅ）で前述したように定まる。
本実施の形態１によるセル領域ＣＲでは、ｐ型カラム領域ＰＣのｙ方向の幅とｎ型カラム領域ＮＣのｙ方向の幅との比が１：１の場合を例示しているが、これに限定されるものではなく、ｐ型カラム領域ＰＣのｙ方向の幅とｎ型カラム領域ＮＣのｙ方向の幅とは互いに異なっていてもよい。
以下、具体的に説明する。例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有する炭化珪素（ＳｉＣ）からなる基板ＳＵＢの主面上にエピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された炭化珪素（ＳｉＣ）を主成分とする半導体層（Ｓ層）から構成されており、基板ＳＵＢと同様の結晶構造を有する。エピタキシャル層ＥＰのｎ型不純物濃度は基板ＳＵＢの不純物濃度よりも低く、例えば３．０×１０１６／ｃｍ３である。
そして、エピタキシャル層ＥＰ内でｙ方向に互いに離間するように複数のｐ型カラム領域ＰＣが形成されている。このｐ型カラム領域ＰＣのそれぞれは、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物が導入された半導体層（ＳｉＣ層）から構成されている。この半導体層は、エピタキシャル層ＥＰと同じ結晶構造を持つ結晶層であり、ｐ型カラム領域ＰＣのｐ型不純物濃度は、例えば３．０×１０１６／ｃｍ３である。そして、互いに隣り合うｐ型カラム領域ＰＣで挟まれたエピタキシャル層ＥＰの部分が、ｎ型カラム領域ＮＣになる。この複数のｎ型カラム領域ＮＣを含むエピタキシャル層ＥＰと基板ＳＵＢによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
さらに、スーパージャンクション構造が形成されたエピタキシャル層ＥＰの上面に素子部が形成されている。
素子部には、エピタキシャル層ＥＰの上面にｐ型カラム領域ＰＣと接するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨに内包されるようにソース領域ＳＲが形成されている。このとき、チャネル領域ＣＨは、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
さらに、互いに隣り合うチャネル領域ＣＨで挟まれる領域上にゲート絶縁膜ＧＩが形成されており、このゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜により形成されるが、これに限らず、例えば酸化シリコン膜よりも誘電率の高い高誘電率膜により形成することもできる。また、ゲート電極ＧＥは、例えば多結晶シリコン膜により形成されている。このゲート電極ＧＥは、ソース領域ＳＲと整合するように形成されている。また、ゲート電極ＧＥの上面および側壁を覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬが形成されている。
複数のゲート電極ＧＥを覆う層間絶縁膜ＩＬ上にわたって、ソース電極ＳＥが形成されている。ソース電極ＳＥは、例えばチタンタングステン（ＴｉＷ）からなるバリア導体膜とアルミニウム（Ａｌ）膜との積層膜により形成される。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続される。
このとき、ボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続される。
従って、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、ｎ型カラム領域ＮＣをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
ソース電極ＳＥを部分的に覆うように、例えば酸化シリコンからなる表面保護膜ＰＡＳが形成されており、ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、基板ＳＵＢの裏面（エピタキシャル層ＥＰが形成された主面と反対側の面）には、金属からなるドレイン電極ＤＥが形成されている。
以上のようにして、セル領域ＣＲに複数のスーパージャンクション構造のパワーＭＯＳＦＥＴが形成されている。
（２）遷移領域ＴＲの構造
図５に示すように、遷移領域ＴＲも、複数のｐ型カラム領域ＰＣとエピタキシシャル層ＥＰからなる複数のｎ型カラム領域ＮＣとがｙ方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のｐ型カラム領域ＰＣが形成される複数のトレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内である。ここでθは（知見Ｅ）で前述したように定まる。
以下、具体的に説明する。セル領域ＣＲと同様に遷移領域ＴＲにおいても、複数のｐ型カラム領域ＰＣおよび複数のｎ型カラム領域ＮＣが同様に形成されている。さらに、セル領域ＣＲのゲート電極ＧＥと同層の多結晶シリコン膜により形成されたゲート引き出し部ＧＰＵが、チャネル領域ＣＨ上にゲート絶縁膜ＧＩを介して形成されている。そして、このゲート引き出し部ＧＰＵの上面および側壁を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。
そして、セル領域ＣＲのソース電極ＳＥと同層の積層膜により形成されたゲート引き出し電極ＧＰＥが、上記開口部内を含む層間絶縁膜ＩＬ上に形成されている。ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
さらに、エピタキシャル層ＥＰの上面には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨの内部に内包されるようにソース引き出し領域ＳＰＲが形成されている。また、チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰの上面上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。そして、ゲート引き出し電極ＧＰＥと同層の積層膜により形成されたソース引き出し電極ＳＰＥが、上記開口部内を含む層間絶縁膜ＩＬ上に形成されている。
遷移領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、例えば酸化シリコンからなる表面保護膜ＰＡＳが形成されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
以上のようにして、遷移領域ＴＲに遷移構造が形成されている。
（３）周辺領域ＰＥＲの構造
図５に示すように、周辺領域ＰＥＲも、複数のｐ型カラム領域ＰＣとエピタキシャル層ＥＰからなる複数のｎ型カラム領域ＮＣとがｙ方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のｐ型カラム領域ＰＣが形成される複数のトレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内である。ここでθは（知見Ｅ）で前述したように定まる。
以下、具体的に説明する。セル領域ＣＲと同様に周辺領域ＰＥＲにおいても、複数のｐ型カラム領域ＰＣおよび複数のｎ型カラム領域ＮＣが同様に形成されている。さらに、セル領域ＣＲのゲート電極ＧＥと同層の多結晶シリコン膜により形成された複数のダミー電極ＦＥが、セル領域ＣＲのゲート絶縁膜ＧＩと同層の酸化シリコン膜を介して、エピタキシャル層ＥＰの上面上に形成されている。また、複数のダミー電極ＦＥの上面および側壁を覆うように、エピタキシャル層ＥＰの上面上に層間絶縁膜ＩＬが形成されている。
周辺領域ＰＥＲにおいても、例えば酸化シリコンからなる表面保護膜ＰＡＳが形成されている。
以上のようにして、周辺領域ＰＥＲに周辺構造が形成されている。
≪半導体装置の製造方法≫
本実施の形態１による半導体装置の製造方法の一例について図６〜図１４を用いて説明する。図６〜図１４は、本実施の形態１による半導体装置の製造工程を示す断面図である。
まず、図６に示すように、主面（表面、上面）上にｎ型半導体層からなる低濃度のエピタキシャル層ＥＰを形成した基板（ウェハと称する平面略円形状の薄板）ＳＵＢを用意する。基板ＳＵＢは、例えば４Ｈポリタイプ型または６Ｈポリタイプ型の六方晶系ＳｉＣ単結晶からなり、（０００１）面が＜１１−２０＞方向に４°傾いた主面を有している。従って、エピタキシャル層ＥＰもＳｉＣ単結晶からなり、基板ＳＵＢと同様の結晶構造を有する。
エピタキシャル層ＥＰには、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入されている。エピタキシャル層ＥＰのｎ型不純物濃度は、例えば３．０×１０１６／ｃｍ３程度であり、エピタキシャル層ＥＰの厚さは、例えば２０μｍ〜３０μｍ程度である。
次に、図７に示すように、例えば絶縁材料からなるパターンをハードマスクとした選択的なエッチング法により、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのエピタキシャル層ＥＰに、ｘ方向に延在し、ｙ方向に互いに離間する複数のトレンチＤＴを形成する。
例えばトレンチＤＴのエピタキシャル層ＥＰの上面からの深さは、５μｍ以上であり、一例として、アスペクト比が１０程度、エピタキシャル層ＥＰの上面からの深さが２０μｍ程度のトレンチＤＴを例示することができる。また、トレンチＤＴのテーパー角は、例えば８８°〜９０°程度とすることにより、埋め戻し領域の半導体層の濃度分布を改善することができる。
また、トレンチＤＴの延在方向（ｘ方向）は＜１１−２０＞方向と±θ以内の角度誤差を有している。ここでθは（知見Ｅ）で前述したように定まる。
トレンチＤＴの形成方法としては、予め準備された基板ＳＵＢの仕様によって異なり、以下の第１の方法（図１を用いて説明した第１例）および第２の方法（図２を用いて説明した第２例）を例示することができる。
第１の方法： 基板ＳＵＢを準備する際に、オリエンテーションフラットの方向と＜１１−２０＞方向との角度誤差が±θ１以内（θ１：第１角度誤差）である基板ＳＵＢを準備する。現在標準的に入手できるＳｉＣ基板の上記角度誤差の標準仕様は、±５°と大きい。これに対して、例えば深さが１０μｍを超えるような深いトレンチＤＴを埋め戻す場合には、第１の方法では、例えば上記角度誤差が±０．５°以内となるような、特別仕様の基板ＳＵＢを準備することになる。
次に、露光装置において、トレンチＤＴのエッチング用パターンを形成するための露光をフォトマスク（レチクル）を用いて行う。ここで、露光装置に起因するフォトマスクと基板ＳＵＢとの間のオフセットなどによる角度誤差（θ２：第２角度誤差）は、第１角度誤差に対して十分小さい、または予め測定して露光装置の調整などで補正されているものとしている。すなわち、露光工程では、第２角度誤差は第１角度誤差よりも十分小さい（θ２＜＜θ１）ことを前提としている。
以上のとおり、第１の方法では、第１角度誤差が（知見Ｅ）で前述した±θ以内の基板ＳＵＢを準備することにより、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差を±θ以内とする。
第２の方法： ここではまず、基板ＳＵＢを準備する際に、オリエンテーションフラットの方向と＜１１−２０＞方向との角度誤差が、標準仕様の基板ＳＵＢを準備する。例えば現在入手できる標準仕様のＳｉＣ基板の角度誤差は±５°以内である。
次に、オリエンテーションフラットの方向と＜１１−２０＞方向との角度誤差（第１角度誤差）を、例えばＸ線回折などで測定して誤差データを得る。上記角度誤差の測定は、例えば基板ＳＵＢを切り出した結晶インゴット毎にバッチ処理で行ってもよく、または、基板ＳＵＢの個体毎に行ってもよい。前者の方が、測定回数が少ない点で有利であるが、基板ＳＵＢのバッチ管理が必要になる。後者は個体毎に測定するのでインライン測定装置などが必要になるが、個体毎に測定するので厳密な管理が可能である。以上の角度誤差の測定は、半導体装置の製造メーカが行ってもよい。また、基板メーカなどの第三者が角度誤差の測定を行い、上記誤差データが特定された基板ＳＵＢが製造メーカに納入されることで基板ＳＵＢを準備してもよい。
さらに、露光工程で、予め得ている前述の誤差データを用いて、オリエンテーションフラットに対する角度補正を露光装置で行う。なお、第１の方法で説明したように、使用する露光装置ではθ２＜＜θ１が前提として満たされている。これにより、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差を±θ以内とする。ただし、予め準備された基板ＳＵＢのオリエンテーションフラットの方向と＜１１−２０＞方向との角度誤差は、露光装置において補正可能な範囲である。
第１および第２の方法の併用： 要求されるθに応じて、前述の第１および第２の方法の併用が有効である。すなわち、この場合は、標準仕様より小さい第１角度誤差の基板ＳＵＢを準備し、その第１角度誤差の誤差データを測定し、その誤差データを用いて露光装置において角度補正を行う。この方法によれば、θを小さくできるので、極めてアスペクト比の大きいトレンチＤＴ（例えばアスペクト比が１０以上）の埋め戻しにも対応できるようになり、また、アスペクト比に依らずトレンチＤＴの内部の埋め戻し結晶領域の不純物濃度分布を均一にする効果も得られる。
トレンチＤＴの形成には、例えばＩＣＰエッチング装置を用いる。また、基板ＳＵＢを搭載する下部電極のエッチング中の温度は、５０℃以上に制御することが望ましく、これにより、所望する形状のトレンチＤＴを再現性よく、かつ、均一に形成することができる。
次に、図８に示すように、例えば埋め込みエピタキシャル成長法により、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのそれぞれのエピタキシャル層ＥＰに形成された複数のトレンチＤＴの内部に、エピタキシャル層ＥＰと同じ結晶構造を持つ結晶層であるｐ型半導体層を形成する。続いて、隣り合うトレンチＤＴの間を隔てるエピタキシャル層ＥＰ（ｎ型カラム領域ＮＣ）の上面に成長したｐ型半導体層を研削し、さらに、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨することによって、複数のトレンチＤＴの内部のみにｐ型半導体層からなるｐ型カラム領域ＰＣを形成する。ｙ方向に互いに離間するトレンチＤＴの間が、エピタキシャル層ＥＰからなるｎ型カラム領域ＮＣとなる。
複数のトレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差は±θ以内であることから、アスペクト比が１０程度のトレンチＤＴであっても、トレンチＤＴの上部および両端部が閉塞されず、ボイドを形成することなく、複数のトレンチＤＴの内部をｐ型半導体層によって埋め戻すことができる。
さらに、埋め込みエピタキシャル成長法では、ガス種、ガス流量、温度および圧力などを制御することにより、複数のトレンチＤＴの内部に再現性よくｐ型半導体層を埋め戻すことができる。ガス種としては、例えば珪素（Ｓｉ）源ガス、炭素（Ｃ）源ガス、水素（Ｈ２）ガス、塩酸（ＨＣｌ）ガスおよびドーピングガスを用いる。珪素（Ｓｉ）源ガスとしては、例えばモノシラン（ＳｉＨ４）ガスなどを用いる。炭素（Ｃ）源ガスとしては、例えばエチレン（Ｃ２Ｈ４）、メチルアセチレン（Ｃ３Ｈ４）またはプロパン（Ｃ３Ｈ８）などを用いる。また、ｐ型のドーパントとしてアルミニウム（Ａｌ）を選択した場合は、ドーピングガスとして、例えばトリメチルアルミニウム（Trimethylaluminum：ＴＭＡ）またはトリエチルアルミニウム（Triethylaluminum：ＴＥＡ）などを用いる。
埋め込みエピタキシャル成長法の条件として、ＨＣｌ／ＳｉＨ４流量比は、例えば３０以上、かつ、６５以下とし、Ｈ２／ＳｉＨ４流量比は、例えば５００以上、かつ、７,０００以下とする。
図２１は、埋め込みエピタキシャル成長法において、ＨＣｌ／ＳｉＨ４流量比が３３．３、５０および６６．７の場合の埋め戻し態様の一例を示す図である。Ｈ２／ＳｉＨ４流量比は、５,０００である。
図２１に示すように、ＨＣｌ／ＳｉＨ４流量比が３３．３であれば、トレンチＤＴの内部にｐ型半導体層が良好に埋め戻される。しかし、ＨＣｌ／ＳｉＨ４流量比が３０よりも小さくなると、トレンチＤＴの上部が閉塞傾向となり、ボイドが発生する。一方、ＨＣｌ／ＳｉＨ４流量比が６５よりも大きくなると、エッチングが過度に強くなり、初期のトレンチＤＴの形状が崩れる。また、Ｈ２／ＳｉＨ４流量比が５００よりも小さくなると、表面バンチングが顕著となる。一方、Ｈ２／ＳｉＨ４流量比が７,０００よりも大きくなると、過剰エッチングが起こる、またはボイドが発生する。
さらに、エピタキシャル成長中の成長炉内の圧力は、例えば３０ｋＰａ以上、かつ、１００ｋＰａ以下とする。
図２２は、埋め込みエピタキシャル成長法において、エピタキシャル成長中の成長炉内の圧力が１０ｋＰａの場合の埋め戻し態様の一例を示す図である。
図２２に示すように、下限圧力となる３０ｋＰａより低い圧力では、特にトレンチＤＴの側面に対して、エッチングが過度に強くなり、初期のトレンチＤＴの形状が崩れる。一方、上限圧力は高い方が望ましいが、石英炉で安全なエピタキシャル成長を行うためには大気圧が上限圧力となる。
なお、埋め込みエピタキシャル成長法の条件は、エピタキシャル成長中に変更することができ、ドーピングガス流量、ＳｉＨ４流量および炭素／珪素（Ｃ／Ｓｉ）比などを、エピタキシャル成長中に適宜変更してもよい。これにより、埋め戻し領域のｐ型半導体層の濃度分布を一様にすることが可能となる。
また、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのそれぞれのｐ型カラム領域ＰＣのｐ型不純物濃度、幅およびピッチは、チャージバランスがとれるように設定される。本実施の形態１による半導体装置では、ｐ型カラム領域ＰＣのｙ方向の幅とｎ型カラム領域ＮＣのｙ方向の幅との比を１：１とした場合を例示する。この場合、ｐ型カラム領域ＰＣの総電荷量とｎ型カラム領域ＮＣの総電荷量とが同じとなるように、ｐ型カラム領域ＰＣのｐ型不純物濃度は設定される。従って、ｐ型カラム領域ＰＣのｐ型不純物濃度は、ｎ型カラム領域ＮＣを構成するエピタキシャル層ＥＰのｎ型不純物濃度と同じ、例えば３．０×１０１６／ｃｍ３程度である。
以上のようにして、本実施の形態１によれば、「トレンチ埋め込み法」によって、エピタキシャル層ＥＰに、ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが交互に形成されたスーパージャンクション構造が形成される。
次に、スーパージャンクション構造を形成したエピタキシャル層ＥＰの上面に素子部を形成する工程について説明する。
図９に示すように、エピタキシャル層ＥＰの上面を平坦化した後、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域ＣＲおよび遷移領域ＴＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、エピタキシャル層ＥＰの内部に、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。
次に、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域ＣＲに複数のソース領域ＳＲを形成し、遷移領域ＴＲにソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰの内部に、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成された複数のソース領域ＳＲは、遷移領域ＴＲに形成されたソース引き出し領域ＳＰＲと電気的に接続される。
次に、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域ＣＲの複数のソース領域ＳＲのそれぞれの中央部に、底部がチャネル領域ＣＨに達するボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えばエピタキシャル層ＥＰの内部に、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
なお、このような一連のイオン注入工程では、イオン注入によって生じる欠陥を抑制するため、基板ＳＵＢの温度を３００℃以上に設定して、イオン注入を行ってもよい。また、ここでの説明は省略するが、高耐圧を確保するのためのイオン注入を行い、終端構造を形成してもよい。
次に、一連のイオン注入工程の後、表面荒れを防ぐためのキャップ層、例えば１μｍ以上の厚さのカーボン膜をスパッタリング法などでエピタキシャル層ＥＰの上面上に堆積させ、不純物活性化のために、例えば１６００℃〜１８００℃程度の温度で熱処理を行う。その後、キャップ層は除去される。
次に、図１０に示すように、エピタキシャル層ＥＰの上面上にゲート絶縁膜ＧＩを形成し、このゲート絶縁膜ＧＩ上に導体膜ＰＦを形成する。ゲート絶縁膜ＧＩは、例えば酸化シリコンからなり、例えば熱酸化法により形成される。但し、ゲート絶縁膜ＧＩは酸化シリコン膜に限らず、例えば酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜であってもよい。一方、ゲート絶縁膜ＧＩ上に形成される導体膜ＰＦは、例えば多結晶シリコンからなり、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に、図１１に示すように、例えばレジストパターンをマスクとした選択的なエッチング法により、導体膜ＰＦをパターニングする。これにより、セル領域ＣＲに複数のゲート電極ＧＥが形成され、遷移領域ＴＲにゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲに複数のダミー電極ＦＥが形成される。ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続するように形成される。
次に、複数のゲート電極ＧＥ、ゲート引き出し部ＧＰＵおよび複数のダミー電極ＦＥを覆う層間絶縁膜ＩＬをエピタキシャル層ＥＰの上面上に形成する。この層間絶縁膜ＩＬは、例えば酸化シリコンからなり、例えばＣＶＤ法により形成される。
次に、例えばレジストパターンをマスクとした選択的なエッチング法により、セル領域ＣＲの互いに隣り合うゲート電極ＧＥの間において、底部がソース領域ＳＲおよびボディコンタクト領域ＢＣに達する開口部を層間絶縁膜ＩＬに形成するとともに、遷移領域ＴＲのゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。また、遷移領域ＴＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。
次に、図１２に示すように、ソース領域ＳＲおよびボディコンタクト領域ＢＣを露出する開口部、ゲート引き出し部ＧＰＵを露出する開口部およびソース引き出し領域ＳＰＲを露出する開口部を含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えばチタンタングステン（ＴｉＷ）膜とアルミニウム（Ａｌ）膜との積層膜から形成され、例えばスパッタリング法により形成される。
そして、例えばレジストパターンをマスクとした選択的なエッチング法により、上記金属膜をパターニングする。これにより、セル領域ＣＲには、ソース領域ＳＲおよびボディコンタクト領域ＢＣに電気的に接続するソース電極ＳＥが形成され、遷移領域ＴＲには、ゲート引き出し部ＧＰＵと電気的に接続されるゲート引き出し電極ＧＰＥおよびソース引き出し領域ＳＰＲと電気的に接続されるソース引き出し電極ＳＰＥが形成される。
次に、図１３に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを覆うように表面保護膜ＰＡＳを形成する。そして、例えばレジストパターンをマスクとした選択的なエッチング法により、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域を表面保護膜ＰＡＳから露出させる。これにより、表面保護膜ＰＡＳから露出した領域を外部接続領域として機能させることができる。
次に、図１４に示すように、基板ＳＵＢの主面と反対側の裏面から基板ＳＵＢを研削して、基板ＳＵＢを薄くする。そして、基板ＳＵＢの裏面に、ドレイン電極ＤＥとなる金属膜をスパッタリング法または蒸着法により形成する。その後、低抵抗なコンタクトを得るため、例えば１,０００℃程度の熱処理相当のレーザーアニール処理を行う。
以上のようにして、実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを有する半導体装置を製造することができる。
なお、本実施の形態１では、（０００１）面が＜１１−２０＞方向に４°傾いた主面（オフ角）を有するＳｉＣ単結晶基板を例示したが、これに限定されるものではない。例えば（０００１）面が＜１１−２０＞方向に１°以上、かつ、５°以下傾いた主面を有するＳｉＣ単結晶基板を用いてもよい。また、（０００１）面に替えて、（０００−１）面の結晶主面にオフ角が設けられたＳｉＣ単結晶基板を用いてもよい。
また、結晶主面が＜１１−２０＞方向に傾いた主面を有する六方晶系ＳｉＣ単結晶基板を例示したが、これに限定されるものではない。例えば結晶主面が＜１１−２０＞方向に直交する＜１−１００＞方向に傾いた主面を有する六方晶系ＳｉＣ単結晶基板を用いてもよい。また必要があれば、オフ角を設ける結晶方向は上記以外であってもよい。このため、＜１１−２０＞方向などのオフ角を設ける所定の結晶方向をより一般的に基準結晶方向と呼ぶことができる。
さらに、六方晶系ＳｉＣ単結晶基板として、現在主流である４ＨポリタイプのＳｉＣ基板（４Ｈ−ＳｉＣ）を例示したが、オフ角のある６ＨポリタイプのＳｉＣ基板（６Ｈ−ＳｉＣ）を用いた場合にも本発明を適用できる。
また、六方晶系基板として、窒素ガリウム（ＧａＮ）などの他のワイドギャップ化合物半導体にも同様に本発明を適用できる可能性がある。また、３Ｃ−ＳｉＣ、酸化ガリウム（Ｇａ２Ｏ３）など結晶構造が違っても、同様の課題に対して本発明を適用できる可能性がある。
また、前述の≪半導体装置の製造方法≫においては、オリエンテーションフラットＯＦを＜１１−２０＞方向に対する基準マークとして用いた。ところで、現在市販される４インチのＳｉＣ基板では、プライマリー・フラットまたはセカンダリー・フラットと呼ばれる基準マークが設けられている。従って、オリエンテーションフラットとは、プライマリー・フラットおよびセカンダリー・フラットを含む総称である。また、大型のＳｉ基板では、同様な基準マークとしてノッチが用いられる場合がある。従って、本実施の形態１で記載したオリエンテーションフラットＯＦは、より一般的には基板に設けらた特定結晶方位を示すための基準マークを意味する。
このように、本実施の形態１では、トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差を±θ以内とする。ここでθは（知見Ｅ）で前述したように定まる。これにより、トレンチ埋め込み法によりｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとを交互に配置したスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する際、複数のトレンチＤＴの内部を、ボイドを形成することなく良好に埋め戻すことができる。その結果、半導体装置の製造歩留りおよび信頼性を向上させることができる。
（実施の形態２）
本実施の形態２による半導体装置について図１５および図１６を用いて説明する。図１５は、本実施の形態２による基板に形成された複数のトレンチを示す平面図である。図１６は、本実施の形態２による基板に形成されたトレンチの端部を拡大して示す断面図である。
（１）第１の特徴およびその効果
図１５に示すように、スーパージャンクション構造を構成する複数のトレンチＤＴは、エピタキシャル層ＥＰに形成されている。複数のトレンチＤＴは、ｘ方向に延在し、ｙ方向に互いに離間して形成されており、複数のトレンチＤＴの内部に埋め込みエピタキシャル成長法により半導体層が埋め戻されている。
さらに、トレンチＤＴのｘ方向の中央部分Ａ１では、平面視においてｙ方向に一定の幅を有しているが、トレンチＤＴのｘ方向の両端部の第１先端部分Ｂ１および第２先端部分Ｂ２では、平面視においてトレンチＤＴの側面がｘ方向に対して傾斜しており、半導体装置の外周に近づくに従ってｙ方向の幅が徐々に小さくなっている。平面視においてトレンチＤＴの側面がｘ方向に対して傾斜した形状を「テーパー形状」という。
前述の実施の形態１と同様、トレンチＤＴの延在方向（ｘ方向）と＜１１−２０＞方向との角度誤差は±θ以内である。ここでθは（知見Ｅ）で前述したように定まる。
また、図１６に示すように、トレンチＤＴの第１先端部分Ｂ１および第２先端部分Ｂ２では、トレンチＤＴの底面がエピタキシャル層ＥＰの上面（ｘ方向とｙ方向とからなる水平面）に対して傾斜しており、半導体装置の外周に近づくに従ってｚ方向の深さが徐々に浅くなっている。
埋め込みエピタキシャル成長法を用いてトレンチＤＴの内部に半導体層ＳＭを埋め戻す際、トレンチＤＴの第１先端部分Ｂ１および第２先端部分Ｂ２では、原料ガスに含まれる珪素（Ｓｉ）または炭素（Ｃ）が消費されやすく、トレンチＤＴの中央部分Ａ１に比べて、半導体層ＳＭが埋まりにくい傾向がある。しかし、本実施の形態２では、トレンチＤＴの第１先端部分Ｂ１および第２先端部分Ｂ２において、トレンチＤＴの側面および底面に傾斜をつけたことにより、半導体装置の外周に近づくに従ってトレンチＤＴの体積が徐々に減少するので、埋め込みエピタキシャル成長法によって埋め戻される半導体層ＳＭが減少しても、トレンチＤＴの内部を半導体層ＳＭによって埋め戻すことができる。
（２）第２の特徴およびその効果
図１５に示すように、トレンチＤＴの第１先端部分Ｂ１のｘ方向の長さＬ１と、トレンチＤＴの第２先端部分Ｂ２のｘ方向の長さＬ２とは互いに異なっており、＜１１−２０＞方向に位置する第１先端部分Ｂ１の長さＬ１が、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２の長さＬ２よりも短くなっている。言い換えると、＜１１−２０＞方向に位置する第１先端部分Ｂ１の側面とｘ方向とがなす角度θ１は、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２の側面とｘ方向とがなす角度θ２よりも大きくなっている。
埋め込みエピタキシャル成長法を用いてトレンチＤＴの内部に半導体層を埋め戻す際、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２では、＜１１−２０＞方向に位置する第１先端部分Ｂ１比べて、半導体層が埋まりにくい傾向がある。このため、ほぼ同時に、＜１１−２０＞方向に位置する第１先端部分Ｂ１と、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２とを半導体層で埋め戻しできないことが懸念された。
しかし、本実施の形態２では、＜１１−２０＞方向に位置する第１先端部分Ｂ１と、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２とを互いに異なる形状とする。そして、＜１１−２０＞方向に位置する第１先端部分Ｂ１よりも＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２をより半導体層が埋まりやすい形状とすることにより、ほぼ同時に、＜１１−２０＞方向に位置する第１先端部分Ｂ１と、＜１１−２０＞方向と反対方向に位置する第２先端部分Ｂ２とを半導体層で埋め戻すことができる。
（３）第３の特徴およびその効果
図１５に示すように、ｙ方向に互いに隣り合うトレンチＤＴの第１先端部分Ｂ１の間にトレンチの第１ダミーパターンＤＴＲ１が形成され、ｙ方向に互いに隣り合うトレンチＤＴの第２先端部分Ｂ２の間にトレンチの第２ダミーパターンＤＴＲ２が形成されている。そして、第１ダミーパターンＤＴＲ１および第２ダミーパターンＤＴＲ２のそれぞれの内部にも、埋め込みエピタキシャル成長法を用いて半導体層が埋め戻されている。
第１ダミーパターンＤＴＲ１は、ｙ方向に互いに隣り合うトレンチＤＴの第１先端部分Ｂ１と離間して配置され、第２ダミーパターンＤＴＲ２は、ｙ方向に互いに隣り合うトレンチＤＴの第２先端部分Ｂ２と離間して配置されている。
平面視において第１ダミーパターンＤＴＲ１および第２ダミーパターンＤＴＲ２の形状は、三角形である。トレンチＤＴの第１先端部分Ｂ１の側面に対向する第１ダミーパターンＤＴＲ１の側面は、当該第１先端部分Ｂ１の側面と平行となるように形成され、同様に、トレンチＤＴの第２先端部分Ｂ２の側面に対向する第２ダミーパターンＤＴＲ２の側面は、当該第２先端部分Ｂ２の側面と平行となるように形成されている。
本発明者らは、比較例として、Ｓｉ（珪素）単結晶からなる基板（以下、Ｓｉ単結晶基板と言う。）に複数のトレンチを形成し、埋め込みエピタキシャル成長法により複数のトレンチの内部に半導体層を埋め戻す技術を検討した。その場合、トレンチＤＴに埋め戻された半導体層の態様に、ダミーパターンの有無による影響は顕著に現れなかった。しかし、ＳｉＣ単結晶基板の場合は、トレンチＤＴに埋め戻された半導体層の態様に、ダミーパターンの有無による影響が顕著に現れ、第１ダミーパターンＤＴＲ１および第２ダミーパターンＤＴＲ２を設けることにより、半導体層の良好な埋め戻しが可能となった。
（４）変形例
図１７に、本実施の形態２の変形例による半導体装置について図１７を用いて説明する。図１７は、本実施の形態２の変形例による基板に形成された複数のトレンチを示す平面図である。
図１７に示すように、平面視において第１ダミーパターンＤＴＲ１および第２ダミーパターンＤＴＲ２の形状は、台形であってもよい。この場合であっても、トレンチＤＴの第１先端部分Ｂ１の側面に対向する第１ダミーパターンＤＴＲ１の側面は、当該第１先端部分Ｂ１の側面と平行となるように形成され、同様に、トレンチＤＴの第２先端部分Ｂ２の側面に対向する第２ダミーパターンＤＴＲ２の側面は、当該第２先端部分Ｂ２の側面と平行となるように形成されている。
（５）付記
本実施の形態２は、少なくとも以下の実施の形態を含み、角度誤差θの条件のない発明も把握される。なお、これらの発明と前述の実施の形態１で把握される発明との組合せの発明を排除するものではない。
〔付記１〕
所定の結晶方向である基準結晶方向に対して傾斜した結晶主面を有する単結晶の基板と、
前記基板の前記結晶主面に沿う第１方向に延在し、前記基板の前記結晶主面に沿って前記第１方向と直交する第２方向に互いに離間して、前記基板に設けられた複数のトレンチと、
前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第１カラム領域と、
前記第２方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第２カラム領域と、
を備え、
前記トレンチの前記第１方向の両端部に位置する第１先端部分および第２先端部分は、前記第２方向に第１幅および第２幅をそれぞれ有し、
前記第１先端部分と前記第２先端部分との間の前記トレンチの中央部分は、前記第２方向に第３幅を有し、
前記第１幅および前記第２幅は、前記第３幅よりも小さい、半導体装置。
〔付記２〕
付記１記載の半導体装置において、
前記第１幅および前記第２幅が、前記基板の外周方向に向かうに従って小さくなる、半導体装置。
〔付記３〕
付記１記載の半導体装置において、
前記第１先端部分の前記第１方向の長さと、前記第２先端部分の前記第１方向の長さとが互いに異なる、半導体装置。
〔付記４〕
付記１記載の半導体装置において、
前記第２方向に互いに隣り合う前記トレンチの前記第１先端部分の間および前記第２先端部分の間には、前記トレンチと離間して第１ダミーパターンおよび第２ダミーパターンがそれぞれ配置されている、半導体装置。
〔付記５〕
付記４記載の半導体装置において、
前記第１ダミーパターンおよび前記第２ダミーパターンは、平面視において、三角形または台形である、半導体装置。
〔付記６〕
付記１記載の半導体装置において、
前記トレンチの前記第１方向の両端部に位置する第１先端部分および第２先端部分は、第１深さおよび第２深さをそれぞれ有し、
前記第１先端部分と前記第２先端部分との間の前記トレンチの中央部分は、第３深さを有し、
前記第１深さおよび前記第２深さは、前記第３深さよりも浅い、半導体装置。
〔付記７〕
付記６記載の半導体装置において、
前記第１深さおよび前記第２深さが、前記基板の外周方向に向かうに従って浅くなる、半導体装置。
このように、本実施の形態２によれば、トレンチＤＴの延在方向と＜１１−２０＞方向との角度誤差を考慮したことに加えて、トレンチＤＴの中央部分Ａ１と第１先端部分Ｂ１および第２先端部分Ｂ２とを互いに異なる形状とし、さらに、第１ダミーパターンＤＴＲ１および第２ダミーパターンＤＴＲ２を配置したことにより、複数のトレンチＤＴに半導体層を良好に埋め込むことができる。その結果、半導体装置の製造歩留りおよび信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、ｎ型の基板上のｎ型エピタキシャル層に複数のトレンチを形成した後、複数のトレンチの内部にｐ型半導体層を埋め戻すことにより複数のｐ型カラム領域を形成した。これにより、複数のｐ型カラム領域と、互いに隣り合うｐ型カラム領域の間のｎ型エピタキシャル層からなる複数のｎ型カラム領域と、によって、スーパージャンクション構造を構成した。しかし、これに限定されるものではない。例えばｎ型の基板上のｐ型エピタキシャル層に複数のトレンチを形成した後、複数のトレンチの内部にｎ型半導体層を埋め戻すことにより複数のｎ型カラム領域を形成してもよい。これにより、複数のｎ型カラム領域と、互いに隣り合うｎ型カラム領域の間のｐ型エピタキシャル層からなる複数のｐ型カラム領域と、によって、スーパージャンクション構造は構成される。
また、前記実施の形態は、スーパージャンクション構造の製造のみには限定されず、比較的深いトレンチの内部を結晶成長で埋め戻すための基盤技術である。従って、基板とトレンチの内部を埋め込む結晶層が同じ結晶構造を持つものであれば、基板と埋め込み結晶層が同一導電型であっても適用できる。このような応用として、例えばＭＥＭＳ（Micro Electro Mechanical Systems）デバイスが想定できる。
Ａ１ 中央部分
Ｂ１ 第１先端部分
Ｂ２ 第２先端部分
ＢＣ ボディコンタクト領域
ＣＨ チャネル領域
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＴ トレンチ
ＤＴＲ１ 第１ダミーパターン
ＤＴＲ２ 第２ダミーパターン
ＥＰ エピタキシャル層
ＦＥ ダミー電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰＥ ゲート引き出し電極
ＧＰＵ ゲート引き出し部
ＩＬ 層間絶縁膜
ＮＣ ｎ型カラム領域
ＯＦ オリエンテーションフラット
ＰＡＳ 表面保護膜
ＰＣ ｐ型カラム領域
ＰＥＲ 周辺領域
ＰＦ 導体膜
ＳＣ 半導体チップ
ＳＥ ソース電極
ＳＭ 半導体層
ＳＰＥ ソース引き出し電極
ＳＰＲ ソース引き出し領域
ＳＲ ソース領域
ＳＵＢ 基板
ＳＷ ＳｉＣ単結晶基板
ＴＲ 遷移領域
ＶＯ ボイド

Claims (19)

  1. 所定の結晶方向である基準結晶方向に対して傾斜した結晶主面を有する単結晶の基板と、
    前記基板の前記結晶主面に沿う第１方向に延在し、前記基板の前記結晶主面に沿って前記第１方向と直交する第２方向に互いに離間して、前記基板に設けられた複数のトレンチと、
    前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第１カラム領域と、
    前記第２方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第２カラム領域と、
    を備え、
    前記基準結晶方向と前記第１方向との角度誤差が±θ以内であり、
    前記θは、前記トレンチの深さをｈ、前記トレンチの幅をｗ、ｋを２より小さい係数とするとき、
    θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３
    で定まる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ｋは、０．９以下、０．５以下または０．３以下のいずれか１つである、半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記トレンチの深さｈは、５μｍ以上または１０μｍ以上である、半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記トレンチのアスペクト比（ｈ／ｗ）は、５以上または１０以上である、半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記基板は、六方晶系の炭化珪素単結晶基板であり、
    前記基準結晶方向は、＜１１−２０＞方向または＜１−１００＞方向であり、
    前記結晶層は、炭化珪素結晶層である、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記基板は、第１導電型を有し、４Ｈポリタイプまたは６Ｈポリタイプの炭化珪素単結晶基板であり、
    前記結晶主面は、（０００１）面または（０００−１）面であり、
    前記基準結晶方向に対する前記結晶主面の傾斜角は、１°以上、かつ、５°以下であり、
    前記炭化珪素結晶層は、前記第１導電型とは異なる第２導電型を有し、
    前記半導体装置は、前記第１カラム領域および前記第２カラム領域で形成されるスーパージャンクション構造を有するＭＯＳＦＥＴである、半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記トレンチの前記第１方向の一端の第１先端部分は、平面視において先端に向けて幅が狭くなる第１テーパー形状を有し、
    前記トレンチの前記第１方向の他端の第２先端部分は、平面視において先端に向けて幅が狭くなる第２テーパー形状を有し、
    前記第１テーパー形状の前記第１方向に対する傾斜角度は、前記第２テーパー形状の前記第１方向に対する傾斜角度よりも小さい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２方向に互いに隣り合う前記複数のトレンチの前記第１先端部分の間のそれぞれに、前記トレンチと離間した第１ダミーパターンを有し、
    前記第２方向に互いに隣り合う前記複数のトレンチの前記第２先端部分の間のそれぞれに、前記トレンチと離間した第２ダミーパターンを有する、半導体装置。
  9. 所定の結晶方向である基準結晶方向に対して傾斜した結晶主面、および前記基準結晶方向に対して第１角度誤差を持って設けられた基準マークを有する単結晶の基板を準備し、
    前記基板の前記結晶主面に沿う第１方向に延在し、前記基板の前記結晶主面に沿って前記第１方向と直交する第２方向に互いに離間する複数のトレンチを前記基板に形成するために、前記基板上にエッチング用マスクパターンを形成するためのフォトマスクを準備し、
    前記フォトマスクを用いて前記基板上に前記エッチング用パターンを形成し、
    前記エッチング用パターンを用いて前記基板に前記複数のトレンチを形成し、
    前記複数のトレンチの内部を結晶成長法により前記基板と同じ結晶構造を持つ結晶層で埋め込み、
    前記基準結晶方向と前記第１方向との角度誤差が±θ以内であり、
    前記θは、前記トレンチの深さをｈ、前記トレンチの幅をｗ、ｋを２より小さい係数とするとき、
    θ＝｛arctan｛ｋ×（ｗ／ｈ）｝｝／１３
    で定まる、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記基板を準備する際に、前記第１角度誤差が前記±θ以内の基板を準備する、半導体装置の製造方法。
  11. 請求項９または１０記載の半導体装置の製造方法において、
    前記基板を準備する際に、前記基板における前記第１角度誤差の誤差データを測定し、または前記第１角度誤差の誤差データが特定された前記基板を準備し、
    前記フォトマスクを用いて前記エッチング用パターンを形成する際に、前記誤差データを用いて前記基準マークに対する角度補正を露光装置で行う、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記第１角度誤差の測定は、前記基板を切り出した結晶インゴット毎にバッチ処理で行う、または前記基板の個体毎に行う、半導体装置の製造方法。
  13. 請求項９〜１２のいずれか１項に記載の半導体装置の製造方法において、
    前記ｋは、０．９以下、０．５以下または０．３以下のいずれか１つである、半導体装置の製造方法。
  14. 請求項９〜１３のいずれか１項に記載の半導体装置の製造方法において、
    前記トレンチの深さｈは、５μｍ以上または１０μｍ以上である、半導体装置の製造方法。
  15. 請求項９〜１４のいずれか１項に記載の半導体装置の製造方法において、
    前記トレンチのアスペクト比（ｈ／ｗ）は、５以上または１０以上である、半導体装置の製造方法。
  16. 請求項９〜１５のいずれか１項に記載の半導体装置の製造方法において、
    前記基板は、六方晶系の炭化珪素単結晶基板であり、
    前記基準結晶方向は、＜１１−２０＞方向または＜１−１００＞方向であり、
    前記結晶層は、炭化珪素結晶層である、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記基板は、第１導電型を有し、４Ｈポリタイプまたは６Ｈポリタイプの炭化珪素単結晶基板であり、
    前記結晶主面は、（０００１）面または（０００−１）面であり、
    前記基準結晶方向に対する前記結晶主面の傾斜角は、１°以上、かつ、５°以下であり、
    前記炭化珪素層は、前記第１導電型とは異なる第２導電型を有し、
    前記基準マークは、前記基板のオリエンテーションフラットまたはノッチであり、
    前記半導体装置は、前記炭化珪素結晶層で埋め込まれた前記トレンチをスーパージャンクション構造とするＭＯＳＦＥＴである、半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記複数のトレンチの内部を埋め込むように前記炭化珪素結晶層を成長させるために用いるガスは、Ｈ２ガス、ＨＣｌガスおよびＳｉＨ４ガスを含み、ＨＣｌ／ＳｉＨ４流量比が、３０以上、かつ、６５以下であり、Ｈ２／ＳｉＨ４流量比が、５００以上、かつ、７,０００以下である、半導体装置の製造方法。
  19. 請求項１６記載の半導体装置の製造方法において、
    前記複数のトレンチの内部を埋め込むように前記炭化珪素結晶層を成長させるために用いるガスは、Ｈ２ガス、ＨＣｌガスおよびＳｉＨ４ガスを含み、エピタキシャル成長中の成長炉内の圧力が、３０ｋＰａ以上、かつ、１００ｋＰａ以下である、半導体装置の製造方法。
JP2016184043A 2016-07-19 2016-09-21 半導体装置およびその製造方法 Active JP6164672B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE112017003089.7T DE112017003089T5 (de) 2016-07-19 2017-06-02 Halbleitervorrichtung und deren herstellungsverfahren
CN201780040949.6A CN109417096B (zh) 2016-07-19 2017-06-02 半导体装置及其制造方法
US16/308,913 US10741648B2 (en) 2016-07-19 2017-06-02 Semiconductor device and manufacturing method thereof
PCT/JP2017/020610 WO2018016201A1 (ja) 2016-07-19 2017-06-02 半導体装置およびその製造方法
TW106119589A TWI645561B (zh) 2016-07-19 2017-06-13 Semiconductor device and method of manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016141048 2016-07-19
JP2016141048 2016-07-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017114848A Division JP6760604B2 (ja) 2016-07-19 2017-06-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP6164672B1 JP6164672B1 (ja) 2017-07-19
JP2018019053A true JP2018019053A (ja) 2018-02-01

Family

ID=59351351

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016184043A Active JP6164672B1 (ja) 2016-07-19 2016-09-21 半導体装置およびその製造方法
JP2017114848A Active JP6760604B2 (ja) 2016-07-19 2017-06-12 半導体装置およびその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017114848A Active JP6760604B2 (ja) 2016-07-19 2017-06-12 半導体装置およびその製造方法

Country Status (6)

Country Link
US (1) US10741648B2 (ja)
JP (2) JP6164672B1 (ja)
CN (1) CN109417096B (ja)
DE (1) DE112017003089T5 (ja)
TW (1) TWI645561B (ja)
WO (1) WO2018016201A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019160086A1 (ja) * 2018-02-19 2019-08-22 国立研究開発法人産業技術総合研究所 半導体装置
JP2019140258A (ja) * 2018-02-09 2019-08-22 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
JP2020068223A (ja) * 2018-10-22 2020-04-30 三菱電機株式会社 半導体装置
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636675B2 (en) 2017-09-27 2020-04-28 Applied Materials, Inc. Methods of etching metal-containing layers
JP7081876B2 (ja) * 2017-12-19 2022-06-07 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP7297976B2 (ja) * 2017-12-19 2023-06-26 ラピスセミコンダクタ株式会社 半導体装置
US10580868B2 (en) * 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
CN113050365B (zh) * 2019-12-27 2024-06-21 中芯国际集成电路制造(上海)有限公司 光学邻近修正方法及系统、掩模版、设备与介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000001398A (ja) * 1998-06-09 2000-01-07 Fuji Electric Co Ltd 炭化けい素半導体基板の製造方法
JP2008311261A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
JP2013089723A (ja) * 2011-10-17 2013-05-13 Rohm Co Ltd 半導体装置
JP2016066669A (ja) * 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000001389A (ja) 1998-03-31 2000-01-07 Ngk Insulators Ltd 単結晶の製造方法および単結晶の育成装置
TWI272666B (en) * 2002-01-28 2007-02-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2005072045A (ja) * 2003-08-26 2005-03-17 Toshiba Corp 半導体装置およびその製造方法
US7825007B2 (en) 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
JP5849894B2 (ja) 2011-12-01 2016-02-03 株式会社デンソー 半導体装置
CN103828054B (zh) * 2011-09-27 2018-02-02 株式会社电装 半导体器件
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
WO2014178094A1 (ja) * 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2015032611A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000001398A (ja) * 1998-06-09 2000-01-07 Fuji Electric Co Ltd 炭化けい素半導体基板の製造方法
JP2008311261A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
JP2013089723A (ja) * 2011-10-17 2013-05-13 Rohm Co Ltd 半導体装置
JP2016066669A (ja) * 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019140258A (ja) * 2018-02-09 2019-08-22 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
JP7073767B2 (ja) 2018-02-09 2022-05-24 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
WO2019160086A1 (ja) * 2018-02-19 2019-08-22 国立研究開発法人産業技術総合研究所 半導体装置
JPWO2019160086A1 (ja) * 2018-02-19 2021-02-04 国立研究開発法人産業技術総合研究所 半導体装置
US11282919B2 (en) 2018-02-19 2022-03-22 National Institute Of Advanced Industrial Science And Technology Semiconductor device
JP2020068223A (ja) * 2018-10-22 2020-04-30 三菱電機株式会社 半導体装置
JP7085959B2 (ja) 2018-10-22 2022-06-17 三菱電機株式会社 半導体装置
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JPWO2020110514A1 (ja) * 2018-11-29 2021-09-27 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP7190144B2 (ja) 2018-11-29 2022-12-15 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
WO2018016201A1 (ja) 2018-01-25
US20190157399A1 (en) 2019-05-23
JP6164672B1 (ja) 2017-07-19
JP6760604B2 (ja) 2020-09-23
JP2018019069A (ja) 2018-02-01
TWI645561B (zh) 2018-12-21
CN109417096B (zh) 2022-02-18
DE112017003089T5 (de) 2019-04-04
CN109417096A (zh) 2019-03-01
US10741648B2 (en) 2020-08-11
TW201813086A (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
JP6164672B1 (ja) 半導体装置およびその製造方法
US11552172B2 (en) Silicon carbide device with compensation layer and method of manufacturing
JP7029710B2 (ja) 半導体装置
JP2016066669A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP7007689B2 (ja) 半導体装置
JP2011142269A (ja) 半導体装置および半導体装置の製造方法
JP6848382B2 (ja) 半導体装置および半導体装置の製造方法
US20180374741A1 (en) Method for Forming an Alignment Mark
JP5814881B2 (ja) トランジスタ及びその製造方法
JP2007311669A (ja) 半導体装置及びその製造方法
TWI534910B (zh) 半導體裝置的製造方法
US10355122B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP2022080586A (ja) 炭化珪素半導体装置
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
JP7067698B2 (ja) 半導体装置
JP7056707B2 (ja) 半導体装置
JP5996611B2 (ja) 横チャネル領域を有する接合型電界効果トランジスタセル
US10141422B2 (en) Method of manufacturing a semiconductor device integrating a vertical conduction transistor, and semiconductor device
US20190319102A1 (en) Semiconductor device
WO2024143384A1 (ja) ＳｉＣ半導体装置
JP7363336B2 (ja) 半導体装置および半導体装置の製造方法
JP2009272324A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170516

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170614

R150 Certificate of patent or registration of utility model

Ref document number: 6164672

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313114

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250