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JP2010103574A - 半導体チップ及び半導体チップパッケージ - Google Patents

半導体チップ及び半導体チップパッケージ Download PDF

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JP2010103574A JP2010025582A JP2010025582A JP2010103574A JP 2010103574 A JP2010103574 A JP 2010103574A JP 2010025582 A JP2010025582 A JP 2010025582A JP 2010025582 A JP2010025582 A JP 2010025582A JP 2010103574 A JP2010103574 A JP 2010103574A
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Abstract

【課題】遮蔽効果を備え、半導体チップを実装する際の実装体積を最小化することのできる半導体チップパッケージを提供する。
【解決手段】本発明の半導体チップパッケージは、チップ本体部２２の上面２２ａに形成された電極パッド２８と、パターンが形成された上面２２ａを除いた面に形成された遮蔽用導電体膜２５と、チップ本体部２２の内部を貫通して一つの電極パッド２８と遮蔽用導電体膜２５とを連結する導電性ビアホール２７ａとを含む半導体チップ２０と、接地用リードパターン及び複数のリードパターン２９が形成された基板２１とを含み、導電性ビアホール２７ａを接地用バンプ２３ａを介して基板２１の接地部に接続することを特徴とする。
【選択図】 図２

Description

本発明は、半導体チップパッケージに関し、より詳しくはビアホール（ｖｉａ ｈｏｌｅ）を介して遮蔽用導電体膜と接地部とを連結した半導体チップパッケージ及びその製造方法に関する。
携帯電話などの移動通信機器に用いられる高周波モジュールでは、基板上の高周波半導体素子と周辺回路によって高周波回路が形成される。
一般的に電子機器に電流が流れていると電流の周りに電界と磁界が誘導され、電界が時間的に変化するとその周りに電磁界が発生する。即ち、電子機器に電流が流れることにより、不要なエネルギーである電磁波ノイズが発生することになる。
こうして発生した電磁波ノイズが伝達経路を通じて他の機器に伝達されると、機器の性能が低下して誤作動を起こす原因となる。
このような電磁波雑音の遮蔽及び半導体素子の保護のために遮蔽膜を形成するシールド（ｓｈｉｅｌｄｉｎｇ）工法が使用されている。
図１ａ及び図１ｂは、従来の遮蔽構造を示す高周波モジュールの断面図である。
図１（ａ）は、金属キャップ（ｍｅｔａｌ ｃａｐ）１３を利用して基板１１上の高周波半導体素子１２をシールドした高周波モジュールの断面図である。
図１（ａ）に示す従来の高周波モジュールのシールド構造において、金属キャップ１３を薄くすると、金属キャップ１３の強度を維持することができず、歪み易くなり高周波半導体素子１２と接触する恐れがある。そこで、金属キャップ１３と高周波半導体素子１２とが接触することによるショートを防止するために、金属キャップ１３の下側には金属キャップ１３の歪みを考慮した一定の空間を設けている。一例として、金属キャップ１３の厚さを１００μｍ程度、内部の空間を８０μｍ程度に設計している。このような金属キャップ１３を用いる場合には物理的な体積を必要とするので、高周波モジュールの小型化には限界があった。
図１（ｂ）は樹脂モールディング後に金属薄膜１５を利用して遮蔽膜を形成した高周波モジュールの断面図である。
図１（ｂ）では、高周波半導体素子１２が実装された基板１１上に半導体素子１２を密封するように樹脂モールディングした後、モールディング部１４の表面に金属薄膜１５を利用して遮蔽膜を形成している。
この場合には、上記金属キャップを使用した場合と比較して物理的な体積は減少するが、上記モールディング部１４の表面に形成された金属薄膜１５が上記基板１１上の接地部に連結されていないので、電磁波の遮蔽効果があまり得られないという問題点があった。
上記の問題点を解決するために、本発明は半導体チップを基板に実装する際に、その半導体チップ自体に接地部と連結された遮蔽層を形成するようにしたので、遮蔽効果が強化され、尚且つ実装体積を最小化することのできる半導体チップ及び半導体チップパッケージを提供することにその目的がある。
本発明の他の目的は、ウェーハの段階で上記遮蔽層を形成することにより、製造工程を単純化することのできる半導体チップの製造方法を提供することにある。
本発明の半導体チップは、パターンが形成された上面と、該上面に対向する下面と、複数の側面とを有するチップ本体部と、上記チップ本体部の上面に形成され、外部端子に連結される複数の電極パッドと、上記パターンが形成された上面を除いた面に形成された遮蔽用導電体膜と、上記チップ本体部の内部を貫通し、上記複数の電極パッドのうちの一つの電極パッドと上記遮蔽用導電体膜とを連結し、電磁波の接地のために形成される少なくとも一つの導電性ビアホールとを含むことを特徴とする。
上記導電性ビアホールと連結される電極パッドは、当該半導体チップが実装される基板の接地部に接続される。
上記遮蔽用導電体膜は、上記チップ本体部の下面にのみ形成されている。
また、本発明の半導体チップパッケージは、パターンが形成された上面と、該上面に対向する下面と、複数の側面とを有するチップ本体部と、上記チップ本体部の上面に形成されて外部端子に連結される複数の電極パッドと、上記パターンが形成された上面を除いた面に形成された遮蔽用導電体膜と、上記チップ本体部の内部を貫通して上記複数の電極パッドのうちの一つの電極パッドと上記遮蔽用導電体膜とを連結し、電磁波の接地のために形成される少なくとも一つの導電性ビアホールとを含む半導体チップと、接地用リードパターン及び複数のリードパターンが形成された基板と、上記半導体チップと上記基板との間の電気的な接続のために、上記半導体チップの電極パッドと上記基板のリードパターンとの間に配置される複数のバンプとを含むことを特徴とする。
上記導電性ビアホールと連結された電極パッドは、上記基板の接地用リードパターンに連結されている。
上記遮蔽用導電体膜は、上記半導体チップの下面にのみ形成することができる。
また、本発明の半導体チップの製造方法は、パターンが形成されたウェーハの上面の電極パッドから上記ウェーハの下面に連結される少なくとも一つのビアホールをそれぞれのチップに形成する段階と、上記ビアホールに導電物質を充填する段階と、上記ビアホールに充填された導電物質と接触するように上記ウェーハの下面に導電体膜を形成する段階と、上記ウェーハをそれぞれのチップ毎に切断する段階とを含むことを特徴とする。
上記切断された半導体チップの側面に遮蔽用導電物質を形成する段階をさらに含むことができる。
本発明の半導体チップ及び半導体チップパッケージによれば、半導体チップを基板に実装する際に、ビアホールを介して遮蔽用金属膜と接地部とを連結するので、電磁波の遮蔽効果を強化することができ、尚且つその実装体積を最小化することができる。
また、ウェーハの段階で上記半導体チップに遮蔽用金属膜を形成することにより、製造工程を単純化することができる。
従来の半導体チップの遮蔽構造を示す断面図である。 本発明の一実施形態に係る半導体チップパッケージの断面図である。 本発明の他の実施形態に係る半導体チップの斜視図である。 本発明の他の実施形態に係る半導体チップパッケージの断面図である。 図３ａに示す半導体チップを製造する工程を示した図である。
以下、添付した図面を参照して本発明の一実施形態を詳しく説明する。
図２は、本発明の一実施形態に係る半導体チップを基板上に実装した半導体チップパッケージの断面図である。
図２を参照すると、半導体チップ２０はフリップチップボンディングによってパッケージ基板２１に連結されている。
この半導体チップ２０において、本体部２２の上面２２ａには多数の電極パッド２８が形成されている。
半導体チップ２０の本体部２２の電極パッド２８が形成されていない下面２２ｂ及び側面には、導電体膜２５が形成されており、上記本体部２２の内部には上面２２ａから側面まで貫通するビアホール２７が形成されている。
上記パッケージ基板２１は、ＰＣＢの製造工程と同様な工程を使用してもよいし、ＨＴＣＣまたはＬＴＣＣなどの工程を選択的に使用して製造することができる。
上記パッケージ基板２１の上面には信号を入出力するための回路パターンが形成されており、上記回路パターンの入出力電極パッドにビアホール（ｖｉａ ｈｏｌｅ）を形成し、上面と下面との間を電気的に貫通した接地リードパターンが形成されている。
図２に示すように、上記パッケージ基板２１上に形成されている回路パターンのリードパターン２９上に金属から成るバンプ２３を間に置いて半導体チップ２０が実装される。フリップチップボンディング方式により半導体チップ２０の電極パッド２８は上記バンプ２３を介して上記パッケージ基板２１上の回路リードパターン２９と電気的に接続される。
上記半導体チップ２０において、本体部２２の上面２２ａ上にある電極パッド２８をパッケージ基板２１と連結するためのバンプ２３が形成され、上記バンプのうちの一部は基板上の接地部と連結される接地用バンプ２３ａとなる。パッケージ基板２１上のリードパターン２９と半導体チップ２０の電極パッド２８との間に形成されるバンプ２３は、金、銅、アルミニウムまたはこれらの合金から成り、パッケージ基板２１上の配線と半導体チップ２０を連結するために使用されている。
上記接地用バンプ２３ａは、ビアホール２７に導電物質が充填された導電性ビアホール２７ａと直接接触されており、上記導電体膜２５とパッケージ基板２１の接地部とを電気的に接続する役目をする。勿論、上記導電性ビアホール２７ａは、他の連結用バンプ２３と直接連結されたとしても、パッケージ基板２１上において上記接地用バンプ２３ａと電気的に接続されれば本発明の目的を達成することができる。
このように上記半導体チップ２０の本体部２２の下面２２ｂ及び側面に形成された導電体膜２５が、パッケージ基板２１の接地部と電気的に接続されているので、半導体チップ２０で発生した電磁波が誘導されて接地部に流れることにより半導体チップ２０で発生した電磁波を遮蔽することができ、これによってノイズの発生も遮ることができる。また、外部から上記半導体チップ２０へ流入する電磁波も遮蔽することができるので、電磁波による干渉効果を防ぐことも可能である。
上記半導体チップ２０の下面２２ｂ及び側面に形成された導電体膜２５は、導電性塗料を半導体チップ２０の下面２２ｂ及び側面に直接ペインティング処理して形成してもよいし、スプレー処理して簡単に形成することも可能である。
次に、図３ａは、本発明の一実施形態に係る半導体チップの構造を示す斜視図である。
図３ａを参照すると、半導体チップの本体部３２はパターンが形成された上面３２ａに電極パッド３８が形成され、下面３２ｂには導電体膜３５が形成されており、半導体チップの本体部３２の内部には半導体チップを貫通するビアホール３７が形成されている。そして、上記導電体膜３５は上記ビアホール３７に導電物質が充填された導電性ビアホール３７ａと接触している。上記ビアホール３７は、上記半導体チップ本体部３２の上面３２ａの電極パッド３８に連結されている。
上記ビアホール３７を形成する方法としては、レーザー加工または反応性イオン蝕刻（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）のような乾式蝕刻工程を使用することができる。上記ビアホール３７の形状は円形、三角形、または多角形のように多様な形状が可能であり、上記ビアホール３７の断面積は一定であってもよいし、上面３２ａに近いほど断面積が大きくなってもよいし、小さくなってもよい。
上記ビアホール３７は、導電物質が充填されて導電性ビアホール３７ａを形成し、上記半導体チップの本体部３２の上面３２ａに形成された電極パッド３８に連結されており、上記導電体膜３５をパッケージ基板上の接地部に電気的に連結させる。
上記導電性ビアホール３７ａを形成する方法としては、電気メッキを利用することが可能であり、上記導電物質としては電気メッキが可能な全ての金属、例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）及びタングステン（Ｗ）などが使用可能である。
上記導電性ビアホール３７ａを真空蒸着（ｖａｃｕｕｍ ｅｖａｐｏｒａｔｉｏｎ）、スパッタリング（ｓｐｕｔｅｒｉｎｇ）、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）及び伝導性ペースト（ｐａｓｔｅ）を埋め込んだ後に焼成する方法などにより形成することもできる。上記貫通電極用物質としては伝導性物質（例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）及びタングステン（Ｗ）などのような伝導性金属及びその合金）であればいかなるものであっても可能である。
上記半導体チップの本体部３２の下面３２ｂに形成された導電体膜３５は、導電性塗料を半導体チップ本体部３２の下面３２ｂに直接ペインティング処理して形成してもよいし、スプレー処理して簡単に形成することも可能である。
図３（ｂ）は、本発明の一実施形態に係る半導体チップを基板に実装した半導体チップパッケージの断面図である。
図３（ｂ）を参照すると、半導体チップはフリップチップボンディング方式により基板３１に実装されている。
半導体チップ本体部３２の上面３２ａには複数の電極パッド３８が形成されている。
半導体チップ本体部３２の電極パッド３８が形成されていない下面３２ｂには導電体膜３５が形成されており、上記半導体チップ本体部３２には上面３２ａから下面３２ｂへ貫通するビアホール３７が形成されている。
上記半導体チップ本体部３２の上面３２ａ上に形成された電極パッド３８を基板３１のリードパターン３９と連結するためにバンプ３３が形成され、上記バンプ３３のうちの一部は基板３１上の接地部と連結される接地用バンプ３３ａとなる。基板３１上のリードパターン３９と半導体チップの電極パッド３８との間に形成されるバンプ３３は、金、銅、アルミニウムまたはこれらの合金から形成されたもので、基板３１上の配線と半導体チップとを連結するために使用される。
上記接地用バンプ３３ａは、ビアホール３７に導電物質が充填された導電性ビアホール３７ａと直接接触しており、上記導電体膜３５と基板３１上の接地部とを電気的に接続する役目をしている。勿論、上記導電性ビアホール３７ａは他の連結用バンプ３３と直接連結されたとしても基板３１上において上記接地用バンプ３３ａと電気的に接続されれば、本発明の目的を達成することができる。
図面では示していないが、上記接地用バンプ３３ａと上記導電性ビアホール３７ａとの接着を容易にし、半導体チップを使用する際の熱によって生じるクラック（ｃｒａｃｋ）を防止し、尚且つチップの信頼性を確保するためにバリア（ｂａｒｒｉｅｒ）金属膜を形成することができる。上記バリア金属膜としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、Ｔｉ／ＴｉＮまたはＴａ／ＴａＮなどが使用可能である。上記バリア金属膜は、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｓｐｏｓｉｔｉｏｎ）工程により形成することが好ましい。
上記ビアホール３７は、導電物質を充填することにより導電性ビアホール３７ａを形成し、上記半導体チップ本体部３２の上面３２ａの電極パッド３８に形成された接地バンプ３３ａに連結され、上記導電体膜３５と基板３１上の接地部とを電気的に連結している。
このように上記半導体チップ本体部３２の下面３２ｂに形成された導電体膜３５が接地部と電気的に接続されているため、半導体チップから発生する電磁波が誘導されて接地部に流れることにより半導体チップから発生する電磁波が遮蔽され、これによってノイズの発生を遮蔽することができる。また、外部から上記半導体チップに流入する電磁波を遮蔽するので、電磁波による干渉効果を防ぐことができる。
半導体チップの本体部３２の下面３２ｂにのみ導電体膜３５が形成されている構造は、個別の半導体チップ上に導電体膜を塗布することによって形成することができる。
この場合、半導体チップ本体部３２の上面３２ａ及び下面３２ｂを貫通する少なくとも一つのビアホールを形成し、上記ビアホールを導電物質で充填した後に上記導電物質と接触するように上記半導体チップの下面３２ｂに導電体膜３５を形成する。上記導電体膜３５は電磁波の遮蔽用導電性塗料をペインティング処理またはスプレー処理して形成することができる。
また、半導体チップの下面３２ｂのみに導電体膜３５が形成されている構造の半導体チップは、半導体チップを切断する前のウェーハの状態でビアホール３７及び導電体膜３５を形成し、そのウェーハを個別の半導体チップに切断することによって製造することができるので、製造工程を単純化することができるという利点がある。
図４（ａ）乃至図４（ｄ）は、上記図３（ａ）で示した半導体チップをウェーハの段階で実現するための製造工程を示した図である。
ウェーハの状態で導電体膜を形成して半導体チップを製造する方法は、ウェーハを用意する段階と、上記ウェーハ上のそれぞれのチップに少なくとも一つのビアホール（ｖｉａ ｈｏｌｅ）を形成する段階と、上記ビアホールに導電物質を充填する段階と、上記ウェーハの下面に導電体膜を形成する段階と、上記ウェーハを各々のチップ単位に切断する段階とを含んでいる。
図４（ａ）は、パターン及び電極パッドが形成されたウェーハ４２の上面の電極パッドに接続されるビアホールをウェーハの背面（下面）からそれぞれのチップ毎に形成する段階を示している。図４（ａ）はウェーハの下面が上側を向くようにした場合の斜視図である。この際、上記ビアホール４７を形成する過程は、機械的研磨またはレーザー加工によって実施することができる。本発明の目的を達成するために各々のチップに少なくとも一つのビアホール４７を形成しなければならない。この際、ビアホール４７は上記ウェーハの上面に刻まれているパターン（図示せず）の周りに形成された電極パッドのうちの一つと連結されるように形成される。そして、ビアホール４７と連結された電極パッドが基板の接地部と電気的に接続される。
図４（ｂ）を参照すると、上記チップ毎に形成されたビアホール４７に導電物質を充填する段階を示している。上記ビアホール４７に導電物質を充填して導電性ビアホール４７ａを形成するのは、半導体チップ本体部４２の下面に形成される導電体膜４５を基板上の接地部と電気的に連結させるためである。
図４（ｃ）を参照すると、上記ウェーハの下面に導電体膜を形成する段階を示している。上記導電体膜４５は、電磁波遮蔽用導電性塗料をペインティング処理またはスプレー処理して形成することができる。この場合、個別のチップに導電体膜を形成した場合と比較して、工程が単純になり、材料を節減できるという効果がある。
この際、導電体膜４５は、上記ビアホール４７に導電物質が充填された導電性ビアホール４７ａと接触するようにしなければならず、好ましくは上記ビアホール４７に充填された導電物質と同じ成分を使用する。
図４（ｄ）を参照すると、上記ウェーハ上のチップを各々のチップに切断して本発明に係る半導体チップを形成する段階を示している。半導体チップ本体部４２の下面に導電体膜４５が形成されており、上記導電体膜４５はビアホール４７に充填された導電物質と接触しており、上記導電性ビアホール４７ａを通じて上記導電体膜４５と基板上の接地部とが連結されるようになっている。
また、上記切断された半導体チップの側面に対して遮蔽用導電物質を形成する段階をさらに実施することができ、これによって導電体膜による遮蔽効果をさらに増加させることができる。
さらに、図示していないが、上記切断された半導体チップを基板上にフリップチップボンディングによって実装し、上記導電性ビアホールを基板上の接地部と連結すると、本発明に係る半導体チップパッケージを製造することができる。
ここで、本発明は上述した実施形態及び添付した図面によって限定されるわけではない。即ち、導電体膜の位置及びビアホールの位置などは多様に変更して実現することが可能である。添付した特許請求の範囲により権利範囲を限定し、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能であることは、当該技術分野の通常の知識を有する者にとって自明である。
３１ 基板
３２ 半導体チップ本体部
３２ａ 半導体チップ上面
３２ｂ 半導体チップ下面
３３ 連結用バンプ
３３ａ 接地用バンプ
３５ 導電体膜
３７ ビアホール
３７ａ 導電性ビアホール
３８ 電極パッド

Claims (6)

  1. パターンが形成された上面と、該上面に対向する下面と、複数の側面とを有するチップ本体部と、
    前記チップ本体部の上面に形成され、外部端子に連結される複数の電極パッドと、
    前記パターンが形成された上面を除いた面に形成された遮蔽用導電体膜と、
    前記チップ本体部の内部を貫通し、前記複数の電極パッドのうちの一つの電極パッドと前記遮蔽用導電体膜とを連結し、電磁波の接地のために形成される少なくとも一つの導電性ビアホールと
    を含むことを特徴とする半導体チップ。
  2. 前記導電性ビアホールと連結される電極パッドは、当該半導体チップが実装される基板の接地部に接続されることを特徴とする請求項１に記載の半導体チップ。
  3. 前記遮蔽用導電体膜は、前記チップ本体部の下面にのみ形成されていることを特徴とする請求項１または請求項２に記載の半導体チップ。
  4. パターンが形成された上面と、該上面に対向する下面と、複数の側面とを有するチップ本体部と、前記チップ本体部の上面に形成されて外部端子に連結される複数の電極パッドと、前記パターンが形成された上面を除いた面に形成された遮蔽用導電体膜と、前記チップ本体部の内部を貫通して前記複数の電極パッドのうちの一つの電極パッドと前記遮蔽用導電体膜とを連結し、電磁波の接地のために形成される少なくとも一つの導電性ビアホールとを含む半導体チップと、
    接地用リードパターン及び複数のリードパターンが形成された基板と、
    前記半導体チップと前記基板との間の電気的な接続のために、前記半導体チップの電極パッドと前記基板のリードパターンとの間に配置される複数のバンプと
    を含むことを特徴とする半導体チップパッケージ。
  5. 前記導電性ビアホールと連結された電極パッドは、前記基板の接地用リードパターンに連結されることを特徴とする請求項４に記載の半導体チップパッケージ。
  6. 前記遮蔽用導電体膜は、前記半導体チップの下面にのみ形成されていることを特徴とする請求項４または請求項５に記載の半導体チップパッケージ。
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