[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101741648B1 - 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 - Google Patents

전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101741648B1
KR101741648B1 KR1020160007880A KR20160007880A KR101741648B1 KR 101741648 B1 KR101741648 B1 KR 101741648B1 KR 1020160007880 A KR1020160007880 A KR 1020160007880A KR 20160007880 A KR20160007880 A KR 20160007880A KR 101741648 B1 KR101741648 B1 KR 101741648B1
Authority
KR
South Korea
Prior art keywords
layer
substrate
electromagnetic wave
exposed
wave shielding
Prior art date
Application number
KR1020160007880A
Other languages
English (en)
Inventor
옥진영
김현주
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020160007880A priority Critical patent/KR101741648B1/ko
Application granted granted Critical
Publication of KR101741648B1 publication Critical patent/KR101741648B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

본 발명은 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것으로, 네측면이 노출되어 있는 접지층을 내부에 포함하고 있는 기판; 상기 기판에 실장되는 반도체 칩; 상기 반도체 칩을 둘러싸고 있는 몰딩 부재; 및 상기 몰딩 부재를 둘러싸며, 상기 접지층의 네측면과 접하도록 상기 기판의 둘레에 형성된 전자파 차폐 수단을 포함하는 반도체 패키지 및 그 제조 방법을 제공하여 원가를 절감하고 패키지 크기를 줄일 수 있다.

Description

전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법{Semiconductor package having electromagnetic waves shielding means, and method for manufacturing the same}
본 발명은 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만 아니라, 각종 신호 교환용 전자소자들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 전자소자들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
통상, 전자파는 전계(電界)와 자계(磁界)의 합성파로 정의되는데, 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 전계와 자계를 합쳐서 전자파라고 부른다.
이러한 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 특히 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
즉, 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
최근에는 반도체 제품의 고속화, 고성능화 추세에 따라, 더욱이 시스템-인-패키지(system-in-package; SIP), 멀티 스택 패키지(multi stack package)와 같이 시스템 자체가 패키지 안에 집적되는 구조가 제안되면서 패키지 레벨에서도 전자파 장해 문제가 발생하고 있다.
이러한 전자파 장애를 해결하기 위하여, 기판에 칩을 커버하는 메탈 캔(metal can)을 접지 가능하게 탑재하여 전자파를 접지시켜 제거하는 방식 등 여러가지 방안 등이 모색되고 있다.
하지만, 이와 같은 종래 기술에 따르면 메탈 캔을 반도체 패키지에 접착하여 제작함으로써 원가 상승 및 메탈 캔과의 접촉을 위한 반도체 패키지 크기의 증가와 같은 문제점이 있었다.
국내특허공개번호 2015-0092528호 국내특허공개번호 2008-0046864호 일본특허번호 5668627호 미국특허 8809694호 미국특허 78084300호 미국특허 8378466호 미국특허 8946563호 일본공개특허5402482호 미국특허 7187060호 일본공개특허 4020874호
본 발명은 상기와 같은 문제점을 해결하기 위하여, 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하여 원가를 절감하고 패키지 크기를 줄일 수 있는 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명은 상기와 같은 목적을 달성하기 위하여, 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하는 것에 더해 반도체 칩이 실장된 기판에 절연체의 끝면에 형성된 연결부를 구비한 연결 소자를 사용하여 전자 차폐 수단의 외부와 전기적 연결을 제공할 수 있도록 한 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 측면의 반도체 패키지는 적어도 한측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판; 상기 기판에 실장되는 반도체 칩; 상기 반도체 칩을 둘러싸고 있는 몰딩 부재; 및 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성된 전자파 차폐 수단을 포함하며, 상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 상면 사이에 위치한다.
또한, 본 발명의 다른 측면의 반도체 패키지는 적어도 한측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판; 상기 기판에 실장되는 반도체 칩; 상기 기판에 실장되고 절연체와 절연체의 끝단에 형성된 전도성 물질의 제1 연결부를 구비한 연결 소자; 상기 반도체 칩을 둘러싸고, 상기 연결소자를 상기 제1 연결부의 상부 표면이 노출되도록 밀봉하는 몰딩 부재; 및 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성되며, 상기 제1 연결부에 대응되는 부분에 개구부가 형성된 전자파 차폐 수단을 포함하며, 상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 상면 사이에 위치한다.
또한, 본 발명의 다른 측면의 반도체 패키지의 상기 연결 소자는 상기 절연체의 다른 끝단에 형성된 전도성 물질의 제2 연결부를 포함한다.
또한, 본 발명의 다른 측면의 반도체 패키지의 상기 개구부는 상기 제1 연결부와 제2 연결부가 노출되도록 형성되어 있다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지의 상기 전자파 차폐 수단은 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성된 금속층; 및 상기 금속층에 형성된 외부 SUS층을 포함한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지의 상기 전자파 차폐 수단은 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성된 내부 SUS층; 상기 내부 SUS층 외부에 형성된 금속층; 및 상기 금속층 외부에 형성된 외부 SUS층을 포함한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지의 상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 하부 표면으로부터 일정 거리 이격되어 형성되어 있다.
한편, 본 발명의 일 측면의 반도체 패키지 제조 방법은 (A) 적어도 한 측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판에 반도체 칩을 실장하는 단계; (B) 상기 반도체 칩을 둘러싸는 몰딩 부재를 형성하는 단계; 및 (C) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 전자파 차폐 수단을 형성하되, 상기 전자파 차폐수단은 기판의 코어층 상부에만 형성된 접지층과 접지시키는 단계를 포함하며, 상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 표면 사이에 위치한다.
또한, 본 발명의 다른 측면의 반도체 패키지 제조 방법은 (A) 적어도 한측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판에 절연체와 절연체의 한쪽 끝단에 형성된 전도성 물질의 제1 연결부를 구비한 연결 소자와 반도체 칩을 실장하는 단계; (B) 상기 연결 소자의 상기 제1 연결부의 두께에 해당하는 두께로 상기 반도체 칩을 둘러싸도록 몰딩 부재를 형성하는 단계; 및 (C) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 전자파 차폐 수단을 형성하되, 상기 전자파 차폐수단은 기판의 코어층 상부에만 형성된 접지층과 접지되며, 상기 제1 연결부가 노출되도록 개구부가 형성된 전자파 차폐 수단을 형성하는 단계를 포함하며, 상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 표면 사이에 위치한다.
또한, 본 발명의 다른 측면의 반도체 패키지 제조 방법의 상기 연결 소자는 절연체의 다른쪽 끝단에 형성된 제2 연결부를 구비하며, 상기 (C) 단계는 상기 제2 연결부가 노출되도록 개구부가 형성된 전자파 차폐 수단을 형성한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지 제조 방법의 상기 (C) 단계는 (C-1) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 금속층을 형성하는 단계; 및 (C-2) 상기 금속층에 외부 SUS층을 형성하는 단계를 포함한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지 제조 방법의 상기 (C) 단계는 (C-1) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 내부 SUS층을 형성하는 단계; (C-2) 상기 내부 SUS층 외부에 금속층을 형성하는 단계; 및 (C-3) 상기 금속층에 외부 SUS층을 형성하는 단계를 포함한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지 제조 방법은 상기 (C) 단계 이전에 (D) 상기 기판의 측면에 노출된 접지층의 산화막을 제거하는 플라즈마 에칭 단계를 더 포함한다.
또한, 본 발명의 일 측면 또는 다른 측면의 반도체 패키지 제조 방법의 상기 (C) 단계에서 상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 기판의 하부 표면으로부터 일정 거리 이격되어 형성한다.
본 발명은 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하여 원가를 절감하고 패키지 크기를 줄일 수 있다.
또한, 본 발명은 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하는 것에 더해 반도체 칩이 실장된 기판에 절연체의 끝면에 형성된 연결부를 구비한 연결 소자를 사용하여 전자 차폐 수단의 외부와 전기적 연결을 제공할 수 있도록 한다.
또한, 본 발명은 전자파 차폐 수단을 다층으로 형성하여 접착력을 향상시킬 수 있다.
또한, 본 발명은 상부 접지층만 전자 차폐 수단과 전기적으로 연결되도록 하여 단락을 방지할 수 있도록 한다.
또한, 본 발명은 공정을 이용하여 층을 형성하되 증착 공정 챔버내 온도는 200도 이하로 설하여 열변형과 스트레스를 방지할 수 있다.
또한, 본 발명은 스퍼터링 공정 이전에 에칭 공정을 진행하여 접지 신뢰성 및 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자파 차폐 수단이 구비된 반도체 패키지의 단면도이다.
도 2는 도 1의 기판의 분리 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 전자파 차폐 수단이 구비된 반도체 패키지의 단면도이다.
도 4는 도 3에 사용되는 연결 소자의 사시도이다.
도 5a 내지 도 5c는 도 3의 차폐막의 상부 평면도이다.
도 6 내지 도 12는 본 발명의 일 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지의 제조과정을 나타낸 단면도이다.
도 13 내지 도 20은 본 발명의 다른 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지의 제조과정을 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 이하에서는 특정 실시예들을 첨부된 도면을 기초로 상세히 설명하고자 한다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 전자파 차폐 수단을 갖는 반도체 패키지의 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자파 차폐 수단을 갖는 반도체 패키지는 기판(100), 반도체 칩(200), 전자 소자(300), 몰딩 부재(400), 외부 접속 단자(500) 및 전자 차폐 수단(600)을 포함한다.
상기 기판(100)은 PCB(Printed Circuit Board), HTCC(High temperature cofired ceramic) 혹은 LTCC(Low temperature co-fired ceramic)와 같은 세라믹 기판 등을 포함하며, 다수의 절연층과 회로층을 포함한다.
상기 절연층은 절연특성을 갖는 것으로서, 유리섬유 상에 에폭시 수지가 코팅된 에폭시-유리, 폴리이미드, 시아네이트 에스테르, 비스말레이미드-트리아진(BT), 및 폴리테트라플루오로에틸렌계 절연체 등이 사용될 수 있으며, 당업계에서 기판 층으로 사용가능한 성분이라면 특별한 제한 없이 사용될 수 있다.
이와 같은 기판(100)은 코어층(110)을 중심으로 상부 1층은 전원층(120)이고, 상부 2층은 접지층(130)이며, 상부 3층은 배선층(140)이고, 하부 1층은 전원층(150)이고, 하부 2층은 배선층(160)으로 회로층이 이루어져 있으며 코어층(110)의 하부에는 접지층이 더 구비될 수 있으나 코어층(110)의 하부에 구비된 접지층은 전자 차폐 수단(600)과 접촉되지 않는다.
여기에서, 코어층(110)을 중심으로 상부 3층의 회로층과 하부 2층의 회로층을 도시하였으며, 회로층 사이에는 절연층이 존재하며 이에 한정되는 것은 아니며 다수의 전원층, 접지층, 배선층을 포함할 수 있다.
또한, 상기 기판(100)에 포함된 접지층(130)은 도 2에 분리 사시도가 보여주듯이 4개의 측면이 모두 노출되어 있으며, 이에 따라 기판(100)의 측면에 형성되어 있는 전자파 차폐 수단(600)에 측면이 모두 접촉되어 있다.
이와 같은 구성에서 상기 배선층(140)은 기판(100)의 표면에 형성되어 있으며, 반도체칩(200)의 전기적 연결을 제공한다.
상기 배선층(140)은 반도체 칩(200)의 본딩 패드들과 전기적으로 연결되는 배선 패턴 및 배선 패턴 사이를 채우는 보호막을 포함할 수 있다.
다음으로, 반도체칩(200)은 기판(100)에 형성되어 있으며, 실리콘, SOI(Silicon On Insulator), 실리콘 게르마늄 등을 이용하여 제조될 수 있으나, 이에 한정되는 것은 아니다. 자세히 도시하지 않았으나, 반도체 칩(200) 내에는 다층의 배선, 다수의 트랜지스터, 다수의 수동 소자 등이 집적되어 있을 수 있다. 예를 들어, 도 1에서는 반도체 칩(200)이 적층되어 있고, 와이어 본딩(210)을 통해서 반도체 칩(200)과 기판(100)이 서로 연결되도록 도시하였으나, 이에 한정되는 것은 아니다.
다음으로, 상기 전자 소자(300)는 기판(100)에 표면 실장 기술(Surface Mounting Technology : SMT)로 실장될 수 있다. 전자 소자(300)는 그의 활성면 상에 구비된 본딩 패드들과 물리적 및 전기적으로 연결된 실장 단자들을 매개로 배선층(140)의 배선 패턴과 전기적으로 연결될 수 있다.
전자 소자(300)는 플립 칩(Flip Chip : F/C) 방식으로 배선층(140) 상에 실장될 수 있다. 실장 단자들은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer) 또는 핀 그리드 어레이(Pin Grid Array : PGA)일 수 있지만, 이에 한정되는 것은 아니다.
즉, 실장 단자들은 전자 소자(300)의 종류에 따라 그 형태가 달라질 수 있다. 전자 소자(300)는 능동 소자 또는 수동 소자일 수 있다.
또한, 전자 소자(300)는 TFT(Thin Film Transistor) 또는 커패시터인 수동소자(Passive)이며, 상기 수동소자는 증착 또는 실장의 방법으로 형성됨을 특징으로 한다.
한편, 여기에서는 전자 소자(300)를 실장하는 방법으로 형성하였으나, 증착하여 형성할 수도 있다.
다음으로, 몰딩 부재(400)는 기판(100)의 일면 상에, 반도체 칩(200)을 몰딩하도록 형성된다. 몰딩 부재(400)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 언더필(under-fill) 물질일 수 있으나, 이에 한정되는 것은 아니다. 도시된 것과 같이, 몰딩 부재(400)의 측면 프로파일(profile)과 기판(100)의 측면 프로 파일이 서로 연결될 수 있다.
또한, 외부 접속 단자(500)는 기판(100)의 타면에 형성될 수 있다. 도면에서는 외부 접속 단자(500)로서 솔더 볼(solder ball)을 도시하였으나, 이에 한정되는 것이 아니다.
예를 들어, 외부 접속 단자(500)는 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(Pin Grid Array;
PGA) 등일 수도 있다.
다음으로, 전자파 차폐 수단(600)은 내부 SUS(Steel use Stainless)층(610)과 도전층(620) 그리고 외부 SUS층(630)의 다층으로 형성될 수 있다.
여기에서, 내부 SUS층(610)은 기판(100)의 측면과 직접 접하는 층으로 접지층(130)과 직접 접촉한다.
이와 같은 전자파 차폐 수단(600)의 내부 SUS층(610)은 도전층(620)과 기판(100)의 측면의 접착력을 좋게 하기 위해서 사용되며 생략 가능하다.
그리고 도전층(620)은 주로 전자파 차폐 기능을 수행하는 층으로 상기 내부SUS층(610)에 형성되어 있다.
이와 같은 도전층(620)은 도전성 물질이면 사용이 가능하다. 도전성 물질의 일 예로서, 구리, 알루미늄과 같은 금속 혹은 구리, 알루미늄의 금속 화합물이 사용될 수 있다. 통상적으로 금속은 내부에 이동성 자유전자를 포함하고 있기 때문에 전자파의 반사에 매우 효과적으로 작용한다. 그러나 금속은 무겁기 때문에 벌크재료, 섬유, 입자 등에 코팅하여 사용할 수도 있다.
다음으로, 외부 SUS층(630)은 도전층(620)에 형성되며 외부로부터 도전층(620)을 보호하기 위한 층이다.
상기 전자파 차폐 수단(600)은 기판(100)의 외부 접속 단자(500)가 설치되어 있는 표면으로부터 일정 정도(a 만큼) 이격되게 높이 형성되어 있다.
그 결과, 전자파 차폐 수단(600)과 기판(100)의 하부에 있는 배선층(160)과 전기적 접촉을 방지하여 단락 등을 방지할 수 있다.
상기 전자파 차폐 수단(600)을 형성하기에 앞서 플라즈마 에칭을 수행하게 되며, 이에 따라 접지층(130)에 형성된 산화막을 제거하여 접지층(130)과 전자파 차폐 수단(600)의 접촉 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 전자파 차폐 수단이 구비된 반도체 패키지의 단면도이다.
도 3에 도시된 본 발명의 다른 실시예에 따른 전자파 차폐 수단이 구비된 반도체 패키지는 기판(100)과, 기판(100)에 실장되는 반도체 칩(200)과, 반도체 칩(200)의 주위에 배치되어 있는 전자 소자(300)와, 반도체 칩(100)을 감싸고 있는 몰딩 부재(400)와, 외부 접속 단자(500)와, 전자파 차폐 수단(600) 및 기판(100)에 실장되어 있으며 반도체 칩(200)과 전자파 차폐 수단(600)의 외부의 전자 장치를 전기적으로 연결시키는 연결 소자(700)를 포함하고 있어 도 1의 일 실시예에 따른 반도체 패키지와 연결 소자(700)를 더 구비하고 있는 점에서 차이가 있다.
따라서, 차이점인 연결 소자와 그에 따른 몰딩 부재(400) 그리고 전자파 차폐 수단(600)의 구조 변화를 중심으로 설명하기로 한다.
상기 연결 소자(700)는 기판(100)의 상면에 형성되어 있으며 기판(100)과 전자파 차폐 수단(600)의 외부의 전자 장치와 전기적 접속을 제공한다. 여기에서, 외부의 전자 장치는 안테나일 수 있다.
이때, 상기 연결 소자(700)는 배선층(140)의 접속패드에 실장될 수 있으며, 플립칩 본딩 방식에 의하여 접속패드에 실장될 수 있다.
상기 연결 소자(700)는 커패시터 형상으로 형성되어 있으며 도 4의 사시도에서 알 수 있는 바와 같이 절연체(701)와 제1 연결부(702) 및 제2 연결부(703)를 구비하고 있다. 여기에서, 제1 연결부(702)와 제2 연결부(703)를 구비하도록 하였으나 제1 연결부(702) 또는 제2 연결부(703) 중의 어느 하나만 구비하도록 할 수 있다.
절연체(701)는 형상에 특별히 제한은 없지만, 바람직하게 직육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있으며, 예를 들면 (0.6 내지 5.6 mm) × (0.3 내지 5.0 mm) ×(0.3 내지 1.9 mm) 일 수 있다. 이와 같은 절연체(701)는 세라믹일 수 있다.
이러한 절연체(701)는 절연체(701)의 길이방향에 대향하는 한 쌍의 끝면과, 절연체(701)의 적층방향에 대향하는 한 쌍의 측면과, 길이방향 및 적층방향에 수직의 방향에 대향하는 한 쌍의 측면을 갖고 있다.
제 1 연결부(702)는 한쪽의 끝면의 전체 면을 덮고, 또 그 일부가 각 측면상에 돌아 들어가 형성되어 있다. 제 2 연결부(703)는 다른쪽의 끝면의 전체 면을 덮고, 또 그 일부가 각 측면상에 돌아 들어가 형성되어 있다.
절연체(701)의 적층방향에 대향하는 한 쌍의 측면의 어느 한쪽의 측면은 연결 소자(700)가 기판(100)에 실장되었을 때에, 상기 기판(100)에 대향하는 면이다.
이러한 제1 및 제2 연결부(702, 703)는 전도성 물질로 형성되어 있으며, 그 물질은 특별히 한정되어 있지 않지만, Ni, Cu, 솔더(납 또는 주석을 포함함) 또는 이들의 합금을 이용할 수 있다.
제1 및 제2 연결부(702, 703)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 100 ㎛ 정도일 수 있다.
여기에서, 절연체(701)의 두께 T1는 제1 및 제2 연결부(702,703)의 두께 T2보다 작다.
한편, 상기 몰딩 부재(400)는 기판(100)에 실장된 연결 소자(700)를 둘러싸도록 형성하며, 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)의 상부 표면이 노출되도록 형성되어 있다.
물론, 이때 제1 연결부(702)와 제2 연결부(703)의 상부 표면 전체가 노출되도록 형성할 수 있으며, 그에 더해 절연체(701)의 외부로 노출된 상부 표면의 일부 또는 전체가 노출되도록 형성할 수 있다.
다음으로, 전자파 차폐 수단(600)은 몰딩 부재(400)를 둘러싸는 구조로 형성될 수 있으며, 상기 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)의 상부에 대응되는 부분에 개구부(601)가 형성되어 있어 다양한 접속 수단을 사용하여 외부 전자 장치와 전기적 연결이 가능하도록 한다.
상기 개구부(601)는 도 5a에 도시된 바와 같이 하나의 개구부(601)로 이루어질 수 있고, 도 5b에 도시되어 있는 바와 같이 제1 연결부(702)와 제2 연결부(703)의 각각에 대응되는 2개의 개구부로 이루어질 수 있다.
그리고, 상기 개구부(601)의 크기는 상기 연결 소자(700)를 위에서 보았을 때 평면의 크기와 같은 크기이거나 더 클 수 있다.
이때, 도 5c에 도시된 바와 같이 전자파 차폐 수단(600)의 가장자리의 일부 전체에 개구부(601)를 형성할 수도 있다.
이와 같이 구성되는 반도체 패키지는 반도체 칩(200)과 전자파 차폐 수단(600)의 외부에 있는 전자 장치를 연결 소자(700)를 사용하여 전기적으로 연결할 수 있다.
도 6 내지 도 12는 본 발명의 일 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지의 제조과정을 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지는 먼저, 기판(100)의 상면에 형성된 배선층(140)에 반도체 칩(200)과, 전자 부품(300)을 실장한다.
상기 기판(100)은 PCB(Printed Circuit Board), HTCC(High temperature cofired ceramic) 혹은 LTCC(Low temperature co-fired ceramic)와 같은 세라믹 기판 등을 포함하며, 다수의 절연층과 회로층을 포함한다.
이와 같은 기판(100)은 위에서 설명하였듯이, 코어층(110)을 중심으로 상부 1층은 전원층(120)이고, 상부 2층은 접지층(130)이며, 상부 3층은 배선층(140)이고, 하부 1층은 전원층(150)이고, 하부 2층은 배선층(160)으로 회로층이 이루어져 있으며 코어층(110)의 하부에는 접지층이 구비되어 있지 않다.
여기에서, 코어층(110)을 중심으로 상부 3층의 회로층과 하부 2층의 회로층을 도시하였으며, 회로층 사이에는 절연층이 존재하며 이에 한정되는 것은 아니며 다수의 전원층, 접지층, 배선층을 포함할 수 있으나 다만 코어층의 하부에 접지층이 존재하지 않은 것이 특징이다.
또한, 상기 기판(100)에 포함된 접지층(130)은 4개의 측면이 모두 노출되어 있으며, 이에 따라 기판(100)의 측면에 형성되어 있는 전자파 차폐 수단(600)에 측면이 모두 접촉되어 있다.
이와 같은 구성에서 상기 배선층(140)은 기판(100)의 표면에 형성되어 있으며, 반도체칩(200)의 전기적 연결을 제공한다.
상기 배선층(140)은 반도체 칩(200)의 본딩 패드들과 전기적으로 연결되는 배선 패턴 및 배선 패턴 사이를 채우는 보호막을 포함할 수 있다.
이때, 상기 반도체 칩(200)은 배선층(140)에 와이어 본딩 방식 또는 플립칩 본딩 방식을 통하여 실장 할 수 있다. 그리고, 전자 소자(300)는 플립칩 본딩 방식 등을 통하여 실장할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 몰딩 부재(400)를 형성한다.
이때, 기판(100)의 상면에 실장된 반도체 칩(200)과, 전자 소자(300)는 몰딩 부재(400)에 의해 덮도록 형성된다.
이와 같은 상기 몰딩 부재(400)는 반도체 칩(200)과 전자 소자(300)가 실장된 기판(100)을 금형에 안치하고, 금형 내부에 성형수지를 주입하여 형성할 수 있다.
다음, 도 8에 도시된 바와 같이, 다이아몬드 재질의 쏘우 블레이드(saw blade)를 사용하여 풀 커팅을 진행한다. 이러한 풀 커팅에 의해 접지층(130)의 네 측면은 외부로 노출된다.
그리고, 도 9를 참조하면, 상기 풀 커팅이 진행된 다수의 중간 단계 반도체 패키지(800)를 캐리어 기판(900)에 배열한 후에 다수의 중간 단계 반도체 패키지(800)의 둘레에 폴리이미드 재질의 접착 테이프(1000)를 형성한다.
다음에, 도 10을 참조하면, 접착 테이프(1000)가 둘레에 형성된 중간 단계 반도체 패키지(800)에 전자파 차폐 수단(600)을 형성한다.
이러한 전자파 차폐 수단(600)은 내부 SUS(Steel use Stainless)층(610)과 도전층(620) 그리고 외부 SUS층(630)의 다층으로 형성될 수 있다.
여기에서, 내부 SUS층(610)은 기판(100)의 측면과 직접 접하는 층으로 접지층(130)과 직접 접촉한다.
이와 같은 전자파 차폐 수단(600)의 내부 SUS층(610)은 도전층(620)과 기판(100)의 측면의 접착력을 좋게 하기 위해서 사용되며 생략 가능하다.
그리고 도전층(620)은 주로 전자파 차폐 기능을 수행하는 층으로 상기 내부SUS층(610)에 형성되어 있다.
이와 같은 도전층(620)은 도전성 물질이면 사용이 가능하다. 도전성 물질의 일 예로서, 구리, 알루미늄과 같은 금속 혹은 구리, 알루미늄의 금속 화합물이 사용될 수 있다. 통상적으로 금속은 내부에 이동성 자유전자를 포함하고 있기 때문에 전자파의 반사에 매우 효과적으로 작용한다. 그러나 금속은 무겁기 때문에 벌크재료, 섬유, 입자 등에 코팅하여 사용할 수도 있다.
다음으로, 외부 SUS층(630)은 도전층(620)에 형성되며 외부로부터 도전층(620)을 보호하기 위한 층이다.
상기 전자파 차폐 수단(600)은 접착 테이프(1000)에 의해 기판(100)의 외부 접속 단자(500)가 설치되어 있는 표면으로부터 일정 정도 이격되게 높이 형성된다.
그 결과, 전자파 차폐 수단(600)과 기판(100)의 하부에 있는 배선층(160)과 전기적 접촉을 방지하여 단락 등을 방지할 수 있다.
상기 전자파 차폐 수단(600)을 형성하기에 앞서 플라즈마 에칭을 수행하게 되며, 이에 따라 접지층(130)에 형성된 산화막을 제거하여 접지층(130)과 전자파 차폐 수단(600)의 접촉 신뢰성을 향상시킬 수 있다.
상기 전자파 차폐 수단(600)을 형성하는 방식은 스퍼터링(Sputtering), 기상 증착, 스프레이 코팅, 스크린 프린팅, 전해 도금, 무전해 도금 등과 같은 다양한 방법으로 형성될 수 있다. 여기에서, 스퍼터링 공정을 이용하여 전자파 차폐 수단(600)을 형성할 때 증착 공정 챔버내 온도를 200도 이하로 함으로 열변형이나 스트레스를 방지할 수 있다.
이후에, 도 11을 참조하면, 캐리어 기판(900)을 제거하고, 도 12를 보면 외부 접속 단자(500)를 형성하여 반도체 패키지를 완성한다.
도 13 내지 도 20은 본 발명의 다른 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지의 제조과정을 나타낸 단면도이다.
도 13을 참조하면, 본 발명의 다른 실시 예에 따른 전자파 차폐 수단을 갖는 반도체 패키지는 먼저, 기판(100)의 상면에 형성된 배선층(140)에 반도체 칩(200)과, 전자 소자(300) 그리고 연결 소자(700)를 실장한다.
상기 기판(100)은 PCB(Printed Circuit Board), HTCC(High temperature cofired ceramic) 혹은 LTCC(Low temperature co-fired ceramic)와 같은 세라믹 기판 등을 포함하며, 다수의 절연층과 회로층을 포함한다.
이와 같은 기판(100)은 위에서 설명하였듯이, 코어층(110)을 중심으로 상부 1층은 전원층(120)이고, 상부 2층은 접지층(130)이며, 상부 3층은 배선층(140)이고, 하부 1층은 전원층(150)이고, 하부 2층은 배선층(160)으로 회로층이 이루어져 있으며 코어층(110)의 하부에는 접지층이 구비되어 있지 않다.
여기에서, 코어층(110)을 중심으로 상부 3층의 회로층과 하부 2층의 회로층을 도시하였으며, 회로층 사이에는 절연층이 존재하며 이에 한정되는 것은 아니며 다수의 전원층, 접지층, 배선층을 포함할 수 있으나 다만 코어층의 하부에 접지층이 존재하지 않은 것이 특징이다.
또한, 상기 기판(100)에 포함된 접지층(130)은 4개의 측면이 모두 노출되어 있으며, 이에 따라 기판(100)의 측면에 형성되어 있는 전자파 차폐 수단(600)에 측면이 모두 접촉되어 있다.
이와 같은 구성에서 상기 배선층(140)은 기판(100)의 표면에 형성되어 있으며, 반도체 칩(200)과 연결 소자(700)의 전기적 연결을 제공한다.
상기 배선층(140)은 반도체 칩(200)의 본딩 패드들과 전기적으로 연결되는 배선 패턴 및 배선 패턴 사이를 채우는 보호막을 포함할 수 있다.
이때, 상기 반도체 칩(200)은 배선층(140)에 와이어 본딩 방식 또는 플립칩 본딩 방식을 통하여 실장 할 수 있다. 그리고, 전자 소자(300)과 연결 소자(700)는 플립칩 본딩 방식 등을 통하여 실장할 수 있다.
다음으로, 도 14에 도시된 바와 같이, 상기 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)의 두께에 해당하는 두께로 몰딩 부재(400)를 형성한다.
이때, 기판(100)의 상면에 실장된 반도체 칩(200)과, 전자 소자(300)은 두께가 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)의 두께보다 작기 때문에 몰딩 부재(400)에 의해 덮도록 형성된다.
하지만, 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)의 상부 표면은 일부 또는 전체가 노출되도록 형성될 수 있다.
또한, 연결 소자(700)의 절연체(701)의 상부 표면이 일부 또는 전체가 노출되도록 형성될 수 있다.
이와 달리, 상기 몰딩 부재(400)는 상기 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)를 덮도록 형성될 수 있다.
이때, 아주 얇은 두께로 덮도록 하여 이후 전자파 차폐 수단(600)에 개구부를 형성할 때 제1 연결부(702)와 제2 연결부(703)를 노출되도록 할 수 있다.
이와 같은 상기 몰딩 부재(400)는 반도체 칩(200)과 전자소자(300) 그리고 연결 소자(700)가 실장된 기판(100)을 금형에 안치하고, 금형 내부에 성형수지를 주입하여 형성할 수 있다.
다음, 도 15에 도시된 바와 같이, 다이아몬드 재질의 쏘우 블레이드(saw blade)를 사용하여 풀 커팅을 진행한다. 이러한 풀 커팅에 의해 접지층(130)의 네 측면은 외부로 노출된다.
그리고, 도 16을 참조하면, 상기 풀 커팅이 진행된 다수의 중간 단계 반도체 패키지(800)를 캐리어 기판(900)에 배열한 후에 다수의 중간 단계 반도체 패키지(800)의 둘레에 폴리이미드 재질의 접착 테이프(1000)를 형성한다.
다음에, 도 17을 참조하면, 접착 테이프(1000)가 둘레에 형성된 중간 단계 반도체 패키지(800)에 전자파 차폐 수단(600)을 형성한다.
이러한 전자파 차폐 수단(600)은 내부 SUS(Steel use Stainless)층(610)과 도전층(620) 그리고 외부 SUS층(630)의 다층으로 형성될 수 있다.
여기에서, 내부 SUS층(610)은 기판(100)의 측면과 직접 접하는 층으로 접지층(130)과 직접 접촉한다.
이와 같은 전자파 차폐 수단(600)의 내부 SUS층(610)은 도전층(620)과 기판(100)의 측면의 접착력을 좋게 하기 위해서 사용되며 생략 가능하다.
그리고 도전층(620)은 주로 전자파 차폐 기능을 수행하는 층으로 상기 내부SUS층(610)에 형성되어 있다.
이와 같은 도전층(620)은 도전성 물질이면 사용이 가능하다. 도전성 물질의 일 예로서, 구리, 알루미늄과 같은 금속 혹은 구리, 알루미늄의 금속 화합물이 사용될 수 있다. 통상적으로 금속은 내부에 이동성 자유전자를 포함하고 있기 때문에 전자파의 반사에 매우 효과적으로 작용한다. 그러나 금속은 무겁기 때문에 벌크재료, 섬유, 입자 등에 코팅하여 사용할 수도 있다.
다음으로, 외부 SUS층(630)은 도전층(620)에 형성되며 외부로부터 도전층(620)을 보호하기 위한 층이다.
상기 전자파 차폐 수단(600)은 접착 테이프(1000)에 의해 기판(100)의 외부 접속 단자(500)가 설치되어 있는 표면으로부터 일정 정도 이격되게 높이 형성된다.
그 결과, 전자파 차폐 수단(600)과 기판(100)의 하부에 있는 배선층(160)과 전기적 접촉을 방지하여 단락 등을 방지할 수 있다.
상기 전자파 차폐 수단(600)을 형성하기에 앞서 플라즈마 에칭을 수행하게 되며, 이에 따라 접지층(130)에 형성된 산화막을 제거하여 접지층(130)과 전자파 차폐 수단(600)의 접촉 신뢰성을 향상시킬 수 있다.
상기 전자파 차폐 수단(600)을 형성하는 방식은 스퍼터링(Sputtering), 기상 증착, 스프레이 코팅, 스크린 프린팅, 전해 도금, 무전해 도금 등과 같은 다양한 방법으로 형성될 수 있다. 여기에서, 스퍼터링 공정을 이용하여 전자파 차폐 수단(600)을 형성할 때 증착 공정 챔버내 온도를 200도 이하로 함으로 열변형이나 스트레스를 방지할 수 있다.
이후에, 도 18에 도시된 바와 같이 레이저 드릴등을 사용하여 전자파 차폐 수단(600)에 개구부(601)를 형성한다.
이때, 개구부는 도 5a 내지 5c에 개시된 바와 같이 다양한 형태로 형성할 수 있다.
그리고, 개구부를 형성할 때에 연결 소자(700)의 제1 연결부(702)와 제2 연결부(703)가 몰딩 부재(400)에 의해 덮혀 있는 경우에 일부 또는 전체가 노출되도록 할 수 있으며, 절연체(701)의 상부 표면의 몰딩 부재(400)에 의해 덮혀 있는 경우에도 전체 또는 일부가 노출되도록 형성할 수 있다.
이후에, 도 19를 참조하면, 캐리어 기판(900)을 제거하고, 도 20을 참조하면 외부 접속 단자(500)를 형성하여 반도체 패키지를 완성한다.
본 발명은 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하여 원가를 절감하고 패키지 크기를 줄일 수 있다.
또한, 본 발명은 접지층이 측면 전체에 걸쳐 형성되어 있으며 전자 차폐 물질을 코팅으로 형성하는 것에 더해 반도체 칩이 실장된 기판에 절연체의 끝면에 형성된 연결부를 구비한 연결 소자를 사용하여 전자 차폐 수단의 외부와 전기적 연결을 제공할 수 있도록 한다.
또한, 본 발명은 전자파 차폐 수단을 다층으로 형성하여 접착력을 향상시킬 수 있다.
또한, 본 발명은 상부 접지층만 전자 차폐 수단과 전기적으로 연결되도록 하여 단락을 방지할 수 있도록 한다.
또한, 본 발명은 공정을 이용하여 층을 형성하되 증착 공정 챔버내 온도는 200도 이하로 설하여 열변형과 스트레스를 방지할 수 있다.
또한, 본 발명은 스퍼터링 공정 이전에 에칭 공정을 진행하여 접지 신뢰성 및 성능을 향상시킬 수 있다.
또한, 본 발명에 따르면, 연결 소자로 커패시터 형상을 사용하기 때문에 커패시터의 실장에 사용되는 실장 장치를 사용할 수 있어 새로운 장치의 제조에 필요한 비용 등을 절감할 수 있다.
즉, 본 발명과 달리 전기적 연결을 위해 포스트 등을 사용하게 되면 새로운 실장 장치가 필요하게 되고, 이러한 새로운 실장 장치의 설계 및 제작에 많은 비용이 소요될 수 있는데 이와 달리 커패시터 형상을 사용하게 되면 종래 이미 많이 개발된 커패시터 실장 장치를 즉시 이용할 수 있어 비용 절감을 가져올 수 있다.
또한, 본 발명에 따르면, 연결 소자로 커패시터 형상을 사용하기 때문에 종래 커패시터 제조 방법을 사용할 수 있어 기술개발에 따른 비용 증가를 방지할 수 있다.
또한, 본 발명에 따르면, 전기적 접속을 제공하는 제1 및 제2 연결부가 절연체의 외부에 노출되어 있어 전기적 결함이 발생할 가능성이 현저하게 줄어든다.
즉, 본 발명과 달리 전기적 연결을 위하여 몰딩부에 레이저로 홀을 가공하고 홀을 도금 등을 사용하여 충진하여 전기적 연결을 제공하게 되면 홀의 내부에 충진되는 도금층에 보이드(void) 등이 발생하여 전기적 접속 신뢰성이 떨어질 수 있으나 본 발명에 따른 연결부가 절연체의 외부에 노출되어 있어 전기적 신뢰성을 확보할 수 있다.
더욱이, 본 발명과 달리 전기적 연결을 위하여 몰딩부에 레이저로 홀을 가공하게 되면 홀 가공에 많은 비용이 사용되나 본 발명은 이와 같은 레이저 사용이 없어 비용을 절감할 수 있다.
100 : 기판 110 : 코어층
120 : 전원층 130 : 접지층
140 : 배선층 150 : 전원층
160 : 배선층 200 : 반도체 칩
300 : 전자 소자 400 : 밀봉 부재
500 : 외부 접속 단자 600 : 전자파 차폐 수단
700 : 연결 소자 701 : 절연체
702, 703 : 연결부 800 : 중간 단계 반도체 패키지
900 : 캐리어 기판 1000 : 접착성 테이프

Claims (14)

  1. 양측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 양측면 전체에 걸쳐 형성되어 있는 기판;
    상기 기판에 실장되는 반도체 칩;
    상기 반도체 칩을 둘러싸고 있는 몰딩 부재; 및
    상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 양측면과 모두 접하도록 상기 기판의 둘레에 형성된 전자파 차폐 수단을 포함하며,
    상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 상면 사이에 위치하며,
    상기 전자파 차폐 수단은
    상기 접지층의 노출된 양측면과 접하도록 상기 기판의 둘레에 형성된 내부 SUS층;
    상기 내부 SUS층 외부에 형성된 금속층; 및
    상기 금속층 외부에 형성된 외부 SUS층을 포함하고,
    상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 하부 표면으로부터 일정 거리 이격되어 형성되어 있는 반도체 패키지.
  2. 적어도 한측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판;
    상기 기판에 실장되는 반도체 칩;
    상기 기판에 실장되고 절연체와 절연체의 끝단에 형성된 전도성 물질의 제1 연결부를 구비한 연결 소자;
    상기 반도체 칩을 둘러싸고, 상기 연결소자를 상기 제1 연결부의 상부 표면이 노출되도록 밀봉하는 몰딩 부재; 및
    상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성되며, 상기 제1 연결부에 대응되는 부분에 개구부가 형성된 전자파 차폐 수단을 포함하며,
    상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 상면 사이에 위치하는 반도체 패키지.
  3. 청구항 2항에 있어서,
    상기 연결 소자는 상기 절연체의 다른 끝단에 형성된 전도성 물질의 제2 연결부를 포함하는 반도체 패키지.
  4. 청구항 3항에 있어서,
    상기 개구부는 상기 제1 연결부와 제2 연결부가 노출되도록 형성되어 있는 반도체 패키지.
  5. 청구항 2 항에 있어서,
    상기 전자파 차폐 수단은
    상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성된 금속층; 및
    상기 금속층에 형성된 외부 SUS층을 포함하는 반도체 패키지.
  6. 청구항 2항에 있어서,
    상기 전자파 차폐 수단은
    상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 형성된 내부 SUS층;
    상기 내부 SUS층 외부에 형성된 금속층; 및
    상기 금속층 외부에 형성된 외부 SUS층을 포함하는 반도체 패키지.
  7. 청구항 2항에 있어서,
    상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 하부 표면으로부터 일정 거리 이격되어 형성되어 있는 반도체 패키지.
  8. (A) 양측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 양측면 전체에 걸쳐 형성되어 있는 기판에 반도체 칩을 실장하는 단계;
    (B) 상기 반도체 칩을 둘러싸는 몰딩 부재를 형성하는 단계; 및
    (C) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 양측면과 모두 접하도록 상기 기판의 둘레에 전자파 차폐 수단을 형성하되, 상기 전자파 차폐수단은 기판의 코어층 상부에만 형성된 접지층과 접지시키는 단계를 포함하며,
    상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 표면 사이에 위치하며,
    상기 (C) 단계는
    (C-1) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 양측면과 접하도록 상기 기판의 둘레에 내부 SUS층을 형성하는 단계;
    (C-2) 상기 내부 SUS층 외부에 금속층을 형성하는 단계; 및
    (C-3) 상기 금속층에 외부 SUS층을 형성하는 단계를 포함하며,
    상기 (C) 단계에서 상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 기판의 하부 표면으로부터 일정 거리 이격되어 형성하는 반도체 패키지 제조 방법.
  9. (A) 적어도 한측면이 노출되어 있는 접지층을 내부에 포함하고 있고, 상기 노출된 접지층은 측면 전체에 걸쳐 형성되어 있는 기판에 절연체와 절연체의 한쪽 끝단에 형성된 전도성 물질의 제1 연결부를 구비한 연결 소자와 반도체 칩을 실장하는 단계;
    (B) 상기 연결 소자의 상기 제1 연결부의 두께에 해당하는 두께로 상기 반도체 칩을 둘러싸도록 몰딩 부재를 형성하는 단계; 및
    (C) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 전자파 차폐 수단을 형성하되, 상기 전자파 차폐수단은 기판의 코어층 상부에만 형성된 접지층과 접지되며, 상기 제1 연결부가 노출되도록 개구부가 형성된 전자파 차폐 수단을 형성하는 단계를 포함하며,
    상기 접지층은 상기 기판의 코어층에서 상기 반도체 칩이 실장된 상기 기판의 표면 사이에 위치하는 반도체 패키지 제조 방법.
  10. 청구항 9항에 있어서,
    상기 연결 소자는 절연체의 다른쪽 끝단에 형성된 제2 연결부를 구비하며,
    상기 (C) 단계는 상기 제2 연결부가 노출되도록 개구부가 형성된 전자파 차폐 수단을 형성하는 반도체 패키지 제조 방법.
  11. 청구항 9항에 있어서,
    상기 (C) 단계는
    (C-1) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 금속층을 형성하는 단계; 및
    (C-2) 상기 금속층에 외부 SUS층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  12. 청구항 9항에 있어서,
    상기 (C) 단계는
    (C-1) 상기 몰딩 부재를 둘러싸며, 상기 접지층의 노출된 측면과 접하도록 상기 기판의 둘레에 내부 SUS층을 형성하는 단계;
    (C-2) 상기 내부 SUS층 외부에 금속층을 형성하는 단계; 및
    (C-3) 상기 금속층에 외부 SUS층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  13. 청구항 8항 또는 청구항 9항에 있어서,
    상기 (C) 단계 이전에
    (D) 상기 기판의 측면에 노출된 접지층의 산화막을 제거하는 플라즈마 에칭 단계를 더 포함하는 반도체 패키지 제조 방법.
  14. 청구항 9항에 있어서,
    상기 (C) 단계에서 상기 전자파 차폐 수단은 상기 반도체 칩이 실장된 기판의 기판의 하부 표면으로부터 일정 거리 이격되어 형성하는 반도체 패키지 제조 방법.
KR1020160007880A 2016-01-22 2016-01-22 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 KR101741648B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160007880A KR101741648B1 (ko) 2016-01-22 2016-01-22 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160007880A KR101741648B1 (ko) 2016-01-22 2016-01-22 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR101741648B1 true KR101741648B1 (ko) 2017-05-31

Family

ID=59052435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160007880A KR101741648B1 (ko) 2016-01-22 2016-01-22 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101741648B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111883433A (zh) * 2020-07-03 2020-11-03 徐彩芬 一种半导体晶片封装及其形成方法
KR20210056537A (ko) * 2019-11-11 2021-05-20 하나 마이크론(주) 수직 공진형 표면 발광 레이저 모듈

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737098B1 (ko) * 2006-03-16 2007-07-06 엘지이노텍 주식회사 전자파 차폐장치 및 그 제조 공정

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737098B1 (ko) * 2006-03-16 2007-07-06 엘지이노텍 주식회사 전자파 차폐장치 및 그 제조 공정

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210056537A (ko) * 2019-11-11 2021-05-20 하나 마이크론(주) 수직 공진형 표면 발광 레이저 모듈
KR102299310B1 (ko) * 2019-11-11 2021-09-07 하나 마이크론(주) 수직 공진형 표면 발광 레이저 모듈
CN111883433A (zh) * 2020-07-03 2020-11-03 徐彩芬 一种半导体晶片封装及其形成方法

Similar Documents

Publication Publication Date Title
US10211190B2 (en) Semiconductor packages having reduced stress
US10381312B2 (en) Semiconductor package and method of manufacturing the same
US8008753B1 (en) System and method to reduce shorting of radio frequency (RF) shielding
US9706661B2 (en) Electronic device module and manufacturing method thereof
US10319685B2 (en) EMI shielded integrated circuit packages and methods of making the same
US8637963B2 (en) Radiation-shielded semiconductor device
US20150131231A1 (en) Electronic component module and manufacturing method thereof
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR19980079621A (ko) 적층 기판, 볼 그리드 어레이 모듈 및 캐비티 다운 볼 그리드 어레이 패키지의 제조방법
KR20130056570A (ko) 반도체 패키지 및 그 제조 방법
JP2007318076A (ja) Ｓｉｐモジュール
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20150008571A1 (en) Substrate warpage control using external frame stiffener
WO2020228704A1 (zh) 一种埋入式封装结构及其制备方法、终端
US20130015564A1 (en) Semiconductor device and method of manufacturing same
KR101837514B1 (ko) 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지
US11195800B2 (en) Electronic device module and method of manufacturing the same
US12033868B2 (en) Electronic package and method for fabricating the same
TW201818529A (zh) 電子封裝件及其製法
KR20180107877A (ko) 반도체 패키지 및 그의 제조 방법
KR20170057692A (ko) 반도체 패키지 및 그 제조 방법
KR101741648B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
TWI663663B (zh) 電子封裝構件及其製作方法
US20170263571A1 (en) Electronic component built-in substrate and method for manufacturing the same
CN111081696A (zh) 半导体封装和制造半导体封装的方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant