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KR102633190B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR102633190B1
KR102633190B1 KR1020190062815A KR20190062815A KR102633190B1 KR 102633190 B1 KR102633190 B1 KR 102633190B1 KR 1020190062815 A KR1020190062815 A KR 1020190062815A KR 20190062815 A KR20190062815 A KR 20190062815A KR 102633190 B1 KR102633190 B1 KR 102633190B1
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wave shielding
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semiconductor
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박영우
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Abstract

본 발명에 따른 반도체 패키지 제조 방법은 반도체 칩을 덮는 전자파 차폐 부재를 형성하는 것 및 상기 전자파 차폐 부재를 덮는 몰딩 부재를 형성하는 것을 포함하고, 상기 전자파 차폐 부재는 상기 패키지 기판 상의 도전 부재와 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로 보다 상세하게는 전자파 차폐 부재를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지로부터 방출되는 전자파는 인접하는 반도체 소자에 간섭을 일으켜 노이즈(noise)를 생성하고 오작동을 유발할 수 있다. 이에, 상기 전자파 방출을 막기 위해 전자파 차폐층(Electromagnetic shield)을 설치할 수 있다.
본 발명이 해결하고자 하는 과제는 전자파 차폐를 효과적으로 하는 전자파 차폐 부재의 구조를 제시하고, 전자파 차폐 부재 형성시에 공정 비용을 감축시키는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상의 반도체 칩, 상기 반도체 칩 및 상기 패키지 기판 사이에 개재되고, 상기 반도체 칩 및 상기 패키지 기판을 전기적으로 연결하는 복수개의 연결 단자들, 상기 반도체 칩을 덮는 전자파 차폐 부재, 및 상기 전자파 차폐 부재를 덮는 몰딩 부재를 포함하고, 상기 전자파 차폐 부재는 상기 패키지 기판 상의 도전 부재와 전기적으로 연결되고, 상기 전자파 차폐 부재는 1.5㎛ 이상의 두께를 가지고, 상기 도전 부재는 상기 패키지 기판의 상면에 평행한 방향으로의 제1 폭을 가지고, 상기 제1 폭은 50㎛ 내지 100㎛이고, 상기 도전 부재는 상기 패키지 기판의 상면에 수직한 방향으로의 제2 폭을 가지며, 상기 제2 폭은 상기 연결 단자들 각각의 상기 제2 방향으로의 폭과 같거나 더 클 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 반도체 칩을 덮는 전자파 차폐 부재를 형성하는 것 및 상기 전자파 차폐 부재를 덮는 몰딩 부재를 형성하는 것을 포함하고, 상기 전자파 차폐 부재는 상기 반도체 칩을 둘러싸는 도전 부재와 전기적으로 연결될 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조방법은 반도체 칩의 상면 및 측면들 상에 전자파 차폐 부재를 형성하는 것, 상기 전자파 차폐 부재를 덮는 몰딩막을 형성하는 것 및 상기 반도체 칩의 액티브 면 상에 재배선 층을 형성하는 것을 포함하되, 상기 재배선 층은 상기 전자파 차폐 부재와 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조 방법을 이용하여, 전자파 차폐를 효과적으로 하고, 공정 비용을 효과적으로 감소시킬 수 있다.
도 1a은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1b는 도 1a의 평면도이다.
도 1c는 본 발명의 제1 실시예에 따른 반도체 패키지의 변형예를 나타낸 단면도이다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 반도체 패키지의 일 제조방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 반도체 패키지의 다른 일 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예의 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타내는 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타낸 단면도이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 및 그의 제조방법을 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 1b는 도 1a의 평면도이다. 도 1b는 본 발명을 명확히 표현하기 위해서 도 1a의 일부 구성요소들은 생략되었다.
도 1a 및 도 1b를 참조하면 본 발명의 제1 실시예에 따른 반도체 패키지(1000)는 패키지 기판(100), 패키지 기판(100) 상의 반도체 칩(200), 반도체 칩을 덮는 전자파 차폐 부재(300) 및 전자파 차폐 부재(300)를 덮는 몰딩 부재(400)를 포함할 수 있다. 반도체 칩(200)은 플립 칩(flip chip) 형태로 패키지 기판(100)에 본딩(bonding)될 수 있다.
패키지 기판(100)은 일 예로 인쇄회로기판(PCB) 기판을 포함할 수 있다. 패키지 기판(100)은 도전 부재(105), 제1 패드(들)(101), 복수개의 제2 패드들(102), 복수개의 제3 패드들(103), 복수개의 연결 단자들(SP), 및 복수개의 솔더 볼들(104)을 포함할 수 있다.
도전 부재(105)는 패키지 기판(100) 상에 실장(mount)될 수 있다. 도전 부재(105)는 반도체 칩(200)을 둘러싸는 댐(dam)의 형상을 가질 수 있다. 도전 부재(105)는 전도성(Conductive)이 있는 물질을 포함할 수 있다. 도전 부재(105)는 일 예로 구리, 금, 은 등을 포함할 수 있다.
도전 부재(105)의 제1 방향(D1)으로의 폭(△105a)은 50㎛ 내지 100㎛일 수 있다. 도전 부재(105)의 제2 방향(D2)으로의 폭(△105b)은 연결 단자들(SP) 각각의 제2 방향(D2)으로의 폭(△SP)에 따라 달라질 수 있다. 도전 부재(105)의 제2 방향(D2)으로의 폭(△105b)은 연결 단자들(SP)의 제2 방향(D2)으로의 폭(△SP)과 같거나 이보다 더 클 수 있다. 연결 단자들(SP)의 제2 방향(D2)으로의 폭(△SP)은 일 예로 60㎛ 내지 70㎛일 수 있다.제1 패드들(101)은 패키지 기판(100) 상부에 배치되고, 도전 부재(105)의 아래(below)에 배치될 수 있다. 제1 패드들(101)은 도전 부재(105)와 전기적으로 연결될 수 있다. 제1 패드들(101)은 도전 부재(105)와 접촉할 수 있다.
제2 패드들(102)은 패키지 기판(100) 상부에 배치될 수 있다. 제2 패드들(102)은 각각 복수개의 연결 단자들(SP) 아래(below)에 배치될 수 있다.
제3 패드들(103)은 패키지 기판(100)의 하면 상에 배치될 수 있다. 다른 실시예에서는 제3 패드들(103)은 패키지 기판(100)의 하부에 배치될 수도 있다. 제3 패드들(103)의 각각의 하면 상에는 복수개의 솔더 볼들(104)이 각각 배치될 수 있다.
도전 부재(105)는 접촉하는 제1 패드(101)를 통해서, 패키지 기판(100) 내의 접지 회로(미도시)와 전기적으로 연결될 수 있다. 접지 회로(미도시)는 솔더 볼들(104) 중 일부와 전기적으로 연결될 수 있다.
반도체 칩(200)은 액티브 면(AF)에 복수개의 칩 패드(201)를 포함할 수 있다. 반도체 칩(200)은 복수개의 칩 패드들(201) 및 각각에 대응되는 연결 단자들(SP)을 통해서 패키지 기판(100)과 전기적으로 연결될 수 있다.
반도체 칩(200)의 상면의 레벨은 도전 부재(105)의 상면의 레벨보다 높을 수 있다. 반도체 칩(200)의 하면의 레벨은 도전 부재(105)의 상면의 레벨과 같거나 실질적으로 동일할 수 있다. 다른 실시예들에서는 반도체 칩(200)의 하면의 레벨이 도전 부재(105)의 상면의 레벨보다 낮을 수 있다. 반도체 칩(200)과 도전 부재(105)는 오버랩(overlap)되지 않을 수 있다. 다른 실시예들에서는 반도체 칩(200)의 일부와 도전 부재(105)는 오버랩될 수 있다.
전자파 차폐 부재(300)는 도전성 물질을 포함할 수 있다. 예를 들어 도전성 물질은 구리, 은 등과 같은 금속을 포함할 수 있다. 전자파 차폐 부재(300)는 반도체 칩(200)에서 방출되는 전자파를 흡수하는 물질을 포함할 수 있다.
전자파 차폐 부재(300)는 반도체 칩(200)을 덮을 수 있다. 구체적으로 전자파 차폐 부재(300)는 반도체 칩(200)의 상면 및 측면들을 덮을 수 있다. 전자파 차폐 부재(300)는 반도체 칩(200)과 직접 접촉할 수 있다.
반도체 칩(200)의 양 측에서, 전자파 차폐 부재(300)의 적어도 일부는 도전 부재(105)의 적어도 일부와 오버랩(overlap)될 수 있다. 반도체 칩(200)의 양 측면 상의 전자파 차폐 부재(300)는 도전 부재(105)와 접촉할 수 있다.
전자파 차폐 부재(300)는 도전 부재(105)와 전기적으로 연결될 수 있다. 전자파 차폐 부재(300)가 반도체 칩(200)으로부터 흡수된 전자파는 도전 부재(105)를 통해서 패키지 기판(100)의 접지 회로(미도시)로 빠져나갈 수 있다.
전자파 차폐 부재(300)는 제1 방향(D1)에 따른 두께(△300a) 및 제2 방향에 따른 두께(△300b)를 가질 수 있다. 제2 방향(D2)에 따른 두께(△300b)는 제1 방향(D1)에 따른 두께(△300a)와 같거나 이보다 더 클 수 있다. 제1 방향(D1)에 따른 두께(△300a) 및 제2 방향(D1)에 따른 두께(△300b)는 최소 1.5㎛의 두께를 가질 수 있다.
몰딩 부재(400)는 전자파 차폐 부재(300)를 덮을 수 있다. 몰딩 부재(400)는 일 예로 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
패키지 기판(100)의 상면에 평행한 제1 방향(D1)으로의 몰딩 부재(400)의 폭(△M1)은 제1 방향(D1)으로의 전자파 차폐 부재(300)의 폭(△E1)보다 클 수 있다. 패키지 기판(100)의 상면에 수직한 제2 방향(D2)의 몰딩 부재(400)의 폭(△M2)은 제2 방향(D2)으로의 전자파 차폐 부재(300)의 폭(△E2)보다 클 수 있다.
도 1c는 본 발명의 제1 실시예에 따른 반도체 패키지의 변형예를 나타낸 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1a를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
본 발명의 제1 실시예의 변형예에 따른 반도체 패키지(1001)는 반도체 칩(200)의 하면의 레벨이 도전 부재(105)의 상면의 레벨보다 낮을 수 있다. 반도체 칩(200)의 양 측에서, 전자파 차폐 부재(300)의 일부는 도전 부재(105)의 일부와 오버랩(overlap)될 수 있다. 반도체 칩(200)의 양 측면 상의 전자파 차폐 부재(300)는 도전 부재(105)와 접촉할 수 있다. 반도체 칩(200)의 일부는 도전 부재(105)의 적어도 일부와 오버랩(overlap)될 수도 있다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 반도체 패키지의 일 제조방법을 나타내는 단면도들이다.
도 2a 및 도 2b를 참조하면 그 상부에 회로가 형성된 웨이퍼(200W)를 쏘잉(sawing)(SL)할 수 있다. 웨이퍼(200W)의 상면(H1) 상에는 복수개의 범프들(202)들이 제공될 수 있다. 범프들(202) 각각에 대응되는 칩 패드(201)들이 웨이퍼(200W)의 상부에 배치될 수 있다. 웨이퍼(200W)의 상면(H1)으로부터 웨이퍼(200W) 내 일정 깊이(H2)까지 쏘잉(SL)이 진행 될 수 있다. 쏘잉(SL)에 의해서 제거되는 웨이퍼(200W)의 깊이(△H)는 일 예로 웨이퍼(200W) 전체 깊이의 약 1/2 정도 일 수 있다. 쏘잉(SL)에 의해서 제거되는 웨이퍼(200W)의 영역(SA)을 제외한 나머지의 웨이퍼(200W) 영역들은 이후 공정에서 칩(200)이 형성되는 영역을 포함할 수 있다.
도 2c를 참조하면 웨이퍼(200W) 상면(H1) 상에 보호 테이프(TP)를 붙일 수 있다. 보호 테이프(TP)는 후술할 웨이퍼(200W) 하면의 그라인딩 (grinding) 과정에서 회로가 형성된 웨이퍼(200W)의 상부가 손상되는 방지할 수 있다.
도 2d 및 도 2e를 참조하면 웨이퍼(200W)의 하면(H3)이 그라인딩되어 복수개의 반도체 칩들(200)이 형성될 수 있다. 웨이퍼(200W)의 하면(H3)이 그라인딩됨에 따라서 웨이퍼(200W)의 두께가 감소할 수 있다. 웨이퍼(200W)가 복수개의 반도체 칩들(200)로 나뉘어지는 기준선(GL)까지 그라인딩이 이루어질 수 있다.
도 2f를 참조하면, 반도체 칩(200)의 상면 및 측면들 상에 전자파 차폐 물질층(300L)이 형성될 수 있다. 전자파 차폐 물질층(300L)은 반도체 칩(200)의 액티브 면(AF)을 제외한 반도체 칩(200)의 나머지 면들 상에 증착될 수 있다. 전자파 차폐 물질층(300L)은 인접한 반도체 칩들(200)을 연결할 수 있다.
전자파 차폐 물질층(300L)은 예를 들어 스프레이 코팅법, 전해 도금법, 무전해 도금법, 스퍼터링법, 물리적 기상 증착 공정(PVD)을 통해서 증착될 수 있다. 전자파 차폐 물질층(300L)은 일 예로 물리적 기상 증착 공정(PVD)을 통해서 증착될 수 있다. 전자파 차폐 물질층(300L)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전성 물질은 구리, 은 등과 같은 금속을 포함할 수 있다.
서로 인접하는 반도체 칩들(200) 사이를 연결하는 전자파 차폐 물질층(300L)이 쏘잉(SL)되어 전자파 차폐 부재(300)가 형성될 수 있다. 동시에 서로 인접하는 칩(200) 사이를 연결하는 보호 테이프(TP)도 절단할 수 있다. 그 결과 반도체 칩(200)의 액티브 면(AF)을 제외한 나머지 면들은 전자파 차폐 부재(300)에 의하여 덮일 수 있다. 즉, 웨이퍼 공정 단계에서 전자파 차폐 부재(300)가 형성될 수 있다.
도 2g를 참조하면, 반도체 칩들(200)이 캐리어 기판(미도시) 상에 배치할 수 있다. 반도체 칩들(200) 각각의 액티브 면(AF) 상의 각각의 보호 테이프(TP)를 제거하여 제1 반도체 소자(aa)가 형성될 수 있다.
도 2h를 참조하면, 제1 반도체 소자(aa)를 도전 부재(105)가 실장된 패키지 기판(100) 상에 실장할 수 있다. 반도체 칩(200)의 액티브 면(AF)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다.
패키지 기판(100)은 제1 패드들(101), 제2 패드들(102), 제3 패드들(103), 복수개의 범프들(106) 및 복수개의 솔더 볼들(104)을 포함할 수 있다.
제1 패드들(101) 및 제2 패드들(102)은 패키지 기판(100)의 상부에 배치될 수 있다. 제1 패드들(101) 각각은 도전 부재들(105) 각각과 오버랩되도록 배치될 수 있다. 제2 패드들(102) 각각은 패키지 기판(100) 상면 상의 범프들(106) 각각과 오버랩되도록 배치될 수 있다. 복수개의 솔더 볼(104)은 패키지 기판(100) 하면 상에 배치될 수 있다. 제3 패드들(103)은 패키지 기판(100) 하부에 배치될 수 있다. 제3 패드들(103) 각각은 솔더 볼들(104) 각각과 오버랩되도록 배치될 수 있다.
제1 반도체 소자(aa)의 복수개의 범프들(202)은 패키지 기판(100)의 복수개의 범프들(106)과 얼라인(align)되도록 배치될 수 있다. 반도체 칩(200)의 양 측에서, 전자파 차폐 부재(300)의 적어도 일부는 도전 부재(105)의 적어도 일부와 오버랩될 수 있다.
다시 도 1a를 참조하면 제1 반도체 소자(aa)의 범프들(202) 각각 및 패키지 기판(100)의 복수개의 범프들(106) 각각이 리플로우(reflow)되어 반도체 칩(200) 및 패키지 기판(100)을 연결하는 연결 단자들(SP)이 형성될 수 있다.
이어서 전자파 차폐 부재(300)를 덮는 몰딩 부재(400)가 형성될 수 있다. 몰딩 부재(400)는 패키지 기판(100) 상에 몰딩막(미도시)을 형성하고, 이어서 몰딩막(미도시)의 싱귤레이션(singulation) 공정을 통해서 형성될 수 있다. 몰딩막(미도시)은 일 예로 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 반도체 패키지의 다른 일 제조방법을 나타내는 단면도들이다. 이하에서 설명하는 것들을 제외하면 도 2a 내지 도 2d를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 2d 및 도 3a를 참조하면, 그 상부에 회로가 형성된 웨이퍼(200W)의 하면(H3) 상에 그라인딩 공정이 수행되어 복수개의 반도체 칩(200)이 형성될 수 있다. 인접한 반도체 칩들(200)을 서로 연결하는 보호 테이프(TP)를 쏘잉(SL) 에 의해서 절단할 수 있다.
도 3b를 참조하면, 반도체 칩들(200)이 캐리어 기판(미도시) 상에 배치할 수 있다. 액티브 면(AF)이 위로 가게끔 배치하고, 보호 테이프(TP)를 제거하여 제2 반도체 소자(bb)를 형성 할 수 있다.
도 3c를 참조하면, 제2 반도체 소자(bb)가 액티브 면(AF)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 다시 실장될 수 있다. 제2 반도체 소자(bb)의 복수개의 범프들(202)은 패키지 기판(100) 상의 복수개의 범프들(106)과 얼라인(align)되도록 배치될 수 있다.
도 3d를 참조하면, 제2 반도체 소자(bb)의 범프들(202) 각각 및 패키지 기판(100)의 복수개의 범프들(106) 각각이 리플로우(reflow)되어 반도체 칩(200) 및 패키지 기판(100)을 연결하는 연결 단자들(SP)이 형성될 수 있다.
이어서 패키지 기판(100) 상에 전자파 차폐 부재(300)가 형성될 수 있다. 전자파 차폐 부재(300)는 칩(200)의 전부 및 도전 부재(105)의 적어도 일부를 노출시키는 마스크(MSK)의 개구(OP)를 통한 전자파 차폐 물질의 물리적 기상 증착 공정(PVD)을 통하여 형성될 수 있다.
다시 도 1a를 참조하면, 전자파 차폐 부재(300)를 덮는 몰딩 부재(400)가 형성될 수 있다. 몰딩 부재(400)는 패키지 기판(100) 상에 몰딩막(미도시)을 형성하고, 이어서 몰딩막(미도시)의 싱귤레이션 공정을 통해서 형성될 수 있다. 몰딩막(미도시)은 일 예로 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 본 발명에 따른 제2 실시예에 따른 반도체 패키지(2000)는 재배선 층(500), 재배선 층(500) 상의 반도체 칩(200), 반도체 칩(200)을 둘러싸는 전자파 차폐 부재(300) 및 전자파 차폐 부재(300)를 둘러싸는 몰딩 부재(400)를 포함할 수 있다.
재배선 층(500)은 도 1a의 패키지 기판(일 예로 인쇄회로 기판)(100)에 대응될 수 있다. 재배선 층(500)은 팬 아웃 패키지(fan out package)에 유리한 구조를 가질 수 있다.
재배선 층(500)은 복수개의 절연층들(501), 절연층들(501) 각각을 관통하는 금속 패턴들(502)을 포함할 수 있다. 복수개의 패드들(503)은 재배선 층(500) 하면 상에 배치될 수 있다. 솔더 볼들(504)은 재배선 층(500) 아래(below)에 배치되고, 복수개의 패드들(503) 각각과 접촉할 수 있다.
반도체 칩(200)은 액티브 면(AF)에 복수개의 칩 패드들(201)을 포함할 수 있다.
전자파 차폐 부재(300)는 금속 패턴들(502) 중 일부를 통하여 솔더 볼들(504) 중 일부와 전기적으로 연결될 수 있다.
재배선 층(500)의 상면에 평행한 제1 방향(D1)으로의 몰딩 부재(400)의 폭(△M1)은 제1 방향(D1)으로의 전자파 차폐 부재(300)의 폭(△E1)보다 클 수 있다. 재배선 층(500)의 상면에 수직한 제2 방향(D2)으로의 몰딩 부재(400)의 폭(△M2)은 제2 방향(D2)으로의 전자파 차폐 부재(300)의 폭(△E2)보다 클 수 있다.
도 5a 내지 도 5f는 본 발명의 제2 실시예의 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면 그 상부에 회로가 형성된 웨이퍼(200W)를, 쏘잉(sawing)(SL)할 수 있다. 웨이퍼(200W) 상면(H1) 상에는 복수개의 칩 패드(201)들이 배치될 수 있다. 웨이퍼(200W)의 상면(H1)으로부터 웨이퍼(200W)의 일정 깊이(H2)까지 쏘잉(SL)이 진행 될 수 있다. 쏘잉(SL)에 의해서 제거되는 웨이퍼(200W)의 깊이(△H)는 일 예로 웨이퍼(200W) 전체 깊이의 약 1/2 정도 일 수 있다. 쏘잉(SL)에 의해서 제거되는 웨이퍼(200W)의 영역(SA)을 제외한 나머지의 웨이퍼(200W) 영역들은 이후 공정에서 칩(200)이 형성되는 영역을 포함할 수 있다.
도 5c 및 도 5d를 참조하면 웨이퍼(200W) 상면(H1) 상에 보호 테이프(TP)를 붙일 수 있다. 웨이퍼(200W) 하면(H3)이 그라인딩되어 복수개의 반도체 칩들(200)이 형성될 수 있다. 웨이퍼(200W)의 하면(H3)이 그라인딩됨에 따라서 웨이퍼(200W)의 두께가 감소할 수 있다. 웨이퍼(200W)는 복수개의 반도체 칩들(200)로 나뉘어지는 기준선(GL)까지 그라인딩이 이루어질 수 있다. 보호 테이프(TP)는 웨이퍼(200W) 하면(H3)의 그라인딩 과정에서 회로가 형성된 웨이퍼(200W)의 상부가 손상되지 않게 할 수 있다.
도 5e를 참조하면, 반도체 칩(200)의 상면 및 측면들 상에 전자파 차폐 물질층(300L)이 형성될 수 있다. 전자파 차폐 물질층(300L)은 반도체 칩(200)의 액티브 면(AF)을 제외한 반도체 칩(200)의 나머지 면들 상에 증착될 수 있다. 전자파 차폐 물질층(300L)은 인접한 반도체 칩들(200)을 연결할 수 있다. 전자파 차폐 물질층(300L)은 예를 들어 스프레이 코팅법, 전해 도금법, 무전해 도금법, 스퍼터링법, 물리적 기상 증착 공정(PVD)을 통해서 증착될 수 있다. 전자파 차폐 물질층(300L)은 일 예로 물리적 기상 증착 공정(PVD)을 통해서 증착될 수 있다. 전자파 차폐 물질층(300L)은 도전성 물질을 포함할 수 있다. 예를 들어 도전성 물질은 구리, 은 등과 같은 금속을 포함할 수 있다.
이어서 서로 인접하는 반도체 칩들(200) 사이의 전자파 차폐 물질층(300L)을 쏘잉(SL)하여 전자파 차폐 부재(300)를 형성할 수 있다. 동시에 서로 인접하는 반도체 칩들(200) 사이를 연결하는 보호 테이프(TP)도 절단할 수 있다. 그 결과 액티브 면(AF)을 제외한 나머지 면들은 모두 전자파 차폐 부재(300)에 의하여 덮인 반도체 칩(200)이 형성될 수 있다. 즉 웨이퍼 공정 단계에서, 전자파 차폐 부재(300)가 형성될 수 있다.
도 5f를 참조하면 반도체 칩들(200)이 제1 캐리어 기판(미도시) 상에 배치할 수 있다. 반도체 칩들(200) 각각의 액티브 면(AF) 상의 각각의 보호 테이프(TP)를 제거하여 제3 반도체 소자(cc)가 형성될 수 있다.
도 5g를 참조하면, 제3 반도체 소자(cc)가 제2 캐리어 기판(CR) 상에 배치될 수 있다. 반도체 칩(200)의 액티브 면(AF)이 재2 캐리어 기판(CR)과 마주보게 배치될 수 있다. 이어서 전자파 차폐 부재(300)를 덮는 몰딩막(400L)이 형성될 수 있다. 몰딩막(400L)은 일 예로 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다. 몰딩막(400L)이 형성된 후에는 캐리어 기판(CR)이 제거될 수 있다.
다시 도 4를 참조하면 반도체 칩(200)의 액티브 면(AF) 상에 재배선 층(500)이 형성될 수 있다. 재배선 층(500)은 절연층(501)의 형성, 금속 패턴(502)의 형성을 순차적으로 반복하면서 형성될 수 있다. 금속 패턴(502) 중 일부는 전자파 차폐 부재(300)와 전기적으로 연결될 수 있다. 재배선 층(500) 형성 후에 복수개의 패드들(503) 및 솔더 볼들(504)이 형성될 수 있다. 이어서 재배선 층(500) 및 몰딩막(400L)을 싱귤레이션(singulation)하여, 몰딩 부재(400)가 형성될 수 있다.
도 6은 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타내는 단면도이다. 도 1a를 참조하여 설명한 반도체 패키지와 중복되는 설명은 생략된다.
본 발명의 제1 실시예에 따른 반도체 패키지(1000)를 포함하는 반도체 장치(1100)는 마더 보드(600), 마더 보드(600) 상에 배치된 복수개의 패드들(601) 및 복수개의 패드들(601)과 패키지 기판(100) 사이에 제공되는 복수개의 접속 수단들(SB)을 포함할 수 있다.
마더 보드(600)내에는 접지 회로(Vg)가 형성될 수 있다. 반도체 칩(200)에서 발생한 전자파는 전자파 차폐 부재(300)에 흡수되고 이어서 전자파 차폐 부재(300)와 전기적으로 연결된 도전 부재(105)를 통하여 마더 보드(600) 내의 접지 회로(Vg)로 흐를 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타낸 단면도이다. 도 4를 참조하여 설명한 반도체 패키지와 중복되는 설명은 생략된다.
본 발명의 제2 실시예에 따른 반도체 패키지(2000)를 포함하는 반도체 장치(2100)는 마더 보드(600) 및 마더 보드(600) 상면 상에 배치된 복수개의 패드들(601), 복수개의 패드들(601)과 패키지 기판(100) 사이에 제공되는 복수개의 접속 수단들(SB)을 포함할 수 있다. 마더 보드(600)내에는 접지 회로(Vg)가 형성될 수 있다. 반도체 칩(200)에서 발생한 전자파는 전자파 차폐 부재(300)에 흡수되고, 이어서 전자파 차폐 부재(300)와 전기적으로 연결된 재배선 층(500)의 금속 패턴(502)을 통하여 마더 보드(600) 내의 접지 회로(Vg)로 흐를 수 있다.
본 발명의 일 실시예에 따르면 웨이퍼 레벨(wafer level)에서 전자파 차폐 부재를 형성함으로써, 기존의 몰딩 부재 형성 후에 몰딩 부재를 덮는 전자파 차폐 부재를 형성하는 것에 비하여 공정 비용이 감소할 수 있다. 또한 몰딩 부재를 덮는 전자파 차폐 부재를 포함하는 기존 제품에 비하여 패키지의 높이가 작아질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 패키지 기판은 도전성이 있는 도전 부재를 포함하고, 도전 부재는 전자파 차폐 부재와 전기적으로 연결됨에 따라서 반도체 칩의 전자파는 효과적으로 제거될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판
105: 도전 부재
200: 반도체 칩
300: 전자파 차폐 부재
400: 몰딩 부재
600: 재배선 층

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 반도체 칩 및 상기 패키지 기판 사이에 개재되고, 상기 반도체 칩 및 상기 패키지 기판을 전기적으로 연결하는 복수개의 연결 단자들;
    상기 반도체 칩을 덮는 전자파 차폐 부재; 및
    상기 전자파 차폐 부재를 덮는 몰딩 부재를 포함하고,
    상기 전자파 차폐 부재는 상기 패키지 기판 상의 도전 부재와 전기적으로 연결되고,
    상기 전자파 차폐 부재는 1.5㎛ 이상의 두께를 가지고,
    상기 도전 부재는 상기 패키지 기판의 상면에 평행한 제1 방향으로의 제1 폭을 가지고, 상기 제1 폭은 50㎛ 내지 100㎛이고,
    상기 도전 부재는 상기 패키지 기판의 상면에 수직한 제2 방향으로의 제2 폭을 가지며, 상기 제2 폭은 상기 연결 단자들 각각의 상기 제2 방향으로의 폭과 같거나 더 크고,
    상기 반도체 칩의 일 측에서 상기 전자파 차폐 부재의 적어도 일부와 상기 도전 부재의 적어도 일부가 오버랩(overlap)되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 전자파 차폐 부재는 상기 도전 부재를 통해 상기 패키지 기판의 아래(below)에 배치되는 접지 수단과 전기적으로 연결되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩의 하면의 레벨은 상기 도전 부재의 상면의 레벨과 같거나 그보다 낮은 반도체 패키지.
  4. 삭제
  5. 제1항에 있어서,
    상기 전자파 차폐 부재는 상기 도전 부재와 접촉하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 몰딩 부재 및 상기 전자파 차폐 부재는 상기 제1 방향으로의 폭을 가지고,
    상기 제1 방향으로의 상기 몰딩 부재의 폭은 상기 제1 방향으로의 상기 전자파 차폐 부재의 폭보다 더 크고,
    상기 몰딩 부재 및 상기 전자파 차폐 부재는 상기 제2 방향으로의 폭을 가지고,
    상기 제2 방향으로의 상기 몰딩 부재의 폭은 상기 제2 방향으로의 상기 전자파 차폐 부재의 폭보다 더 큰 반도체 패키지.
  7. 제1항에 있어서,
    상기 도전 부재는 상기 반도체 칩을 둘러싸는 댐(dam)형상인 반도체 패키지.
  8. 반도체 칩을 형성하는 것;
    상기 반도체 칩을 덮는 전자파 차폐 부재를 형성하는 것; 및
    상기 전자파 차폐 부재를 덮는 몰딩 부재를 형성하는 것을 포함하고,
    상기 전자파 차폐 부재는 상기 반도체 칩의 일 측에 배치되는 도전 부재와 전기적으로 연결되고,
    상기 전자파 차폐 부재를 형성하는 것은:
    상기 반도체 칩 상에 전자파 차폐 물질층을 형성하는 것; 및
    상기 전자파 차폐 물질층을 절단하는 것을 포함하고,
    상기 전자파 차폐 부재가 덮인 반도체 칩을 상기 도전 부재가 실장된 패키지 기판 상에 실장하는 것을 더 포함하는 반도체 패키지 제조 방법.



  9. 삭제
  10. 삭제
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