CN108336053B - 封装器件和封装器件的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 238000004806 packaging method and process Methods 0.000 claims abstract description 62
- 229910000679 solder Inorganic materials 0.000 claims abstract description 43
- 238000003825 pressing Methods 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 43
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 5
- 238000005219 brazing Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000009966 trimming Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 14
- 238000004080 punching Methods 0.000 abstract description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 11
- 238000012858 packaging process Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 230000008646 thermal stress Effects 0.000 description 7
- 239000000243 solution Substances 0.000 description 6
- 238000003466 welding Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Power Engineering (AREA)
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
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Abstract
本发明提供了一种封装器件和封装器件的制造方法，封装器件包括：基板、芯片、导电膜和封装体；基板的一侧设置有第一焊盘；芯片包括第二焊盘；导电膜的一侧与第一焊盘相贴合，导电膜的另一侧与第二焊盘相贴合，第一焊盘与第二焊盘相对设置；封装体至少包覆于芯片与导电膜的外侧。封装器件的封装体内，芯片的第二焊盘与基板的第一焊盘通过导电膜键合，通过压合的方式使芯片、导电膜与基板紧密相结合，在封装体封装固定后位置相互固定。由于不使用引线和焊料，不需要对第一焊盘和第二焊盘使用焊料焊接，所以第一焊盘和第二焊盘的键合处不会出现键合冲丝，也不会产生键合断裂、变形等问题，加工过程中没有异物参与，进而保证键合面清洁。
Description
技术领域
本发明涉及封装器件技术领域，具体而言，涉及一种封装器件和一种封装器件的制造方法。
背景技术
目前，在传统的封装技术中，键合的方式主要分为引线键合和倒装焊技术。虽然传统的引线键合以及倒装焊技术已经相当成熟，但依然存在诸多问题。首先成本方面而言，引线键合的工艺需要键合机，极细的金线，倒装焊需要对芯片预置焊点，这些都不可避免的复杂了工艺增加了设备、工序以及材料的成本。其次工艺方面，引线键合的键合间隙受制于契刀的尺寸，无法满足日益缩小的封装器件尺寸要求，特别是无法适用于新型封装技术，如扇出型晶元封装、系统级封装，并且键合丝封装时会产生冲丝，断裂形变等一系列问题。倒装焊技容易出现垂直方向的下坠和水平方向上的摇摆问题，特别对功率器件更是如此。最后可靠性方面而言，引线键合以及倒装焊在长期循环载荷的工作环境下，键合丝和预置焊点都会有相应的损伤，从而影响封装器件的可靠性。因此传统的键合形式无法满足封装器件日益提高的要求。为解决传统工艺技术的瓶颈和现有技术方案的不足，有必要开发一种加工流程简单、成品率高、成本低的工艺方法。
发明内容
本发明旨在至少解决现有技术或相关技术中存在的技术问题之一。
为此，本发明的第一方面提出一种封装器件。
本发明的第二方面提出一种封装器件的制造方法。
有鉴于此，本发明的第一方面提供了一种封装器件，包括：基板、芯片、导电膜和封装体；基板的一侧设置有第一焊盘；芯片包括第二焊盘；导电膜的一侧与第一焊盘相贴合，导电膜的另一侧与第二焊盘相贴合，第一焊盘与第二焊盘相对设置；封装体至少包覆于芯片与导电膜的外侧。
本发明所提供的封装器件，芯片的第二焊盘与基板的第一焊盘通过导电膜键合，制造时将导电膜与基板需要安装芯片的一面相贴合，再将芯片与导电膜贴合，对芯片施予一定压力，通过压合的方式使芯片、导电膜与基板紧密相结合后封装，在封装体封装固化后，芯片、导电膜与基板的位置相互固定。该方法生产工艺简单，不需要昂贵的键合设备，减少了生产工序，可应用于微小型封装器件的生产。由于制造过程中不使用引线和焊料，不需要对第一焊盘和第二焊盘使用焊料焊接，所以第一焊盘和第二焊盘的键合处不会出现键合冲丝，也不会产生键合断裂、变形等问题，加工过程中没有异物参与，进而保证键合面清洁。同时通过压合的方式结合还能避免倒装焊技术处理时的高温处理步骤，芯片和基板都不会受热，避免了在热加载中产生大量热应力时芯片位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体内积聚热量导致键合丝、焊点受损发生脱焊的情况。因此封装器件的良品率更高，使用中的可靠性也更好，同时生产工序简单，利于量产。
另外，本发明提供的上述技术方案中的封装器件还可以具有如下附加技术特征：
在上述技术方案中，优选地，导电膜包括：绝缘载体和导电体；导电体沿绝缘载体的厚度方向延伸。
在该技术方案中，在绝缘载体中沿绝缘载体的厚度间隔设置导电体来形成导电膜，使导电膜在厚度方向上通过导电体来导通电流，在芯片的第二焊盘与基板的第一焊盘分别贴合于导电膜的两侧时，实现芯片和基板的对应焊盘之间的电连接。
在上述任一技术方案中，优选地，多个导电体呈阵列式分布于绝缘载体上。
在该技术方案中，以阵列的形式将多个导电体分布设置于绝缘载体上，单个导电体可为圆柱体或立方体等形状，保证导电膜在厚度方向上电导通且每个焊盘都至少与一个导电体接触，在同时有多个导电体与同一个焊盘接触的情况下，还可增加接触的总面积，提高电导率。
在上述任一技术方案中，优选地，第一焊盘为多个，第二焊盘的数量与第一焊盘的数量相等；导电体的横截面的任一宽度均小于相邻的第一焊盘之间的距离；和/或导电体的横截面的任一宽度均小于相邻的第二焊盘之间的距离。
在该技术方案中，预制基板的第一焊盘设置为多个，数量与芯片的第二焊盘的数量相等，保证封装后芯片的引脚/触点数量不变；导电体的横截面的任一宽度均小于相邻的第一焊盘之间的距离，即单一导电体不会同时接触任意方向上的任意两个相邻的第一焊盘，确保任意两个相邻的第一焊盘不会被短接；和/或导电体的横截面的任一宽度均小于相邻的第二焊盘之间的距离，即单一导电体同样不会同时接触任意方向上的任意两个相邻的第二焊盘，确保任意两个相邻的第二焊盘不会被短接。
在上述任一技术方案中，优选地，第一焊盘与第二焊盘直接设置有一个或多个导电体。
在该技术方案中，对应的第一焊盘与第二焊盘间通过一个或多个导电体实现电连接，保证电连接可靠性的基础上，更多的导电体能增加第一焊盘与第二焊盘之间导电体的总面积，降低阻抗。
在上述任一技术方案中，优选地，封装器件还包括：第三焊盘；第三焊盘设置在基板的另一侧，与第一焊盘相连接。
在该技术方案中，在基板的另一侧设置与第一焊盘通过内置线路对应导通的第三焊盘，即实现芯片的第二焊盘与第三焊盘的间对应的电连接关系，保证芯片被封装为封装器件后的功能完整。
在上述任一技术方案中，优选地，封装器件还包括：焊料；焊料设置在第三焊盘上。
在该技术方案中，在第三焊盘上设置焊料，使封装器件的安装更加方便快捷。
在上述任一技术方案中，优选地，焊料为锡焊料或钎焊料。
在该技术方案中，焊料为锡焊料或钎焊料，成本低廉且应用简单，方便量产。
在上述任一技术方案中，优选地，第一焊盘嵌于基板中，以使第一焊盘的表面与基板的表面平齐。
在该技术方案中，第一焊盘嵌于基板中，不易脱落；同时第一焊盘的表面与基板的表面平齐，使导电膜与基板压合时更加贴合，不易松动，进而增加可靠性。
在上述任一技术方案中，优选地，基板为陶瓷基板或PCB板。
在该技术方案中，基板选用陶瓷基板或PCB(印刷电路板)板，技术成熟，生产难度低，有利于成本控制。
本发明第二方面提供了一种封装器件的制造方法，包括：在基板上设置第一焊盘；在基板上设置导电膜，导电膜与第一焊盘相贴合；将芯片的第二焊盘贴合于导电膜上；封装芯片与导电膜，以形成封装器件。
在该技术方案中，在基板上设置第一焊盘，用以连接芯片的第二焊盘；在基板上设置导电膜与第一焊盘相贴合，并将芯片的第二焊盘贴合于导电膜上，实现芯片的第二焊盘与基板上对应的第一焊盘间的电连接；封装芯片与导电膜，封装后的芯片与导电膜牢牢固定于基板上，以形成封装器件。该封装方法不使用引线和焊料，不需要对第一焊盘和第二焊盘使用焊料焊接，所以第一焊盘和第二焊盘的键合处不会出现键合丝损伤，也不会产生键合变形，加工过程中没有异物参与，进而保证键合面清洁。同时避免倒装焊技术处理时的高温处理步骤，芯片和基板都不会受热，避免了在热加载中产生大量热应力时芯片位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体内积聚热量导致发生脱焊的情况。同时封装过程可为多个芯片与导电膜和对应的多个基板同时封装，以提升生产效率，在封装完成后，通过切割工序将多个封装好的封装器件分离成独立的封装器件，可进一步增加产能。
在上述技术方案中，优选地，在将芯片的第二焊盘贴合于导电膜上，与封装芯片与导电膜，以形成封装器件之间，封装器件的制造方法还包括：向芯片施加第一预设压力，第一预设压力的方向与基板垂直。
在该技术方案中，向芯片施加垂直于基板的第一预设压力，第一预设压力小于会对芯片造成损伤的最小压力，保证芯片不会在封装过程中受损，同时使芯片的第二焊盘、导电膜与基板的第一焊盘间贴合更加紧密，保证芯片的第二焊盘、导电膜与基板的第一焊盘间电连接的可靠性。
在上述技术方案中，优选地，在封装芯片与导电膜，以形成封装器件之后，封装器件的制造方法还包括：在基板上设置第三焊盘；在第三焊盘上设置焊料。
在该技术方案中，在基板上设置与第一焊盘对应连接的第三焊盘，实现芯片的第二焊盘与封装器件基板的第三焊盘间的电连接，并在第三焊盘上设置焊料，使封装器件的安装更加方便快捷。
在上述任一技术方案中，优选地，在封装芯片与导电膜，以形成封装器件之后，封装器件的制造方法还包括：修剪封装器件的毛边；清洗封装器件。
在该技术方案中，在封装芯片与导电膜，封装体固化并分隔成独立的封装器件后，修剪封装器件的毛边并清洗封装器件，提升封装器件的做工品质，进一步提高用户对产品的满意度。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了根据本发明的一个实施例的封装器件的结构示意图；
图2示出了根据本发明的一个实施例的导电膜的结构示意图；
图3示出了根据本发明的另一个实施例的导电膜的结构示意图；
图4示出了根据本发明的另一个实施例的封装器件的结构示意图；
图5示出了根据本发明的再一个实施例的封装器件的结构示意图；
图6示出了根据本发明的再一个实施例的封装器件的结构示意图；
图7示出了根据本发明的再一个实施例的封装器件的结构示意图；
图8示出了根据本发明的一个实施例的封装器件的制造方法的流程图；
图9示出了根据本发明的另一个实施例的封装器件的制造方法的流程图；
图10示出了根据本发明的再一个实施例的封装器件的制造方法的流程图；
图11示出了根据本发明的再一个实施例的封装器件的制造方法的流程图；
其中，图1至图7中的附图标记与部件名称之间的对应关系为：
1基板；2第一焊盘；3芯片；4第二焊盘；5导电膜；51绝缘载体；52导电体；6封装体；7第三焊盘；8焊料。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
下面参照图1至图11描述根据本发明一些实施例所述封装器件和封装器件的制造方法。
如图1所示，在本发明第一方面的实施例中，本发明提供了一种封装器件，包括：基板1、芯片3、导电膜5和封装体6；基板1的一侧设置有第一焊盘2；芯片3包括第二焊盘4；导电膜5的一侧与第一焊盘2相贴合，导电膜5的另一侧与第二焊盘4相贴合，第一焊盘2与第二焊盘4相对设置；封装体6至少包覆于芯片3与导电膜5的外侧。
在该实施例中，封装器件的封装体6内，芯片3的第二焊盘4与基板1的第一焊盘2通过导电膜5键合，制造时将导电膜5与基板1需要安装芯片3的一面相贴合，再将芯片3与导电膜5贴合，对芯片3施予一定压力，通过压合的方式使芯片3、导电膜5与基板1紧密相结合后封装，在封装体封装固化后，芯片3、导电膜5与基板1的位置相互固定。该方法生产工艺简单，不需要昂贵的键合设备，减少了生产工序，可应用于微小型封装器件的生产。由于制造过程中不使用引线和焊料，不需要对第一焊盘2和第二焊盘4使用焊料焊接，所以第一焊盘2和第二焊盘4的键合处不会出现键合冲丝，也不会产生键合断裂、变形等问题，加工过程中没有异物参与，进而保证键合面清洁。同时通过压合的方式结合还能避免倒装焊技术处理时的高温处理步骤，芯片3和基板1都不会受热，避免了在热加载中产生大量热应力时芯片3位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体6内积聚热量导致键合丝、焊点受损发生脱焊的情况。因此封装器件的良品率更高，使用中的可靠性也更好，同时生产工序简单，利于量产。
在本发明的一个实施例中，优选地，如图2所示，导电膜5包括：绝缘载体51和导电体52；导电体52沿绝缘载体51的厚度方向延伸。
在该实施例中，在绝缘载体51中沿绝缘载体51的厚度间隔设置导电体52来形成导电膜5，使导电膜5在厚度方向上通过导电体52来导通电流，在芯片3的第二焊盘4与基板1的第一焊盘2分别贴合于导电膜5的两侧时，实现芯片3和基板1的对应焊盘之间的电连接。
在本发明的一个实施例中，优选地，如图2所示，多个导电体52呈阵列式分布于绝缘载体51上。
在该实施例中，以阵列的形式将多个导电体52分布设置于绝缘载体51上，单个导电体52可为圆柱体或立方体等形状，保证导电膜5在厚度方向上电导通且每个焊盘都至少与一个导电体52接触，在同时有多个导电体52与同一个焊盘接触的情况下，还可增加接触的总面积，提高电导率。
在本发明的一个实施例中，优选地，如图3至图6所示，第一焊盘2为多个，第二焊盘4的数量与第一焊盘2的数量相等；导电体52的横截面的任一宽度均小于相邻的第一焊盘2之间的距离；和/或导电体52的横截面的任一宽度均小于相邻的第二焊盘4之间的距离。
在该实施例中，预制基板1的第一焊盘2设置为多个，数量与芯片3的第二焊盘4的数量相等，保证封装后芯片3的引脚/触点数量不变；导电体52的横截面的任一宽度均小于相邻的第一焊盘2之间的距离，即单一导电体52不会同时接触任意方向上的任意两个相邻的第一焊盘2，确保任意两个相邻的第一焊盘2不会被短接；和/或导电体52的横截面的任一宽度均小于相邻的第二焊盘4之间的距离，即单一导电体52同样不会同时接触任意方向上的任意两个相邻的第二焊盘4，确保任意两个相邻的第二焊盘4不会被短接。
在本发明的一个实施例中，优选地，如图5和图6所示，第一焊盘2与第二焊盘4直接设置有一个或多个导电体52。
在该实施例中，对应的第一焊盘2与第二焊盘4间通过一个或多个导电体52实现电连接，保证电连接可靠性的基础上，更多的导电体52能增加第一焊盘2与第二焊盘4之间导电体52的总面积，降低阻抗。
在本发明的一个实施例中，优选地，如图1至图7所示，封装器件还包括：第三焊盘7；第三焊盘7设置在基板1的另一侧，与第一焊盘2相连接。
在该实施例中，在基板1的另一侧设置与第一焊盘2通过内置线路对应导通的第三焊盘7，即实现芯片3的第二焊盘4与第三焊盘7的间对应的电连接关系，保证芯片3被封装为封装器件后的功能完整。
在本发明的一个实施例中，优选地，如图1所示，封装器件还包括：焊料8；焊料8设置在第三焊盘7上。
在该实施例中，在第三焊盘7上设置焊料8，焊料8呈球形或半球形，使封装器件的安装更加方便快捷。
在本发明的一个实施例中，优选地，焊料8为锡焊料8或钎焊料8。
在该技术方案中，焊料8为锡焊料或钎焊料，成本低廉且应用简单，方便量产。
在本发明的一个实施例中，优选地，如图1、图3至图7所示，第一焊盘2嵌于基板1中，以使第一焊盘2的表面与基板1的表面平齐。
在该实施例中，第一焊盘2嵌于基板1中，不易脱落；同时第一焊盘2的表面与基板1的表面平齐，使导电膜5与基板1压合时更加贴合，不易松动，进而增加可靠性。
在本发明的一个实施例中，优选地，基板1为陶瓷基板或PCB板。
在该实施例中，基板1选用陶瓷基板或PCB板，技术成熟，生产难度低，有利于成本控制。
如图8所示，本发明第二方面的实施例提供了一种封装器件的制造方法，包括：如图3和图4所示，S101，在基板1上设置第一焊盘2；如图5所示，S102，在基板1上设置导电膜5，导电膜5与第一焊盘2相贴合；如图6所示，S103，将芯片3的第二焊盘4贴合于导电膜5上；如图7所示，S104，封装芯片3与导电膜5，以形成封装器件。
在该实施例中，在基板1上设置第一焊盘2，用以连接芯片3的第二焊盘4；在基板1上设置导电膜5与第一焊盘2相贴合，设置导电膜5的方法可以为放置、粘贴或喷涂等方法，并将芯片3的第二焊盘4贴合于设置好的导电膜5上，实现芯片3的第二焊盘4与基板1上对应的第一焊盘2间的电连接；封装芯片3与导电膜5，封装后的芯片3与导电膜5牢牢固定于基板1上，以形成封装器件。该封装方法不使用引线和焊料，不需要对第一焊盘2和第二焊盘4使用焊料焊接，所以第一焊盘2和第二焊盘4的键合处不会出现键合丝损伤，也不会产生键合变形，加工过程中没有异物参与，进而保证键合面清洁。同时避免倒装焊技术处理时的高温处理步骤，芯片3和基板1都不会受热，避免了在热加载中产生大量热应力时芯片3位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体6内积聚热量导致发生脱焊的情况。封装过程可为将多个与芯片3和导电膜5结合后的基板1放置于对应模具中进行注塑封装，封装过程可同时封装多个器件，以提升生产效率，在封装完成后，通过切割工序切割分离成多个独立的封装器件，即经一次封装工序可同时得到多个成品封装器件，进而增加产能。
在本发明的一个实施例中，优选地，如图9所示，封装器件的制造方法包括：如图3和图4所示，S201，在基板1上设置第一焊盘2；如图5所示，S202，在基板1上设置导电膜5，导电膜5与第一焊盘2相贴合；如图6所示，S203，将芯片3的第二焊盘4贴合于导电膜5上；S204，向芯片3施加第一预设压力，第一预设压力的方向与基板1垂直；如图7所示，S205，封装芯片3与导电膜5，以形成封装器件。
在该实施例中，在基板1上设置第一焊盘2，用以连接芯片3的第二焊盘4；在基板1上设置导电膜5与第一焊盘2相贴合，并将芯片3的第二焊盘4贴合于导电膜5上，实现芯片3的第二焊盘4与基板1上对应的第一焊盘2间的电连接；封装芯片3与导电膜5，封装后的芯片3与导电膜5牢牢固定于基板1上，以形成封装器件。该封装方法不使用引线和焊料，不需要对第一焊盘2和第二焊盘4使用焊料焊接，所以第一焊盘2和第二焊盘4的键合处不会出现键合丝损伤，也不会产生键合变形，加工过程中没有异物参与，进而保证键合面清洁。同时避免倒装焊技术处理时的高温处理步骤，芯片3和基板1都不会受热，避免了在热加载中产生大量热应力时芯片3位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体6内积聚热量导致发生脱焊的情况。同时封装过程可为多个芯片3与导电膜5和对应的多个基板1同时封装，以提升生产效率，在封装完成后，通过切割工序将多个封装好的封装器件分离成独立的封装器件，可进一步增加产能。
向芯片3施加垂直于基板1的第一预设压力，第一预设压力小于会对芯片3造成损伤的最小压力，保证芯片3不会在封装过程中受损，同时使芯片3的第二焊盘4、导电膜5与基板1的第一焊盘2间贴合更加紧密，保证芯片3的第二焊盘4、导电膜5与基板1的第一焊盘2间电连接的可靠性。
在本发明的一个实施例中，优选地，如图10所示，封装器件的制造方法包括：如图3和图4所示，S301，在基板1上设置第一焊盘2；如图5所示，S302，在基板1上设置导电膜5，导电膜5与第一焊盘2相贴合；如图6所示，S303，将芯片3的第二焊盘4贴合于导电膜5上；如图7所示，S304，封装芯片3与导电膜5，以形成封装器件，S305,在基板1上设置第三焊盘7；如图1所示，S306，在第三焊盘7上设置焊料8。
在该实施例中，在基板1上设置第一焊盘2，用以连接芯片3的第二焊盘4；在基板1上设置导电膜5与第一焊盘2相贴合，并将芯片3的第二焊盘4贴合于导电膜5上，实现芯片3的第二焊盘4与基板1上对应的第一焊盘2间的电连接；封装芯片3与导电膜5，封装后的芯片3与导电膜5牢牢固定于基板1上，以形成封装器件。该封装方法不使用引线和焊料，不需要对第一焊盘2和第二焊盘4使用焊料焊接，所以第一焊盘2和第二焊盘4的键合处不会出现键合丝损伤，也不会产生键合变形，加工过程中没有异物参与，进而保证键合面清洁。同时避免倒装焊技术处理时的高温处理步骤，芯片3和基板1都不会受热，避免了在热加载中产生大量热应力时芯片3位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体6内积聚热量导致发生脱焊的情况。同时封装过程可为多个芯片3与导电膜5和对应的多个基板1同时封装，以提升生产效率，在封装完成后，通过切割工序将多个封装好的封装器件分离成独立的封装器件，可进一步增加产能。
在基板1上设置与第一焊盘2对应连接的第三焊盘7，实现芯片3的第二焊盘4与封装器件基板1的第三焊盘7间的电连接，并在第三焊盘7上设置焊料8，使封装器件的安装更加方便快捷。
在本发明的一个实施例中，优选地，如图11所示，封装器件的制造方法包括：如图3和图4所示，S401，在基板1上设置第一焊盘2；如图5所示，S402，在基板1上设置导电膜5，导电膜5与第一焊盘2相贴合；如图6所示，S403，将芯片3的第二焊盘4贴合于导电膜5上；如图7所示，S404，封装芯片3与导电膜5，以形成封装器件，S405,修剪封装器件的毛边；S406，清洗封装器件。
在该实施例中，在基板1上设置第一焊盘2，用以连接芯片3的第二焊盘4；在基板1上设置导电膜5与第一焊盘2相贴合，并将芯片3的第二焊盘4贴合于导电膜5上，实现芯片3的第二焊盘4与基板1上对应的第一焊盘2间的电连接；封装芯片3与导电膜5，封装后的芯片3与导电膜5牢牢固定于基板1上，以形成封装器件。该封装方法不使用引线和焊料，不需要对第一焊盘2和第二焊盘4使用焊料焊接，所以第一焊盘2和第二焊盘4的键合处不会出现键合丝损伤，也不会产生键合变形，加工过程中没有异物参与，进而保证键合面清洁。同时避免倒装焊技术处理时的高温处理步骤，芯片3和基板1都不会受热，避免了在热加载中产生大量热应力时芯片3位置发生摇摆偏移的情况，并且在封装器件为功率器件时，避免了由于功率器件发热量较大，长时间使用导致封装体6内积聚热量导致发生脱焊的情况。同时封装过程可为多个芯片3与导电膜5和对应的多个基板1同时封装，以提升生产效率，在封装完成后，通过切割工序将多个封装好的封装器件分离成独立的封装器件，可进一步增加产能。
在封装芯片3与导电膜5，封装体6固化并分隔成独立的封装器件后，修剪封装器件的毛边并清洗封装器件，提升封装器件的做工品质，进一步提高用户对产品的满意度。
在本发明的描述中，术语“多个”则指两个或两个以上，除非另有明确的限定，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“连接”、“安装”、“固定”等均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本发明中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种封装器件，其特征在于，包括：
基板，所述基板的一侧设置有第一焊盘；
芯片，所述芯片包括第二焊盘；
导电膜，所述导电膜的一侧与所述第一焊盘相贴合，所述导电膜的另一侧与所述第二焊盘相贴合，所述第一焊盘与所述第二焊盘相对设置；
封装体，所述封装体至少包覆于所述芯片与所述导电膜的外侧；
其中，通过压合的方式使芯片、导电膜与基板相结合后封装，在封装体封装固化后，芯片、导电膜与基板的位置相互固定；
所述导电膜包括：
绝缘载体；
导电体，所述导电体沿所述绝缘载体的厚度方向延伸；
所述第一焊盘为多个，所述第二焊盘的数量与所述第一焊盘的数量相等；
所述导电体的横截面的任一宽度均小于相邻的第一焊盘之间的距离；和/或
所述导电体的横截面的任一宽度均小于相邻的第二焊盘之间的距离。
2.根据权利要求1所述的封装器件，其特征在于，
多个所述导电体呈阵列式分布于所述绝缘载体上。
3.根据权利要求2所述的封装器件，其特征在于，
所述第一焊盘与所述第二焊盘直接设置有一个或多个所述导电体。
4.根据权利要求1所述的封装器件，其特征在于，还包括：
第三焊盘，所述第三焊盘设置在所述基板的另一侧，与所述第一焊盘相连接。
5.根据权利要求4所述的封装器件，其特征在于，还包括：
焊料，所述焊料设置在所述第三焊盘上。
6.根据权利要求5所述的封装器件，其特征在于，
所述焊料为锡焊料或钎焊料。
7.根据权利要求1至6中任一项所述的封装器件，其特征在于，
所述第一焊盘嵌于所述基板中，以使所述第一焊盘的表面与所述基板的表面平齐。
8.根据权利要求1至6中任一项所述的封装器件，其特征在于，
所述基板为陶瓷基板或PCB板。
9.一种封装器件的制造方法，其特征在于，包括：
在基板上设置第一焊盘；
在所述基板上设置导电膜，所述导电膜与所述第一焊盘相贴合；
将芯片的第二焊盘贴合于所述导电膜上；
封装所述芯片与所述导电膜，以形成封装器件；
其中，通过压合的方式使芯片、导电膜与基板相结合后封装，在封装体封装固化后，芯片、导电膜与基板的位置相互固定；
所述导电膜包括：
绝缘载体；
导电体，所述导电体沿所述绝缘载体的厚度方向延伸；
所述第一焊盘为多个，所述第二焊盘的数量与所述第一焊盘的数量相等；
所述导电体的横截面的任一宽度均小于相邻的第一焊盘之间的距离；和/或
所述导电体的横截面的任一宽度均小于相邻的第二焊盘之间的距离。
10.根据权利要求9所述的封装器件的制造方法，其特征在于，在所述将芯片的第二焊盘贴合于所述导电膜上，与所述封装所述芯片与所述导电膜，以形成封装器件之间，所述封装器件的制造方法还包括：
向所述芯片施加第一预设压力，所述第一预设压力的方向与所述基板垂直。
11.根据权利要求9所述的封装器件的制造方法，其特征在于，在所述封装所述芯片与所述导电膜，以形成封装器件之后，所述封装器件的制造方法还包括：
在所述基板上设置第三焊盘；
在所述第三焊盘上设置焊料。
12.根据权利要求9至11中任一项所述的封装器件的制造方法，其特征在于，在所述封装所述芯片与所述导电膜，以形成封装器件之后，所述封装器件的制造方法还包括：
修剪所述封装器件的毛边；
清洗所述封装器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810231493.8A CN108336053B (zh) | 2018-03-20 | 2018-03-20 | 封装器件和封装器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810231493.8A CN108336053B (zh) | 2018-03-20 | 2018-03-20 | 封装器件和封装器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108336053A CN108336053A (zh) | 2018-07-27 |
| CN108336053B true CN108336053B (zh) | 2024-08-09 |
Family
ID=62932042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810231493.8A Active CN108336053B (zh) | 2018-03-20 | 2018-03-20 | 封装器件和封装器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108336053B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111230282B (zh) * | 2020-01-20 | 2021-10-19 | 哈尔滨工业大学 | 一种用于电子封装的微搅拌摩擦焊接工艺 |
| CN112038025B (zh) * | 2020-09-10 | 2021-04-27 | 深圳市开步电子有限公司 | 电阻及其封装方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN207993860U (zh) * | 2018-03-20 | 2018-10-19 | 桂林电子科技大学 | 封装器件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG71734A1 (en) * | 1997-11-21 | 2000-04-18 | Inst Materials Research & Eng | Area array stud bump flip chip and assembly process |
| JP2965981B1 (ja) * | 1998-09-30 | 1999-10-18 | モトローラ株式会社 | フリップチップボンディングの最適化条件検出方法 |
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| CN101335125B (zh) * | 2007-06-26 | 2011-06-08 | 上海神沃电子有限公司 | 一种表面贴装型过流过温保护元件及其制造方法 |
| KR20110001183A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 하이닉스반도체 | 스택 패키지 |
| CN102593110B (zh) * | 2012-01-05 | 2015-07-15 | 三星半导体(中国)研究开发有限公司 | 超细间距焊盘的叠层倒装芯片封装结构及底填充制造方法 |
| CN102543908A (zh) * | 2012-01-05 | 2012-07-04 | 三星半导体(中国)研究开发有限公司 | 倒装芯片封装件及其制造方法 |
-
2018
- 2018-03-20 CN CN201810231493.8A patent/CN108336053B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN207993860U (zh) * | 2018-03-20 | 2018-10-19 | 桂林电子科技大学 | 封装器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108336053A (zh) | 2018-07-27 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| OL01 | Intention to license declared |