JP2009139928A - 表示装置及びその駆動方法と電子機器 - Google Patents

Abstract

【課題】ブロック駆動方式の表示装置で画面の均一性を改善する。
【解決手段】表示装置は、行状に配された走査線ＷＳと、列状に配された信号線ＳＬと、各走査線ＷＳと各信号線ＳＬとが交差する部分に配された行列状の画素２とを備えた画素アレイ部１と、走査線ＷＳ及び信号線ＳＬを介して各画素２を駆動する駆動部とからなる。駆動部は、所定本数ごとに走査線ＷＳを区分してブロック化し、行列状の画素２をブロック単位で順次駆動するブロック順次駆動と、各ブロック内で、各走査線ＷＳを走査して画素２を行単位で順次駆動する線順次駆動とを行う。隣り合うブロック間で、線順次駆動の走査方向が互いに逆になる様に制御することで、互いに隣接している先行ブロックの最終行画素と後行ブロックの先頭画素行は、ともに最後又は最初に線順次走査される行となり、時間的な駆動条件が同じになって両画素行間の輝度の相違が生じない。
【選択図】図１

Description

本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置及びその駆動方法に関する。またこのような表示装置を備えた電子機器に関する。

発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。

有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし５に記載されている。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２

図２３は従来のアクティブマトリクス型表示装置の一例を示す模式的な回路図である。表示装置は画素アレイ部１と周辺の駆動部とで構成されている。駆動部は水平セレクタ３とライトスキャナ４を備えている。画素アレイ部１は列状の信号線ＳＬと行状の走査線ＷＳを備えている。各信号線ＳＬと走査線ＷＳの交差する部分に画素２が配されている。図では理解を容易にするため、１個の画素２のみを表してある。ライトスキャナ４はシフトレジスタを備えており、外部から供給されるクロック信号ｃｋに応じて動作し同じく外部から供給されるスタートパルスｓｐを順次転送することで、走査線ＷＳに順次制御信号を出力する。水平セレクタ３はライトスキャナ４側の線順次走査に合わせて映像信号を信号線ＳＬに供給する。

画素２はサンプリング用トランジスタＴ１と駆動用トランジスタＴ２と保持容量Ｃ１と発光素子ＥＬとで構成されている。駆動用トランジスタＴ２はＰチャネル型であり、その一方の電流端であるソースは電源ラインに接続し、他方の電流端であるドレインは発光素子ＥＬに接続している。駆動用トランジスタＴ２の制御端であるゲートはサンプリング用トランジスタＴ１を介して信号線ＳＬに接続している。サンプリング用トランジスタＴ１はライトスキャナ４から供給される制御信号に応じて導通し、信号線ＳＬから供給される映像信号をサンプリングして保持容量Ｃ１に書き込む。駆動用トランジスタＴ２は保持容量Ｃ１に書き込まれた映像信号をゲート電圧Ｖｇｓとしてそのゲートに受け、ドレイン電流Ｉｄｓを発光素子ＥＬに流す。これにより発光素子ＥＬは映像信号に応じた輝度で発光する。ゲート電圧Ｖｇｓは、ソースを基準にしたゲートの電位を表している。

駆動用トランジスタＴ２は飽和領域で動作し、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓの関係は以下の特性式（１）で表される。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）・・・（１）^２
ここでμは駆動用トランジスタの移動度、Ｗは駆動用トランジスタのチャネル幅、Ｌは同じくチャネル長、Ｃｏｘは同じく単位面積あたりのゲート絶縁膜容量、Ｖｔｈは同じく閾電圧である。この特性式から明らかなように駆動用トランジスタＴ２は飽和領域で動作するとき、ゲート電圧Ｖｇｓに応じてドレイン電流Ｉｄｓを供給する定電流源として機能する。

図２４は、発光素子ＥＬの電圧／電流特性を示すグラフである。横軸にアノード電圧Ｖを示し、縦軸に駆動電流Ｉｄｓをとってある。なお発光素子ＥＬのアノード電圧は駆動用トランジスタＴ２のドレイン電圧となっている。発光素子ＥＬは電流／電圧特性が経時変化し、特性カーブが時間の経過と共に寝ていく傾向にある。このため駆動電流Ｉｄｓが一定であってもアノード電圧（ドレイン電圧）Ｖが変化してくる。その点、図２３に示した画素回路２は駆動用トランジスタＴ２が飽和領域で動作し、ドレイン電圧の変動に関わらずゲートで電圧Ｖｇｓに応じた駆動電流Ｉｄｓを流すことができるので、発光素子ＥＬの特性経時変化に関わらず発光輝度を一定に保つことが可能である。

図２５は、従来の画素回路の他の例を示す回路図である。先に示した図２３の画素回路と異なる点は、駆動用トランジスタＴ２がＰチャネル型からＮチャネル型に変わっていることである。回路の製造プロセス上は、画素を構成する全てのトランジスタをＮチャネル型にすることが有利である場合が多い。

表示パネルの高精細化及び大型化が進み、走査線の本数が１０００本を越えてきている。多数本の走査線を線順次走査するライトスキャナも大型化してきている。近年は、表示パネル及び駆動部の大型化に伴い、いわゆるブロック駆動が開発されている。この場合、表示装置の駆動部は、所定本数ごとに走査線を区分してブロック化し、行列状の画素をブロック単位で順次駆動するブロック順次駆動と、各ブロック内で各走査線を走査して画素を行単位で順次駆動する線順次駆動とを行い、パネルに画像を表示している。

従来のブロック駆動では、隣り合うブロックの境界に位置する画素行の間で、動作条件の違いにより輝度の差が生じ、画面の均一性を損なうという問題があった。先後一対のブロックで、先行するブロックの最後の画素行は、そのブロックで最後に線順次走査される。一方後行のブロックの最初の画素行は、最初に線順次走査される。先行ブロックの最終行画素と、後行ブロックの先頭画素行は、互いに隣接しているにもかかわらず、駆動条件から見ると、線順次走査の順番が最後と最初となり、時間的な駆動条件が極端に相違しており、これが両画素行間の微妙な輝度の相違となって現われ、画面の均一性が低下する原因となっている。

上述した従来の技術の課題に鑑み、本発明はブロック駆動方式の表示装置で画面の均一性を改善することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、行状に配された走査線と、列状に配された信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備えた画素アレイ部と、該走査線及び信号線を介して各画素を駆動する駆動部とからなる表示装置において、前記駆動部は、所定本数ごとに走査線を区分してブロック化し、行列状の画素をブロック単位で順次駆動するブロック順次駆動と、各ブロック内で、各走査線を走査して画素を行単位で順次駆動する線順次駆動とを行う。特徴事項として、隣り合うブロック間で、該線順次駆動の走査方向が互いに逆になる様に制御する。

一態様では、前記駆動部は、列状の信号線に階調に応じた信号電位と所定の基準電位を有する映像信号を供給する信号セレクタと、行状の走査線に順次制御信号を供給するライトスキャナと、各走査線と平行に配された給電線に高電位と低電位で切り換わる電源電圧を供給するドライブスキャナとを有し、前記画素は、一方の電流端が信号線に接続し制御端が走査線に接続したサンプリング用トランジスタと、ドレイン側となる電流端が給電線に接続しゲートとなる制御端が該サンプリング用トランジスタの他方の電流端に接続した駆動用トランジスタと、該駆動用トランジスタのソース側となる電流端に接続した発光素子と、該駆動用トランジスタのソースとゲートとの間に接続した保持容量とを有し、前記ドライブスキャナは、行状の給電線を所定本数づつまとめてブロック化し、ブロック単位で順に位相をずらして高電位と低電位を切換えてブロック順次駆動を行い、且つブロック内では同じ位相で所定本数の給電線の電位を切り換え、前記ライトスキャナは、各ブロック内で水平周期ごとに順次各走査線に制御信号を供給する線順次駆動を行い、且つ隣り合うブロック間で該線順次駆動の走査方向を互いに逆になる様に制御する。好ましくは、前記電源スキャナは、ブロック順次駆動において、各給電線を一斉に高電位から低電位に切り換えて該駆動用トランジスタのソース電圧を下げた後各給電線を一斉に低電位から高電位に戻す補正準備動作を行う一方、前記ライトスキャナは、線順次駆動において、前記信号線が基準電位の時、各走査線に制御信号を供給し該サンプリング用トランジスタをオンして該駆動用トランジスタのソース電圧を上げ、駆動用トランジスタのゲートとソース間の電圧がその閾電圧に向うように該保持容量を放電する補正動作を行う。又、前記ライトスキャナは、線順次駆動において、前記信号線が信号電位の時、各走査線に制御信号を供給し該サンプリング用トランジスタをオンして信号電位を該保持容量に書き込む書込動作を行い、前記信号セレクタは、隣り合うブロック間で、各信号線に供給する信号電位の順番を互いに逆にする。又、前記電源スキャナは、各ブロックに対応して分割した複数のゲートドライバからなる。

他の態様では、各画素は少なくとも、サンプリング用トランジスタと、駆動用トランジスタと、保持容量と、発光素子とを備え、前記サンプリング用トランジスタは、その制御端が該走査線に接続し、その一対の電流端が該信号線と該駆動用トランジスタの制御端との間に接続し、前記駆動用トランジスタは、一対の電流端の一方が該発光素子に接続し、他方が電源に接続し、前記保持容量は、該駆動用トランジスタの制御端と電流端との間に接続し、前記駆動部は少なくとも、各走査線に制御信号を供給するライトスキャナと、各信号線に信号電位と基準電位とを切り換えて供給する信号セレクタとを有し、前記サンプリング用トランジスタは、該信号線が基準電位にある時該走査線に供給された制御信号に応じて閾電圧補正動作を行い、該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に書き込むとともに、該信号線が信号電位にある時該走査線に供給された制御信号に応じて信号電位書込動作を行い、該信号線から信号電位をサンプリングして該保持容量に書き込み、前記駆動用トランジスタは、該保持容量に書き込まれた信号電位に応じた駆動電流を該発光素子に供給して発光させ、前記ライトスキャナは、所定本数ごとに走査線を区分してブロック化し、且つ所定本数の走査線の各々に割り当てられた走査期間を合成して、第１期間及び第２期間に分かれた一合成期間とし、前記ライトスキャナは、各ブロックを順次合成期間毎に選択して画素アレイ部をブロック順次駆動するとともに、各合成期間の該第１期間で、一ブロックに属する所定本数の走査線に一斉に制御信号を供給して、ブロック単位で閾電圧補正動作を実行し、該第２期間で、一ブロックに属する所定本数の走査線に順次制御信号を出力して線順次駆動を行い、以って画素の行毎に順次信号電位書込動作を実行し、隣り合うブロックで、各走査線に順次制御信号を出力して線順次駆動を行う走査方向を互いに逆にする。好ましくは、前記ライトスキャナは、各ブロックに対応して分割した複数のゲートドライバからなる。又隣り合うブロック間で互いに隣り合う行に属する画素は、閾電圧補正動作を完了してから信号電位書込動作に入るまでの時間が同一である。

本発明によれば、隣り合うブロック間で、線順次駆動の走査方向が互いに逆になる様に制御している。これにより、隣り合うブロックの境界に位置する画素行の間で、動作条件の違いが最小となり、輝度の差が生じないので、画面の均一性を改善することができる。先後一対のブロックで、先行するブロックの最後の画素行は、そのブロックで最後に線順次走査される。一方後行のブロックの最初の画素行も、最後に線順次走査される。これは、隣り合うブロック間で、線順次駆動の走査方向が互いに逆になる様に制御しているからである。互いに隣接している先行ブロックの最終行画素と後行ブロックの先頭画素行は、ともに最後に線順次走査される行となり、時間的な駆動条件が同じになって両画素行間の輝度の相違は生じず、画面の均一性を改善することができる。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の表示装置の第１実施形態の全体構成を示すブロック図である。図示するように、本表示装置は、画素アレイ部１とこれを駆動する駆動部（３，４，５）とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、各画素２の各行に対応して配された電源ラインである給電線ＤＳとを備えている。駆動部（３，４，５）は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査する制御用スキャナ（ライトスキャナ）４と、この線順次走査に合わせて各給電線ＤＳに高電位と低電位で切換る電源電圧を供給する電源スキャナ（ドライブスキャナ）５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する信号セレクタ（水平セレクタ）３とを備えている。なおライトスキャナ４は外部から供給されるクロック信号ＷＳｃｋに応じて動作し同じく外部から供給されるスタートパルスＷＳｓｐを順次転送することで、各走査線ＷＳに制御信号を出力している。ドライブスキャナ５は外部から供給されるクロック信号ＤＳｃｋに応じて動作し、同じく外部から供給されるスタートパルスＤＳｓｐを順次転送することで、給電線ＤＳの電位を線順次で切換えている。

本第１実施形態では、ドライブスキャナ５は、行状の給電線ＤＳを所定の本数ずつまとめてブロック化し、ブロック単位で順に位相をずらして高電位Ｖｃｃと低電位Ｖｓｓの切換を行い、且つブロック内では同じ位相で所定本数の給電線ＤＳの電位を切換えている。図示の例では、ドライブスキャナ５は、行状の給電線ＤＳを２本ずつまとめてブロック化し、ブロック単位で順に位相をずらして高電位と低電位の切換を行い、且つブロック内では同じ位相で２本の給電線ＤＳの電位を切換えている。但し本発明はブロック化する本数が２本に限られるものではなく、一般的に複数行（複数段）で給電線（電源ライン）ＤＳの駆動タイミングを共通化している。

ドライブスキャナ５は基本的にシフトレジスタとその各段ごとに接続した出力バッファとで構成されている。シフトレジスタは外部から供給されたクロック信号ＤＳｃｋに応じて動作し、同じく外部から供給されるスタート信号ＤＳｓｐを順次転送することで、各段ごとに電源切換えの元になる制御信号を出力している。出力バッファは、この制御信号に応じて電源ラインを高電位と低電位で切換え、給電線ＤＳに供給している。本発明では、複数の電源ラインの制御タイミングを共通化することで、出力バッファを複数の電源ライン間で共用している。これにより、出力バッファの数を削減することができる。出力バッファは給電線ＤＳに電源供給するため、大きな電流駆動能力が必要であり、そのデバイスサイズが大きい。このデバイスサイズの大きい出力バッファの個数を削減することで、周辺駆動部の回路サイズの縮小化、コストダウン、高歩留り化を図ることができる。例えば図１の例のように、１個の出力バッファを２個の給電線ＤＳで共用すれば、全体として出力バッファの個数を第１実施形態に比べ半減できる。また１０本の給電線ＤＳの制御タイミングを共通化すれば、出力バッファの個数を第１実施形態の１０分の１にすることが可能である。

図２は、図１に示した表示装置に含まれる画素２の具体的な構成を示す回路図である。図示するように本画素回路２は、有機ＥＬデバイスなどで代表される２端子型（ダイオード型）の発光素子ＥＬと、Ｎチャネル型のサンプリング用トランジスタＴ１と、同じくＮチャネル型の駆動用トランジスタＴ２と、薄膜タイプの保持容量Ｃ１とで構成されている。サンプリング用トランジスタＴ１はその制御端であるゲートが走査線ＷＳに接続し、その一対の電流端であるソース及びドレインの一方が信号線ＳＬに接続し、他方が駆動用トランジスタＴ２のゲートＧに接続している。駆動用トランジスタＴ２は、そのソース及びドレインの一方が発光素子ＥＬに接続し、他方が給電線ＤＳに接続している。本形態は駆動用トランジスタＴ２がＮチャネル型であり、その片方の電流端であるドレイン側が給電線ＤＳに接続し、もう片方の電流端であるソースＳ側が発光素子ＥＬのアノード側に接続している。発光素子ＥＬのカソードは所定のカソード電位Ｖｃａｔに固定されている。保持容量Ｃ１は駆動用トランジスタＴ２の電流端であるソースＳと制御端であるゲートＧとの間に接続している。かかる構成を有する画素２に対して、制御用スキャナ（ライトスキャナ）４は、走査線ＷＳを低電位と高電位の間で切り換えることで順次制御信号を出力し、画素２を行単位で線順次走査する。電源スキャナ（ドライブスキャナ）５は、線順次走査に合わせて各給電線ＤＳに高電位Ｖｃｃと低電位Ｖｓｓで切換る電源電圧を供給している。信号セレクタ（水平セレクタ３）は、線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓを供給している。

かかる構成において、給電線ＤＳが高電位Ｖｃｃであり且つ信号線ＳＬがＶｏｆｓのときに、サンプリング用トランジスタＴ１が制御信号に応じてオンすることで発光素子ＥＬを点灯状態から消灯状態に切換える消灯動作を行う。続いて給電線ＤＳを高電位Ｖｃｃから低電位Ｖｓｓに切換えると共に、給電線ＤＳが低電位Ｖｓｓにある間はサンプリング用トランジスタＴ１をオンせずに、駆動用トランジスタＴ２のソース電圧を下げ、ゲートＧ・ソースＳ間電圧Ｖｇｓを駆動用トランジスタＴ２の閾電圧Ｖｔｈを超える電圧にセットするための準備動作を行う。この後給電線ＤＳを低電位Ｖｓｓから高電位Ｖｃｃに戻し且つ信号線ＳＬが基準電位Ｖｏｆｓのとき、サンプリング用トランジスタＴ１が制御信号に応じてオンして駆動用トランジスタＴ２のソース電圧を上げ、ゲートＧ・ソースＳ間電圧Ｖｇｓがその閾電圧Ｖｔｈに向かうように保持容量Ｃ１を放電する補正動作を行う。

本発明によれば、まず始めに、給電線ＤＳが高電位Ｖｃｃで且つ信号線ＳＬが基準電位Ｖｏｆｓのときに、発光素子ＥＬを点灯状態から消灯状態に切換える消灯動作を行っている。続いて給電線ＤＳを低電位Ｖｓｓに切換えると共に、給電線ＤＳが低電位Ｖｓｓにある間サンプリング用トランジスタＴ１をオンさせることなく、駆動用トランジスタＴ２のゲート・ソース間電圧Ｖｇｓをその閾電圧Ｖｔｈより大きな電圧に設定するための準備動作を行っている。この後給電線ＤＳを低電位Ｖｓｓから高電位Ｖｃｃに戻し且つ信号線ＳＬが基準電位Ｖｏｆｓのときに、サンプリング用トランジスタＴ１をオンして駆動用トランジスタＴ２のゲート・ソース間電圧Ｖｇｓがその閾電圧Ｖｔｈに向かうように保持容量Ｃ１を放電する補正動作を行っている。この様に、消灯動作、準備動作及び補正動作を順番に行うことにより、誤動作を防止して確実且つ安定的に駆動用トランジスタＴ２の閾電圧補正を行うことができる。特に準備動作ではサンプリング用トランジスタＴ１をオンすることなく、駆動用トランジスタＴ２のソース電圧を下げることで、画素２の誤動作を防ぐと共に補正動作の安定化を図っている。

図３−１は、図２に示した第１実施形態の動作説明に供するタイミングチャートである。なお本タイミングチャートは、３段分の電源ラインを共通のタイミングで制御している。図３−１のタイミングチャートは、信号線に供給される映像信号（入力信号）、３本ずつブロック化された給電線（電源ライン）の電位変化、及び各行（各段）の走査線に印加される制御信号（制御パルス）を表している。まず入力信号は、１水平期間（１Ｈ）内で、信号電位Ｖｓｉｇと基準電位Ｖｏｆｓが交互に切換っている。電源ラインは、１〜３段目の電位変化が共通化されており、１〜３段同時に、高電位から低電位に切換り、その後高電位に復帰している。一方１段目の走査線は、入力信号がＶｏｆｓで電源ラインが高電位Ｖｃｃのとき、１発目の制御パルスが出力され、対応する行の画素は点灯状態から消灯状態に切換る。その後２〜４発目の制御パルスが連続で発生し、閾電圧補正動作が３回繰り返される。最後に５発目の制御パルスが発生し、信号電位Ｖｓｉｇの書き込み及び移動度補正が行われる。

２段目の走査線に対しては、１段目と位相が１Ｈだけシフトして、１番目〜５番目の制御パルスが順次出力され、１段目と同様に消灯動作、閾電圧補正動作及び信号電位書き込み動作が行われる。３段目も同様に、２段目から１Ｈ位相がシフトして５個の制御パルスが順次出力され、消灯動作、時分割補正動作及び信号書き込み動作が行われる。

動作シーケンスが４段目〜６段目に進むと、ドライブスキャナは４段目〜６段目で共通化した電源ラインを、一旦高電位Ｖｃｃから低電位Ｖｓｓに切換え、その後Ｖｃｃに戻す。この様にドライブスキャナは、１〜３段目とは位相をずらして４〜６段目の電源ラインの電位切換を行っている。これに対応して４段目〜６段目の各走査線に順次５連の制御パルスが印加され、１〜３段目と同様の動作が繰り返される。

以上の説明から明らかな通り、本実施形態では３段分の電源ラインを共通のタイミングで電位制御している。この様にすることでドライブスキャナの出力数を減らすことができ（本実施例では１／３とできる）、低コスト化が可能である。

なお本実施形態では、電源ラインをＶｓｓからＶｃｃに戻した後、１回目の閾電圧補正動作を開始するまでの時間が、１段目、２段目及び３段目では異なる構成になっている。前述したように、電源ラインをＶｃｃからＶｓｓに戻したとき、駆動用トランジスタに流れる電流が小さければ（駆動用トランジスタのＶｇｓが小さければ）、ゲート電圧及びソース電圧がほとんど上昇せず、いずれの段でも正常に閾電圧補正動作を行うことができる。

図３−２は、図２に示した画素の動作説明に供する別のタイミングチャートである。このタイミングチャートは時間軸を共通にして、走査線ＷＳの電位変化、給電線（電源ライン）ＤＳの電位変化、信号線ＳＬの電位変化を表してある。走査線ＷＳの電位変化は制御信号を表し、サンプリング用トランジスタＴ１の開閉制御を行っている。給電線ＤＳの電位変化は、電源電圧Ｖｃｃ，Ｖｓｓの切換えを表している。また信号線ＳＬの電位変化は入力信号の信号電位Ｖｓｉｇと基準電位Ｖｏｆｓの切換えを表している。またこれらの電位変化と並行に、駆動用トランジスタＴ２のゲートＧ及びソースＳの電位変化も表している。前述したようにゲートＧとソースＳの電位差がＶｇｓである。

このタイミングチャートは画素の動作シーケンスに合わせて期間を（１）〜（１１）のように便宜的に区切ってある。点灯期間（１）では、画素が発光状態にある。消灯期間（２）になると、画素は発光状態から非発光状態に切換る。続いて準備期間（３）〜（５）では、画素は駆動用トランジスタの閾電圧補正のための準備動作を行う。この後補正期間（６）で実際の閾電圧補正動作を行う。通常この補正期間（６）は待機期間（８）を間にして複数回繰り返されて、閾電圧補正動作が完了する。その後書込期間（９）で信号電位が保持容量Ｃ１に書き込まれると共に、駆動用トランジスタＴ１の移動度補正が行われる。最後に発光期間（１１）に進み、画素は非発光状態から発光状態に切換る。なお図では説明の簡略化のため、１回の閾電圧補正期間（６）で補正動作を行う様にしている。

この後、書込期間／移動度補正期間（９）に進む。ここで映像信号の信号電位ＶｓｉｇがＶｔｈに足し込まれる形で保持容量Ｃ１に書き込まれると共に、移動度補正用の電圧ΔＶが保持容量Ｃ１に保持された電圧から差し引かれる。この書込期間／移動度補正期間（９）では、信号線ＳＬが信号電位Ｖｓｉｇにある時間帯にサンプリング用トランジスタＴ１を導通状態にする必要がある。この後発光期間（１１）に進み、信号電位Ｖｓｉｇに応じた輝度で発光素子が発光する。その際信号電位Ｖｓｉｇは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子ＥＬの発光輝度は駆動用トランジスタＴ２の閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることはない。なお発光期間（１１）の最初でブートストラップ動作が行われ、駆動用トランジスタＴ２のゲートＧ／ソースＳ間電圧Ｖｇｓを一定に維持したまま、駆動用トランジスタＴ２のゲート電位及びソース電位が上昇する。

引き続き図４−１〜図４−１１を参照して、図２に示した画素回路の動作を詳細に説明する。まず、発光素子ＥＬの発光期間（１）は図４−１のように電源がＶｃｃであり、サンプリング用トランジスタＴ１がオフした状態である。この時駆動用トランジスタＴ２は飽和領域で動作するように設定されているため、発光素子ＥＬに流れる電流Ｉｄｓは駆動用トランジスタＴ２のゲートソース間電圧Ｖｇｓに応じて特性式１に示される値をとる。

次に消灯期間（２）において、信号線電位がＶｏｆｓの時にサンプリング用トランジスタＴ１をオンして駆動用トランジスタＴ２のゲートにＶｏｆｓを入力する（図４−２）。これにより駆動用トランジスタＴ２のゲートソース間電圧は閾電圧以下となり、発光素子ＥＬに電流が流れなくなるため発光素子ＥＬは消灯する。その時発光素子ＥＬにかかる電圧は発光素子ＥＬの閾電圧となるため、発光素子ＥＬのアノード電圧は発光素子ＥＬの閾電圧とカソード電圧の和、つまりＶｃａｔ＋Ｖｔｈｅｌとなる。

さらに一定時間経過後、準備期間（３）で、電源電圧をＶｃｃからＶｓｓへと変化させる。この時、電源側が駆動用トランジスタＴ２のソースとなり、図４−３のように発光素子ＥＬのアノードから電源へ電流が流れる。これにより発光素子ＥＬのアノードの電圧は時間とともに低下してゆく。この時、サンプリング用トランジスタＴ１はオフしているため駆動用トランジスタＴ２のゲートも発光素子ＥＬのアノード電圧とともに低下する。つまり時間とともに駆動用トランジスタＴ２のゲートソース間電圧（駆動用トランジスタＴ２のゲートと電源間電位）が小さくなってゆく。

この時、駆動用トランジスタＴ２が飽和領域で動作するなら、つまり、Ｖｇｓ−Ｖｔｈｄ≦Ｖｄｓであるなら、期間（４）で図４−４に示すように駆動用トランジスタＴ２のゲートはＶｓｓ＋Ｖｔｈｄとなる。ここでＶｔｈｄは駆動用トランジスタＴ２のゲート電源間の閾電圧である。

期間（５）で電源電圧を再びＶｃｃとする（図４−５）。この時駆動用トランジスタＴ２のゲートに入力されるカップリング量をΔＶ、発光素子ＥＬのアノード電圧をＶｘとしている。電源をＶｃｃとすることで駆動用トランジスタＴ２のソースは発光素子ＥＬのアノードとなり、駆動用トランジスタＴ２のゲートソース間電圧Ｖｇｓによって電源から発光素子ＥＬのアノードへ電流が流れるが、駆動用トランジスタＴ２のゲートソース間電圧が閾電圧よりも小さければ電流によるゲート、ソースはほとんど上昇しない。

そして閾値補正期間（６）において信号電圧がＶｏｆｓの時にサンプリング用トランジスタＴ１をオンする（図４−６）。これにより駆動用トランジスタＴ２のゲート電圧はＶｏｆｓとなり、ゲート電圧の変化量が保持容量Ｃ１、ゲートソース間の寄生容量Ｃｇｓ、発光素子ＥＬの寄生容量Ｃｅｌによる一定比でソースに入力される。この時の入力比をｇとする。ｇは以下の式２で示される値である。
ｇ＝（Ｃ１＋Ｃｇｓ）／（Ｃ１＋Ｃｇｓ＋Ｃｅｌ） （２）

この状態で駆動用トランジスタＴ２のゲートソース間電圧Ｖｇｓがその閾電圧Ｖｔｈよりも大きければ図４−６に示すように電源から電流が流れる。換言すればこの時のＶｇｓが駆動用トランジスタＴ２の閾電圧よりも大きくなるようにＶｏｆｓ、Ｖｓｓの値を設定する必要がある。前述の通り発光素子ＥＬの等価回路はダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（発光素子ＥＬのリーク電流が駆動用トランジスタＴ２に流れる電流よりもかなり小さい）である限り、駆動用トランジスタＴ２の電流はＣ１とＣｅｌを充電するために使われる。この時、Ｖｅｌは時間と共に図４−７のように上昇してゆく。

次の待機期間（８）では、信号電圧がＶｏｆｓからＶｓｉｇに変わる前にサンプリング用トランジスタＴ１をオフする。この時、駆動用トランジスタＴ２のゲートソース間電圧はＶｔｈよりも大きいため、図４−８のように電流が流れ、駆動用トランジスタＴ２のゲート、ソース電圧は上昇してゆく。この時、発光素子ＥＬには逆バイアスがかかっているため発光素子ＥＬが発光することはない。

閾値キャンセル動作終了後サンプリング用トランジスタＴ１をオフする。続いて書込期間（９）で信号線電位がＶｓｉｇとなった時、サンプリング用トランジスタＴ１を再度オンする（図４−９）。Ｖｓｉｇは階調に応じた電圧である。駆動用トランジスタＴ２のゲート電位はサンプリング用トランジスタＴ１をオンしているためにＶｓｉｇとなるが、電源から電流が流れるためソース電位は時間とともに上昇してゆく。この時駆動用トランジスタＴ２のソース電圧が発光素子ＥＬの閾電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（発光素子ＥＬのリーク電流が駆動用トランジスタＴ２に流れる電流よりもかなり小さければ）駆動用トランジスタＴ２の電流はＣ１とＣｅｌを充電するのに使用される。この時駆動用トランジスタＴ２の閾値補正動作は完了しているため、駆動用トランジスタＴ２が流す電流は移動度μを反映したものとなる。具体的にいうと移動度が大きいものはこの時の電流量が大きく、ソースの上昇も早い。逆に移動度が小さいものは電流量が小さく、ソースの上昇は遅くなる（図４−１０）。これによって駆動用トランジスタＴ２のゲートソース間電圧は移動度を反映して小さくなり一定時間経過後に完全に移動度を補正するＶｇｓとなる。

最後にサンプリング用トランジスタＴ１をオフして書き込みが終了し発光期間（１１）になると、発光素子ＥＬを発光させる。駆動用トランジスタＴ２のゲートソース間電圧は一定であるので駆動用トランジスタＴ２は一定電流Ｉｄｓ’を発光素子ＥＬに流し、Ｖｅｌは発光素子ＥＬにＩｄｓ’という電流が流れる電圧まで上昇し、発光素子ＥＬは発光する（図４−１１）

本回路においても発光素子ＥＬは発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのため図中Ｂ点の電位も変化する。しかしながら、駆動用トランジスタＴ２のゲートソース間電圧は一定値に保たれているので発光素子ＥＬに流れる電流は変化しない。よって発光素子ＥＬのＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、発光素子ＥＬの輝度が変化することはない。

ここで本画素回路の駆動について考える。本駆動は前述の通り図３−１に示す駆動タイミングをとるが、電源ラインをＶｓｓからＶｃｃへ変化させた後、閾値補正動作を行うまでの時間が電源ラインのタイミングを共通にしているライン間で異なる。具体的にはＮ段目よりもＮ＋１段目の方が閾値補正を行うまでに電源ラインがＶｃｃという電位にいる時間が長い。これにより駆動用トランジスタのリーク電流、発光素子のリーク電流によって駆動用トランジスタのソース電圧はＮ段目よりもＮ＋１段目の方が上昇する。

基本的に閾値補正動作前に駆動用トランジスタのソース電圧が異なっても閾値補正動作において駆動用トランジスタのゲートソース間電圧Ｖｇｓがその閾値電圧Ｖｔｈよりも大きければ正常に閾値補正動作を行うことができる。しかしながら、発光輝度は閾値補正動作前における駆動用トランジスタのソース電圧に依存する。このため、本駆動では電源ラインのタイミングを共通化している最終段と次の段で（図３−１では３段目と４段目）閾値補正を行う際の駆動用トランジスタのソース電圧が急激に変化してしまう(１段目から３段目は緩やかに変化する）。

このため、表示装置の画面には、図５のように電源タイミングを共通化している複数のライン（以下、ブロックと呼ぶ）の周期でスジのようなムラが発生してしまう。なお、図ではムラを実際より誇張して表している。

本発明では上記問題点を対策するためにブロック内におけるサンプリング用トランジスタの走査方向を隣接するブロック間で逆転させることを提案する。図６に一例として本発明を適用した場合のタイミングを示す。このタイミングチャートは基本的に図３−１と同じである。本発明において図３−１の場合と異なる点は、電源電圧をＶｓｓからＶｃｃとしてから閾値補正動作を行うまでの時間が隣接するブロック間の隣接ラインで同じとなっている点と、画素に入力される信号電圧の出力順が隣接ブロック間で逆となっている点である。

本発明を用いることで隣接するブロック間の隣接ライン間で電源ラインをＶｃｃとしてから閾値補正動作を行うまでの時間を同じとすることができ、駆動用トランジスタや発光素子ＥＬのリーク電流になどによる駆動用トランジスタのソース電圧の上昇量を同じとすることができる。その結果、対策前では図５のように視認されるブロック間のスジムラを図７のようなシェーディングのようなムラに置き換えることができる。なお図５，７ではシェーディングムラを実際より誇張して表している。一般的に隣接ブロック間で急激に変わるスジのようなムラは１％程度の輝度差で視認されてしまうが、シェーディングのように緩やかに変化するムラは１％程度の輝度差では視認できないため、本発明を用いることでムラが視認されない均一な画質を得ることができる。また、本発明を用いることでブロックを構成するライン数を増やしてもムラが視認されないため、従来に比べてブロックを構成するライン数を増やすことが、つまりパネルのブロック数を減らすことができ、低コスト化が実現可能となっている。また、本発明はサンプリング用トランジスタのスキャン方向を隣接ブロック毎に反転する方式をとるため、ゲートドライバを内蔵しないパネルの場合、ユニットはゲートドライバ単位であることが望ましい。

図８−１は本発明にかかる表示装置の第２実施形態の全体構成を示すブロック図である。図示するように、本表示装置は、画素アレイ部１とこれを駆動する駆動部（３，４，５）とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、各画素２の各行に対応して配された電源ラインである給電線ＤＳとを備えている。駆動部（３，４，５）は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査する制御用スキャナ（ライトスキャナ）４と、この線順次走査に合わせて各給電線ＤＳに第１電位と第２電位で切換る電源電圧を供給する電源スキャナ（ドライブスキャナ）５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する信号ドライバ（水平セレクタ）３とを備えている。なおライトスキャナ４は外部から供給されるクロック信号ＷＳｃｋに応じて動作し同じく外部から供給されるスタートパルスＷＳｓｐを順次転送することで、各走査線ＷＳに制御信号を出力している。ドライブスキャナ５は外部から供給されるクロック信号ＤＳｃｋに応じて動作し、同じく外部から供給されるスタートパルスＤＳｓｐを順次転送することで、給電線ＤＳの電位を線順次で切換えている。図１に示した第１実施形態と異なる点は、給電線ＤＳがブロック単位で共通化されていないことである。

図８−２は、図８−１に示した表示装置に含まれる画素２の具体的な構成を示す回路図である。図示するように本画素回路２は、有機ＥＬデバイスなどで代表される２端子型（ダイオード型）の発光素子ＥＬと、Ｎチャネル型のサンプリング用トランジスタＴ１と、同じくＮチャネル型の駆動用トランジスタＴ２と、薄膜タイプの保持容量Ｃ１とで構成されている。サンプリング用トランジスタＴ１はその制御端であるゲートが走査線ＷＳに接続し、その一対の電流端であるソース及びドレインの一方が信号線ＳＬに接続し、他方が駆動用トランジスタＴ２のゲートＧに接続している。駆動用トランジスタＴ２は、そのソース及びドレインの一方が発光素子ＥＬに接続し、他方が給電線ＤＳに接続している。本形態は駆動用トランジスタＴ２がＮチャネル型であり、その片方の電流端であるドレイン側が給電線ＤＳに接続し、もう片方の電流端であるソースＳ側が発光素子ＥＬのアノード側に接続している。発光素子ＥＬのカソードは所定のカソード電位Ｖｃａｔに固定されている。保持容量Ｃ１は駆動用トランジスタＴ２の電流端であるソースＳと制御端であるゲートＧとの間に接続している。かかる構成を有する画素２に対して、制御用スキャナ（ライトスキャナ）４は、走査線ＷＳを低電位と高電位の間で切り換えることで順次制御信号を出力し、画素２を行単位で線順次走査する。電源スキャナ（ドライブスキャナ）５は、線順次走査に合わせて各給電線ＤＳに第１電位Ｖｃｃと第２電位Ｖｓｓで切換る電源電圧を供給している。信号ドライバ（水平セレクタ３）は、線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓを供給している。

かかる構成において、サンプリング用トランジスタＴ１は、映像信号が基準電位Ｖｏｆｓから信号電位Ｖｓｉｇに立上る第１タイミングの後、制御信号が立上る第２タイミングから制御信号が立下ってオフする第３タイミングまでのサンプリング期間（第２タイミングから第３タイミングまでの間）に、信号電位Ｖｓｉｇをサンプリングして保持容量Ｃ１に書き込む。この時同時に駆動用トランジスタＴ２に流れる電流を保持容量Ｃ１に負帰還して駆動用トランジスタＴ２の移動度μに対する補正を保持容量Ｃ１に書き込まれた信号電位にかける。即ち第２タイミングから第３タイミングまでのサンプリング期間が、駆動用トランジスタＴ２に流れる電流を保持容量Ｃ１に負帰還する移動度補正期間にもなっている。

図８−２に示した画素回路は、上述した移動度補正機能に加え閾電圧補正機能も備えている。即ち電源スキャナ（ドライブスキャナ）５はサンプリング用トランジスタＴ１が信号電位Ｖｓｉｇをサンプリングする前に、第１タイミングで給電線ＤＳを第１電位Ｖｃｃから第２電位Ｖｓｓに切り換える。制御用スキャナ（ライトスキャナ）４は、同じくサンプリング用トランジスタＴ１が信号電位Ｖｓｉｇをサンプリングする前に、第２タイミングでサンプリング用トランジスタＴ１を導通させて信号線ＳＬから基準電位Ｖｏｆｓを駆動用トランジスタＴ２のゲートＧに印加すると共に、駆動用トランジスタＴ２のソースＳを第２電位Ｖｓｓにセットする。電源スキャナ（ドライブスキャナ）５は、第２タイミングの後の第３タイミングで、給電線ＤＳを第２電位Ｖｓｓから第１電位Ｖｃｃに切り換えて、駆動用トランジスタＴ２の閾電圧Ｖｔｈに相当する電圧を保持容量Ｃ１に保持しておく。かかる閾電圧補正機能より、本表示装置は画素毎にばらつく駆動用トランジスタＴ２の閾電圧Ｖｔｈの影響をキャンセルすることができる。なお、第１タイミングと第２タイミングの前後は問わない。

図８−２に示した画素回路２はさらにブートストラップ機能も備えている。即ちライトスキャナ４は、保持容量Ｃ１に信号電位Ｖｓｉｇが保持された時点で、サンプリング用トランジスタＴ１を非導通状態にして駆動用トランジスタＴ２のゲートＧを信号線ＳＬから電気的に切り離し、以って駆動用トランジスタＴ２のソース電位の変動にゲート電位が連動しゲートＧとソースＳ間の電圧Ｖｇｓを一定に維持する。発光素子ＥＬの電流／電圧特性が経時変動しても、ゲート電圧Ｖｇｓを一定に維持することができ、輝度の変化が生じない。

図９は、図８−２に示した画素の動作説明に供するタイミングチャートである。このタイミングチャートは時間軸を共通にして、走査線ＷＳの電位変化、給電線（電源ライン）ＤＳの電位変化、信号線ＳＬの電位変化を表してある。走査線ＷＳの電位変化は制御信号を表し、サンプリング用トランジスタＴ１の開閉制御を行っている。給電線ＤＳの電位変化は、電源電圧Ｖｃｃ，Ｖｓｓの切換えを表している。また信号線ＳＬの電位変化は入力信号の信号電位Ｖｓｉｇと基準電位Ｖｏｆｓの切換えを表している。またこれらの電位変化と並行に、駆動用トランジスタＴ２のゲートＧ及びソースＳの電位変化も表している。前述したようにゲートＧとソースＳの電位差がＶｇｓである。

このタイミングチャートは画素の動作の遷移に合わせて期間を（１）〜（７）のように便宜的に区切ってある。当該フィールドに入る直前の期間（１）では発光素子ＥＬが発光状態にある。その後線順次走査の新しいフィールドに入ってまず最初の期間（２）で給電線ＤＳを第１電位Ｖｃｃから第２電位Ｖｓｓに切り換える。次の期間（３）に進み入力信号をＶｓｉｇからＶｏｆｓに切り換える。さらに次の期間（４）でサンプリング用トランジスタＴ１をオンする。この期間（２）〜（４）で駆動用トランジスタＴ２のゲート電圧及びソース電圧を初期化する。その期間（２）〜（４）は閾電圧補正のための準備期間であり、駆動用トランジスタＴ２のゲートＧがＶｏｆｓに初期化される一方、ソースＳがＶｓｓに初期化される。続いて閾値補正期間（５）で実際に閾電圧補正動作が行われ、駆動用トランジスタＴ２のゲートＧとソースＳとの間に閾電圧Ｖｔｈに相当する電圧が保持される。実際にはＶｔｈに相当する電圧が、駆動用トランジスタＴ２のゲートＧとソースＳとの間に接続された保持容量Ｃ１に書き込まれることになる。

なお図９に示した実施例では、閾値補正期間（５）は３回に分けており、時分割的に閾電圧補正動作を行っている。各閾電圧補正期間（５）の間には待機期間（５ａ）が挿入されている。この様に閾電圧補正期間（５）を分割して閾電圧補正動作を複数回繰り返すことにより、Ｖｔｈに相当する電圧を保持容量Ｃ１に書き込むようにしている。但し本発明はこれに限られるものではなく、１回の閾電圧補正期間（５）で補正動作を行うことも可能である。

この後、書込動作期間／移動度補正期間（６）に進む。ここで映像信号の信号電位ＶｓｉｇがＶｔｈに足し込まれる形で保持容量Ｃ１に書き込まれると共に、移動度補正用の電圧ΔＶが保持容量Ｃ１に保持された電圧から差し引かれる。この書込み期間／移動度補正期間（６）では、信号線ＳＬが信号電位Ｖｓｉｇにある時間帯にサンプリング用トランジスタＴ１を導通状態にする必要がある。この後発光期間（７）に進み、信号電位Ｖｓｉｇに応じた輝度で発光素子が発光する。その際信号電位Ｖｓｉｇは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子ＥＬの発光輝度は駆動用トランジスタＴ２の閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることはない。なお発光期間（７）の最初でブートストラップ動作が行われ、駆動用トランジスタＴ２のゲートＧ／ソースＳ間電圧Ｖｇｓを一定に維持したまま、駆動用トランジスタＴ２のゲート電位及びソース電位が上昇する。

引き続き図１０−１〜図１２を参照して、図８−２に示した画素回路の動作を詳細に説明する。まず図１０−１に示したように発光期間（１）では、電源電位がＶｃｃにセットされ、サンプリング用トランジスタＴ１はオフしている。このとき駆動用トランジスタＴ２は飽和領域で動作するようにセットされているため、発光素子ＥＬに流れる駆動電流Ｉｄｓは駆動用トランジスタＴ２のゲートＧ／ソースＳ間に印加される電圧Ｖｇｓに応じて、前述したトランジスタ特性式で示される値を取る。

続いて図１０−２に示すように準備期間（２），（３）に入ると給電線（電源ライン）の電位をＶｓｓにする。このときＶｓｓは発光素子ＥＬの閾電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さくなるように設定している。即ちＶｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔであるので、発光素子ＥＬは消灯し、電源ライン側が駆動用トランジスタＴ２のソースとなる。このとき発光素子ＥＬのアノードはＶｓｓに充電される。

さらに図１０−３に示すように次の準備期間（４）に入ると、信号線ＳＬの電位がＶｏｆｓになる一方サンプリング用トランジスタＴ１がオンして、駆動用トランジスタＴ２のゲート電位をＶｏｆｓとする。この様にして発光時における駆動用トランジスタＴ２のソースＳ及びゲートＧが初期化され、このときのゲートソース間電圧ＶｇｓはＶｏｆｓ−Ｖｓｓの値となる。Ｖｇｓ＝Ｖｏｆｓ−Ｖｓｓは駆動用トランジスタＴ２の閾電圧Ｖｔｈよりも大きな値となるように設定されている。この様にＶｇｓ＞Ｖｔｈになるように駆動用トランジスタＴ２を初期化することで、次に来る閾電圧補正動作の準備が完了する。

続いて図１０−４に示すように閾電圧補正期間（５）に進むと、給電線ＤＳ（電源ライン）の電位がＶｃｃに戻る。電源電圧をＶｃｃとすることで発光素子ＥＬのアノードが駆動用トランジスタＴ２のソースＳとなり、図示のように電流が流れる。このとき発光素子ＥＬの等価回路は図示のようにダイオードＴｅｌと容量Ｃｅｌの並列接続で表される。アノード電位（即ちソース電位Ｖｓｓ）がＶｃａｔ＋Ｖｔｈｅｌよりも低いので、ダイオードＴｅｌはオフ状態にあり、そこに流れるリーク電流は駆動用トランジスタＴ２に流れる電流よりもかなり小さい。よって駆動用トランジスタＴ２に流れる電流はほとんどが保持容量Ｃ１と等価容量Ｃｅｌを充電するために使われる。

図１０−５は図１０−４に示した閾電圧補正期間（５）における駆動用トランジスタＴ２のソース電圧の時間変化を表している。図示するように、駆動用トランジスタＴ２のソース電圧（即ち発光素子ＥＬのアノード電圧）は時間と共にＶｓｓから上昇する。閾電圧補正期間（５）が経過すると駆動用トランジスタＴ２はカットオフし、そのソースＳとゲートＧとの間の電圧ＶｇｓはＶｔｈとなる。このときソース電位はＶｏｆｓ−Ｖｔｈで与えられる。この値Ｖｏｆｓ−Ｖｔｈは依然としてＶｃａｔ＋Ｖｔｈｅｌよりも低くなっていれば、発光素子ＥＬは遮断状態にある。

図１０−５のグラフに示したように、駆動用トランジスタＴ２のソース電圧は時間と共に上昇していく。しかしながら本例では駆動用トランジスタＴ２のソース電圧がＶｏｆｓ−Ｖｔｈに達する前に、１回目の閾電圧補正期間（５）が終わるため、サンプリング用トランジスタＴ１がオフし、待機期間（５ａ）に入る。図１１−１はこの待機期間（５ａ）における画素回路の状態を表している。この１回目の待機期間（５ａ）では駆動用トランジスタＴ２のゲートＧ／ソースＳ間電圧Ｖｇｓは依然としてＶｔｈよりも大きいため、図示のように電源Ｖｃｃから駆動用トランジスタＴ２を通って保持容量Ｃ１に電流が流れる。これにより駆動用トランジスタＴ２のソース電圧が上昇するが、サンプリング用トランジスタＴ１がオフでゲートＧがハイインピーダンスにあるため、ゲートＧの電位もソースＳの電位上昇に合わせて上昇していく。即ちこの１回目の待機期間（５ａ）ではブートストラップ動作で駆動用トランジスタＴ２のソース電位及びゲート電位が共に上昇していく。このとき発光素子ＥＬには引き続き逆バイアスがかかっているため、発光素子ＥＬが発光することはない。

この後１Ｈ経過して再び信号線ＳＬの電位がＶｏｆｓとなったときサンプリング用トランジスタＴ１をオンして２回目の閾電圧補正動作を開始する。この後２回目の閾電圧補正期間（５）が経過したら２回目の待機期間（５ａ）に移る。この様に閾電圧補正期間（５）と待機期間（５ａ）を繰り返すことで、最終的に駆動用トランジスタＴ２のゲートＧ／ソースＳ間電圧はＶｔｈに相当する電圧に達する。このとき駆動用トランジスタＴ２のソース電位はＶｏｆｓ−Ｖｔｈで、Ｖｃａｔ＋Ｖｔｈｅｌよりも小さくなっている。

次に図１１−２に示すように信号書込み期間／移動度補正期間（６）に入ると、信号線ＳＬの電位をＶｏｆｓからＶｓｉｇに切り換えた後、サンプリング用トランジスタＴ１をオンする。このとき信号電位Ｖｓｉｇは階調に応じた電圧となっている。駆動用トランジスタＴ２のゲート電位はサンプリング用トランジスタＴ１をオンしているためＶｓｉｇとなる。一方ソース電位は電源Ｖｃｃから電流が流れるため時間と共に上昇していく。この時点でも駆動用トランジスタＴ２のソース電位が発光素子ＥＬの閾電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を超えていなければ、駆動用トランジスタＴ２から流れる電流はもっぱら等価容量Ｃｅｌと保持容量Ｃ１の充電に使われる。このとき既に駆動用トランジスタＴ２の閾電圧補正動作は完了しているため、駆動用トランジスタＴ２が流す電流は移動度μを反映したものとなる。具体的に言うと移動度μが大きい駆動用トランジスタＴ２はこのときの電流量が大きく、ソースの電位上昇分ΔＶも大きい。逆に移動度μが小さい場合駆動用トランジスタＴ２の電流量が小さく、ソースの上昇分ΔＶは小さくなる。かかる動作により駆動用トランジスタＴ２のゲート電圧Ｖｇｓは移動度μを反映してΔＶだけ圧縮され、移動度補正期間（６）が完了した時点で完全に移動度μを補正したＶｇｓが得られる。

図１１−３は、上述した移動度補正期間（６）における駆動用トランジスタＴ２のソース電圧の時間的な変化を示すグラフである。図示するように駆動用トランジスタＴ２の移動度が大きいとソース電圧は速く上昇し、それだけＶｇｓが圧縮される。即ち移動度μが大きいとその影響を打ち消すようにＶｇｓが圧縮され、駆動電流が抑制できる。一方移動度μが小さい場合駆動用トランジスタＴ２のソース電圧はそれほど速く上昇しないので、Ｖｇｓも強く圧縮を受けることはない。したがって移動度μが小さい場合、駆動用トランジスタのＶｇｓは小さい駆動能力を補うように大きな圧縮がかからない。

図１２は発光期間（７）の動作状態を表している。この発光期間（７）ではサンプリング用トランジスタＴ１をオフして発光素子ＥＬを発光させる。駆動用トランジスタＴ２のゲートソース間電圧Ｖｇｓは一定に保たれており、駆動用トランジスタＴ２は前述した特性式に従って一定の電流Ｉｄｓ´を発光素子ＥＬに流す。発光素子ＥＬのアノード電圧（即ち駆動用トランジスタＴ２のソース電圧）は発光素子ＥＬにＩｄｓ´という電流が流れるため、Ｖｘまで上昇しこれがＶｃａｔ＋Ｖｔｈｅｌを超えた時点で発光素子ＥＬが発光する。発光素子ＥＬは発光時間が長くなるとその電流／電圧特性は変化してしまう。そのため図１１−３に示したソースＳの電位が変化する。しかしながら駆動用トランジスタＴ２のゲートソース間電圧Ｖｇｓはブートストラップ動作により一定値に保たれているので、発光素子ＥＬに流れる電流Ｉｄｓ´は変化しない。よって発光素子ＥＬの電流／電圧特性が劣化しても、一定の駆動電流Ｉｄｓ´が常に流れていて、発光素子ＥＬの輝度が変化することはない。

ところで表示装置の高精細化及び高速化が進むと、１Ｈ期間が短くなるが、この場合でも、最後の１Ｈ以内に閾電圧補正動作及び信号電位書込動作を完了する必要がある。その際入力信号や制御信号のトランジェントを考慮した上で、信号線に対するＶｏｆｓの入力、閾電圧補正動作、サンプリング用トランジスタＴ１のオフ動作、信号線ＳＬに対する信号電位Ｖｓｉｇの入力、信号電位書込動作、サンプリング用トランジスタＴ１のオフ動作を１Ｈ以内に行わなければならない。しかしながら実際には表示装置の高精細化及び高速化が進むと、１Ｈが相当程度短縮化されるため、１Ｈ以内に閾電圧補正動作及び信号電位書込動作を完了することが困難である。

本発明は上述した問題点に対処するため、複数の水平期間を合成し、閾電圧補正動作をその合成した期間の一部で共通に行うものである。その後合成期間の残りの部分で順に信号電位書込動作を行う。図１３はその一例として、２水平期間（２Ｈ）を合成した場合の動作シーケンスを模式的に示したタイミングチャートである。なお比較のため前述した参考例の動作シーケンスを本タイミングチャートの上段に示し、本発明の動作シーケンスを下段に示してある。参考例の動作シーケンスでは、入力信号は１Ｈ単位でＶｏｆｓとＶｓｉｇの間を切換る。Ｎライン目のサンプリング用トランジスタＴ１（Ｎ）には３個のパルスＰ０，Ｐ１，Ｐ２を含む制御信号が順次印加される。このパルスＰ０，Ｐ１，Ｐ２に応じてサンプリング用トランジスタＴ１（Ｎ）がオンする。位相が１Ｈ後方にシフトして同じくパルスＰ０，Ｐ１，Ｐ２を含む制御信号がＮ＋１ライン目のサンプリング用トランジスタＴ１（Ｎ＋１）に印加される。一番目の１Ｈ期間では入力信号がＶｏｆｓのときサンプリング用トランジスタＴ１（Ｎ）が制御パルスＰ１に応じてオンし、閾電圧補正動作を行う。その後同じ１Ｈ期間で入力信号が信号電位Ｖｓｉｇ１になると、サンプリング用トランジスタＴ１（Ｎ）が制御パルスＰ２に応じてオンし、信号電位書込動作を行う。この様にしてＮライン目のサンプリング用トランジスタＴ１（Ｎ）は１番目の水平期間で閾電圧補正動作及び信号電位書込動作を完了する。なおこのとき次のラインのサンプリング用トランジスタＴ１（Ｎ＋１）は制御パルスＰ０に応じてオンし、１回目の閾電圧補正動作を行っている。

２番目の水平期間に進むと、入力信号がＶｏｆｓのとき、Ｎ＋１ライン目のサンプリング用トランジスタＴ１（Ｎ＋１）が制御パルスＰ１に応じてオンし、２回目の閾電圧補正動作を行う。続いて入力信号がＶｏｆｓからＶｓｉｇ２に切換ると、サンプリング用トランジスタＴ１（Ｎ＋１）は制御パルスＰ２に応じてオンし、信号電位書込動作を行う。この様にして、各ラインのサンプリング用トランジスタは、１Ｈ内で閾電圧補正動作と信号電位書込動作を行っている。本参考例では１回の閾電圧補正動作で補正が完了しないため、２回に分けて繰り返し閾電圧補正動作を行っている。

これに対し本発明にかかる動作シーケンスでは、ライトスキャナは複数の走査線（本実施例では２本）の各々に割り当てられている走査期間（１Ｈ）を合わせて第１期間及び第２期間を含む合成期間としている。換言すると、この合成走査期間は２Ｈに相当する。第１期間で２本の走査線（ＮラインとＮ＋１ライン）に一斉に制御信号Ｐ１を出力して、一斉に閾電圧補正動作を実行する。続いて第２期間で２本の走査線（ラインＮとラインＮ＋１）に順次制御信号Ｐ２を出力して、順次信号電位書込動作を実行している。図示の例では入力信号は合成走査期間２Ｈの前半に相当する第１期間ではＶｏｆｓであり、後半の第２期間では順にＶｓｉｇ１からＶｓｉｇ２に変化する。このときＮライン目のサンプリング用トランジスタＴ１（Ｎ）は制御信号パルスＰ２に応じてオンし、Ｖｓｉｇ１をサンプリングする。続いてＮ＋１ライン目のサンプリング用トランジスタＴ１（Ｎ＋１）が制御信号パルスＰ２に応じてオンし、Ｖｓｉｇ２をサンプリングする。

図１４は、電源ラインの電位変化を含めた本発明の動作シーケンスの全体構成を示すタイミングチャートである。図示するように、Ｎライン目とＮ＋１ライン目において補正準備期間及び閾電圧補正期間でサンプリング用トランジスタＴ１（Ｎ），Ｔ１（Ｎ＋１）に印加される制御信号波形は共通である。一方Ｎライン目の画素に対する信号書込み時間とＮ＋１ライン目の画素に対する信号書込み時間の差は、１Ｈ以下となっている。さらに電源ラインＤＳがＶｓｓになる時間（非発光期間開始タイミング）もＮライン目とＮ＋１ライン目の差は１Ｈ未満となっている。非発光時に駆動用トランジスタのゲートをＶｏｆｓとしソースをＶｓｓとした後、電源ラインをＶｓｓからＶｃｃに切換えて分割閾電圧補正動作を行う。その後移動度補正を行いながら信号電位Ｖｓｉｇ１，Ｖｓｉｇ２をそれぞれのラインの保持容量に書込み、発光素子ＥＬを発光させている。以上のように本動作シーケンスでは、第２期間で１走査期間（１Ｈ）より小さい位相差で順次制御信号を各走査線ＷＳ（Ｎ，Ｎ＋１）に出力している。電源スキャナは、第１期間で閾電圧補正動作を実行するため複数本の走査線ＷＳ（Ｎ，Ｎ＋１）に対応した複数本の給電線ＤＳに対して低電位Ｖｓｓを供給した後一斉に高電位Ｖｃｃに切り換えている。その際第１期間で１走査期間（１Ｈ）より小さい位相差で順次複数本の給電線ＤＳ（Ｎ，Ｎ＋１）に低電位Ｖｓｓを供給した後、一斉に高電位Ｖｃｃに切換えている。

以上のように本発明では所定本数ごとに走査線を区分してブロック化し、且つ所定本数の走査線の各々に割り当てられた走査線を合成して、第１期間及び第２期間に分かれた１合成期間としている。図１４に示したタイミングチャートでは理解を容易にするため２本ごとに走査線を区分してブロック化し、且つ２本の走査線の各々に割り当てられた１水平期間（１Ｈ）を合成して、第１期間及び第２期間に分かれた１合成期間（２Ｈ）としている。図１４のタイミングチャートは、Ｎライン目の走査線とＮ＋１ライン目の走査線からなる１ブロック分の動作シーケンスを表している。

図１５Ａは、Ｎライン目の画素に含まれる駆動用トランジスタＴ２のゲート電位及びソース電位の変化を表した波形図である。ゲートＧ及びソースＳの電位波形に対応して、電源ラインＤＳの変化、サンプリング用トランジスタＴ１の制御信号の変化及び信号線ＳＬに供給される入力信号の電位変化も表してある。Ｎライン目の画素は電源ラインＤＳの電位変化やサンプリング用トランジスタＴ１の制御信号及び入力信号の変化に応じて、補正準備期間（４）、閾値補正期間（５）信号書込み期間（６）などで所定の動作を行う。

準備期間（４）では駆動用トランジスタＴ２のゲートＧがＶｏｆｓに設定され、ソースＳがＶｓｓに設定される。その後１回目の閾電圧補正期間（５）及び待機期間（５ａ）の後、２回目の閾電圧補正期間（５）でゲートＧとソースＳとの間の電圧ＶｇｓがＶｔｈに相当する電圧で固定される。

続いて移行期間（５ｂ）の後信号書込み期間（６）に入って信号電位Ｖｓｉｇ１の書込動作を行う。Ｎライン目の画素では、２回目の閾電圧補正期間（５）が終わって信号電位書込み期間（６）に入るまでの移行期間（５ｂ）が非常に短い。移行期間（５ｂ）では駆動用トランジスタＴ２の電流リークが若干あるため、ゲートＧ及びソースＳの電位は変動する。しかしながらＮライン目の画素では移行期間（５ｂ）が非常に短いため、駆動用トランジスタＴ２の電流リークの影響はほとんど見られず、ソースＳの電位変動はほとんどない。

図１５Ｂは、Ｎ＋１ライン目の画素に属する駆動用トランジスタＴ２のゲートＧ及びソースＳの電位変化を示す波形図である。前述した様にラインＮとラインＮ＋１は同一ブロックに属しており、閾電圧補正動作はブロック単位で一括して行われるが、信号電位書込動作はブロック内で順次行われる。そのため信号書込み期間（６）はＮライン目の画素に比べＮ＋１ライン目の画素が後方にシフトする。よって図１５Ｂのタイミングチャートに示すように、２回目の閾電圧補正期間（５）から信号電位書込み期間（６）の間に介在する移行期間（５ｂ）はＮライン目の画素に比べＮ＋１ライン目の画素が長くなっている。従って駆動用トランジスタＴ２の電流リークの影響を強く受け、点線の丸印で囲むように駆動用トランジスタＴ２のゲートＧ及びソースＳの電位が上昇してしまう。特にソースＳの電位上昇により、ゲート電位Ｇが上昇する。これによって保持容量Ｃ１に書き込まれる信号電位のダイナミックレンジが小さくなってしまい、Ｎ＋１ライン目の画素は所望の輝度が取れず、Ｎライン目の画素に比べて輝度が下ってしまう。

ＮラインとＮ＋１ラインからなるブロックの動作が終わって次のブロックに進むと、Ｎ＋２ラインとＮ＋３ラインに対する動作がＮライン及びＮ＋１ラインの動作と同じ様に繰り返される。即ちＮ＋２ラインの画素の移行期間は短く、Ｎ＋３ラインの画素では閾電圧補正期間から信号書込み期間までの間の移行期間が長くなる。隣り合うブロック間で互いに隣接するＮ＋１ラインでは移行期間が長く、Ｎ＋２ラインでは移行期間が短い。従ってブロックの境界で移行期間が大きく異なることになり、輝度のむらがはっきりと現れてしまう。

本発明では上述した問題点に対処するため、隣り合うブロックで、各走査線に順次制御信号を出力して線順次走査を行う方向を互いに逆にしている。これにより隣り合うブロック間で互いに隣り合うラインに属する画素は、閾電圧補正動作を完了してから信号電位書込動作に入るまでの移行時間が同一になる。これにより隣り合うブロックの境界で互いに隣り合う一対のライン間に輝度の違いが現れず、むらの目立たない表示が得られる。

図１５Ｃは本発明の動作シーケンスを示すタイミングチャートである。本実施形態は一例として２本の走査線を１ブロックとし２水平期間（２Ｈ）を１合成期間とした場合である。図１５Ｃの例では、ＮラインとＮ＋１ラインを１ブロックとし、Ｎ＋２ラインとＮ＋３ラインを次のブロックにしている。従って互いに隣り合うブロックの境界はＮ＋１ラインとＮ＋２ラインの間になる。タイミングチャートに示すように、互いに隣り合うブロック間で、信号書き込み順及び電源ラインの電位切換え順、さらには信号入力順を反転させている。

この様に隣り合うブロックで信号書き込み時行う線順次走査の方向を反転することで、閾値補正動作を終了してから信号書込動作に入るまでの移行時間が、Ｎ＋１ラインとＮ＋２ラインで同じになっている。なおＮ＋１ラインとＮ＋２ラインは別々のブロックに属するため、電源ライン（Ｎ）と電源ライン（Ｎ＋２）の切換えタイミングは位相差が２Ｈである。またサンプリング用トランジスタＴ１（Ｎ＋１）とＴ１（Ｎ＋２）に印加する制御信号パルスの位相差も１合成期間である２Ｈとなっている。これに合わせて入力信号はＶｓｉｇ（Ｎ）、Ｖｓｉｇ（Ｎ＋１）、Ｖｓｉｇ（Ｎ＋３）、Ｖｓｉｇ（Ｎ＋２）の順で変化している。つまりブロック間の線順次走査の反転に合わせて、Ｖｓｉｇ（Ｎ＋３）とＶｓｉｇ（Ｎ＋２）が入れ替わっている。

閾電圧補正動作を終了してから信号電位書込動作に入るまでの移行時間を図１５Ｃのタイミングチャートのように設定することで、別々のブロックに属するＮ＋１ライン目の画素とＮ＋２ライン目の画素の間で駆動用トランジスタの電流リーク量をほぼ同じとすることができ、参考例では視認されていたＮ＋１ライン目の画素とＮ＋２ライン目の画素との間の輝度差が目立たなくなる。これにより周期的なむらのない均一な画質を得ることができる。このような書込動作を実現するため、信号出力は隣接する合成期間で逆にする必要がある。

図１５Ｄは画素アレイ部１に表示される画面の状態を示した模式的な平面図である。この参考例は画素アレイ部１に４００本の走査線（４００ライン）が形成され、これが１００本ずつに束ねられて４個のブロックＢ１，Ｂ２，Ｂ３，Ｂ４に分割した例である。前述した様に閾電圧補正動作はブロック順次で各ブロックごと一括して行われる。一方信号電位書込動作は各ブロック内で線順次に行われる。本参考例は各ブロックＢ１〜Ｂ４で、それぞれ線順次走査の方向を上から下にした場合である。換言すると隣り合うブロック間で線順次走査の方向を反転させていない場合である。

最初にブロックＢ１で閾電圧補正動作を一括して行い、続いて信号書き込みのための線順次走査を上から下に向かって行う。下に進むほど閾電圧補正動作が終わってから信号書込動作に入るまでの移行時間が長くなるため、その分電流リーク量が大きくなり輝度が低下する。図示の画面はブロックＢ１内で上から下に向かってわずかではあるが輝度が低下していく。これは移行時間が長くなるにつれ電流リークが増え、輝度が低下するためである。以下本明細書では説明の都合上移行時間をリーク時間と定義し直すことにする。

次のブロックＢ２で再び一括して閾電圧補正動作を行った後、信号書込動作を線順次走査で行う。線順次走査の方向はブロックＢ１と同じくブロックＢ２でも画面の上から下に向かっている。よってブロックＢ２内で輝度は上から下に向かって徐々に輝度が低下している。

ここでブロックＢ１とブロックＢ２の境界に着目すると、ブロックＢ１の最後のラインのリーク時間は最も長くなっている。これと隣り合うブロックＢ２の最初のラインはリーク時間が最も短い。従ってブロックＢ１とブロックＢ２の境界で互いに隣り合うラインのリーク時間が最も大きく相違しており、この境界に沿って一番大きな輝度の差が生じる。従って画素アレイ部１の画面を全体的に見た場合、図示のようにブロックＢ１，Ｂ２，Ｂ３，Ｂ４単位で帯状のむらが視認されることになり、画面のユニフォーミティが悪くなる。

図１５Ｅは本発明の動作シーケンスに従って画素アレイ部１上に表示される画面の状態を示した模式的な平面図である。図１５Ｄと同様に、画素アレイ部１に含まれる４００本の走査線（４００ライン）は４つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４に１００本ずつ別れている。ブロックＢ１の線順次走査とブロックＢ２の線順次走査は方向が反転している。同様にブロックＢ２とＢ３でも線順次走査の方向は反転している。さらにＢ３とＢ４の間でも線順次走査の方向は互いに反転している。最初のブロックＢ１に着目すると、信号書き込みのための線順次走査は上から下に向かって進む。従ってブロックＢ１の最終ラインのリーク時間が最も長い。続いてブロックＢ２になると逆に線順次走査は下から上に向かって行われる。よってブロックＢ２の先頭に位置するラインが最もリーク時間が長くなる。ブロックＢ１とブロックＢ２の境界に着目すると互いに隣り合うラインは最もリーク時間が長くなっており、両者の輝度差はない。換言するとブロックＢ１とブロックＢ２の境界で輝度差は現れない。

続いてブロックＢ２のＢ３の境界に着目すると、ブロックＢ２側の最終ラインのリーク時間は最も短い。ブロックＢ３は線順次走査をブロックＢ２とは逆に上から下に向かって行うため、Ｂ３の最初のラインのリーク時間が最も短い。よってブロックＢ２とブロックＢ３の境界で互いに隣り合うラインはリーク時間が共に最も短く、輝度差はない。従ってブロックＢ２とブロックＢ３の間で顕著な輝度むらはなく、均一な輝度分布が得られる。

本発明にかかる表示装置は、図１６に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。

本発明にかかる表示装置は、図１７に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。

以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。

図１８は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。

図１９は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。

図２０は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。

図２１は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。

図２２は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。

本発明にかかる表示装置の第１実施形態を示す全体的なブロック図である。 第１実施形態の回路構成を示す回路図である。 第１実施形態の動作説明に供する参考タイミングチャートである。 第１実施形態の動作説明に供する別の参考タイミングチャートである。 第１実施形態の動作説明に供する模式図である。 同じく第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供するグラフである。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供する模式図である。 第１実施形態の動作説明に供するグラフである。 第１実施形態の動作説明に供する模式図である。 表示装置の参考例の表示状態を示すを示す模式的な平面図である。 第１実施形態の動作説明に供するタイミングチャートである。 第１実施形態にかかる表示装置の表示状態を示す模式的な平面図である。 本発明にかかる表示装置の第２実施形態の全体構成を示すブロック図である。 図８−１に示した表示装置に形成される画素の一例を示す回路図である。 図８−２に示した画素の動作を示すタイミングチャートである。 図８−２に示した画素の動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供するグラフである。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供するグラフである。 同じく動作説明に供する模式図である。 図８−２に示した画素の動作説明に供するタイミングチャートである。 図８−１に示した表示装置の駆動方法を示すタイミングチャートである。 同じく表示装置の動作説明に供する波形図である。 同じく表示装置の動作説明に供する波形図である。 本発明の第２実施形態にかかる表示装置の駆動方法を示すタイミングチャートである。 参考例にかかる表示装置の画面を示す模式図である。 本発明にかかる表示装置の画面を示す模式図である。 本発明にかかる表示装置のデバイス構成を示す断面図である。 本発明にかかる表示装置のモジュール構成を示す平面図である。 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。 従来の表示装置の一例を示す回路図である。 従来の表示装置の問題点を表すグラフである。 従来の表示装置の別の例を示す回路図である。

符号の説明

１・・・画素アレイ、２・・・画素、３・・・水平セレクタ（信号ドライバ）、４・・・制御用スキャナ、５・・・電源スキャナ、Ｔ１・・・サンプリング用トランジスタ、Ｔ２・・・駆動用トランジスタ、Ｃ１・・・保持容量、ＥＬ・・・発光素子、ＷＳ・・・走査線、ＤＳ・・・給電線、ＳＬ・・・信号線

Claims (10)

1. 行状に配された走査線と、列状に配された信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備えた画素アレイ部と、
   該走査線及び信号線を介して各画素を駆動する駆動部とからなり、
   前記駆動部は、所定本数ごとに走査線を区分してブロック化し、行列状の画素をブロック単位で順次駆動するブロック順次駆動と、
   各ブロック内で、各走査線を走査して画素を行単位で順次駆動する線順次駆動とを行い、
   隣り合うブロック間で、該線順次駆動の走査方向が互いに逆になる様に制御する表示装置。
2. 前記駆動部は、列状の信号線に階調に応じた信号電位と所定の基準電位を有する映像信号を供給する信号セレクタと、行状の走査線に順次制御信号を供給するライトスキャナと、各走査線と平行に配された給電線に高電位と低電位で切り換わる電源電圧を供給するドライブスキャナとを有し、
   前記画素は、一方の電流端が信号線に接続し制御端が走査線に接続したサンプリング用トランジスタと、ドレイン側となる電流端が給電線に接続しゲートとなる制御端が該サンプリング用トランジスタの他方の電流端に接続した駆動用トランジスタと、該駆動用トランジスタのソース側となる電流端に接続した発光素子と、該駆動用トランジスタのソースとゲートとの間に接続した保持容量とを有し、
   前記ドライブスキャナは、行状の給電線を所定本数づつまとめてブロック化し、ブロック単位で順に位相をずらして高電位と低電位を切換えてブロック順次駆動を行い、且つブロック内では同じ位相で所定本数の給電線の電位を切り換え、
   前記ライトスキャナは、各ブロック内で水平周期ごとに順次各走査線に制御信号を供給する線順次駆動を行い、且つ隣り合うブロック間で該線順次駆動の走査方向を互いに逆になる様に制御する請求項１記載の表示装置。
3. 前記電源スキャナは、ブロック順次駆動において、各給電線を一斉に高電位から低電位に切り換えて該駆動用トランジスタのソース電圧を下げた後各給電線を一斉に低電位から高電位に戻す補正準備動作を行う一方、
   前記ライトスキャナは、線順次駆動において、前記信号線が基準電位の時、各走査線に制御信号を供給し該サンプリング用トランジスタをオンして該駆動用トランジスタのソース電圧を上げ、駆動用トランジスタのゲートとソース間の電圧がその閾電圧に向うように該保持容量を放電する補正動作を行う請求項２記載の表示装置。
4. 前記ライトスキャナは、線順次駆動において、前記信号線が信号電位の時、各走査線に制御信号を供給し該サンプリング用トランジスタをオンして信号電位を該保持容量に書き込む書込動作を行い、
   前記信号セレクタは、隣り合うブロック間で、各信号線に供給する信号電位の順番を互いに逆にする請求項２記載の表示装置。
5. 前記電源スキャナは、各ブロックに対応して分割した複数のゲートドライバからなる請求項２記載の表示装置。
6. 各画素は少なくとも、サンプリング用トランジスタと、駆動用トランジスタと、保持容量と、発光素子とを備え、
   前記サンプリング用トランジスタは、その制御端が該走査線に接続し、その一対の電流端が該信号線と該駆動用トランジスタの制御端との間に接続し、
   前記駆動用トランジスタは、一対の電流端の一方が該発光素子に接続し、他方が電源に接続し、
   前記保持容量は、該駆動用トランジスタの制御端と電流端との間に接続し、
   前記駆動部は少なくとも、各走査線に制御信号を供給するライトスキャナと、各信号線に信号電位と基準電位とを切り換えて供給する信号セレクタとを有し、
   前記サンプリング用トランジスタは、該信号線が基準電位にある時該走査線に供給された制御信号に応じて閾電圧補正動作を行い、該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に書き込むとともに、該信号線が信号電位にある時該走査線に供給された制御信号に応じて信号電位書込動作を行い、該信号線から信号電位をサンプリングして該保持容量に書き込み、
   前記駆動用トランジスタは、該保持容量に書き込まれた信号電位に応じた駆動電流を該発光素子に供給して発光させ、
   前記ライトスキャナは、所定本数ごとに走査線を区分してブロック化し、且つ所定本数の走査線の各々に割り当てられた走査期間を合成して、第１期間及び第２期間に分かれた一合成期間とし、
   前記ライトスキャナは、各ブロックを順次合成期間毎に選択して画素アレイ部をブロック順次駆動するとともに、
   各合成期間の該第１期間で、一ブロックに属する所定本数の走査線に一斉に制御信号を供給して、ブロック単位で閾電圧補正動作を実行し、
   該第２期間で、一ブロックに属する所定本数の走査線に順次制御信号を出力して線順次駆動を行い、以って画素の行毎に順次信号電位書込動作を実行し、
   隣り合うブロックで、各走査線に順次制御信号を出力して線順次駆動を行う走査方向を互いに逆にする請求項１記載の表示装置。
7. 前記ライトスキャナは、各ブロックに対応して分割した複数のゲートドライバからなる請求項６記載の表示装置。
8. 隣り合うブロック間で互いに隣り合う行に属する画素は、閾電圧補正動作を完了してから信号電位書込動作に入るまでの時間が同一である請求項６記載の表示装置。
9. 行状に配された走査線と、列状に配された信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備えた画素アレイ部と、
   該走査線及び信号線を介して各画素を駆動する駆動部とからなり、
   前記駆動部は、所定本数ごとに走査線を区分してブロック化し、行列状の画素をブロック単位で順次駆動するブロック順次駆動と、
   各ブロック内で、各走査線を走査して画素を行単位で順次駆動する線順次駆動とを行い、
   隣り合うブロック間で、該線順次駆動の走査方向を互いに逆になる様に制御する表示装置の駆動方法。
10. 本体部と、該本体部に入力する情報若しくは本体部から出力された情報を表示する表示部とからなり、
    前記表示部は、行状に配された走査線と、列状に配された信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備えた画素アレイ部と、
    該走査線及び信号線を介して各画素を駆動する駆動部とからなり、
    前記駆動部は、所定本数ごとに走査線を区分してブロック化し、行列状の画素をブロック単位で順次駆動するブロック順次駆動と、
    各ブロック内で、各走査線を走査して画素を行単位で順次駆動する線順次駆動とを行い、
    隣り合うブロック間で、該線順次駆動の走査方向が互いに逆になる様に制御する電子機器。

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