JP2008217902A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

Abstract

【課題】双方向シフトレジスタを構成するトランジスタのしきい値電圧シフトを抑制し、当該シフトレジスタの誤動作を防止する。
【解決手段】双方向単位シフトレジスタは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１のゲートに接続する第１および第２プルダウン回路４１，４２を備える。第１プルダウン回路４１は、トランジスタＱ１のゲートを入力端とし、上記クロック信号ＣＬＫにより活性化されるインバータ、およびその出力に応じてトランジスタＱ１のゲートを放電するトランジスタＱ５Ａを含む。第２プルダウン回路４２は、第１トランジスタＱ１のゲートを入力端とし、上記第１クロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫにより活性化されるインバータの出力に応じて第１ノードを放電するトランジスタＱ５Ａとを含む。
【選択図】図８

Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

また、ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

例えば液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。

例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。

このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタ（以下「双方向シフトレジスタ」と称す）が提案されている。

例えば、下記の特許文献１の図１３に、双方向シフトレジスタに用いられる単位シフトレジスタ（以下、「双方向単位シフトレジスタ」と称することもある）であって、Ｎチャネル型の電界効果トランジスタのみにより構成されたものが開示されている（本明細書の図３にそれと同様の回路が示されており、以下の括弧内の参照符号は当該図３のものに対応している）。

当該単位シフトレジスタの出力段は、クロック端子（ＣＫ）に入力されるクロック信号（ＣＬＫ）を出力端子（ＯＵＴ）に供給する第１トランジスタ（Ｑ１）および、基準電圧（ＶＳＳ）を出力端子に供給する第２トランジスタ（Ｑ２）により構成されている。ここで、第１トランジスタのゲートノード（Ｎ１）を第１ノード、第２トランジスタのゲートノード（Ｎ２）を第２ノードと定義する。

当該単位シフトレジスタは、所定の第１入力端子（ＩＮ１）に入力される信号に基づいて第１ノードに第１電圧信号（Ｖｎ）を供給する第３トランジスタ（Ｑ３）および、所定の第２入力端子（ＩＮ２）に入力される信号に基づいて第１ノードに第２電圧信号（Ｖｒ）を供給する第４トランジスタ（Ｑ４）を有している。この第１，第２電圧信号は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき、他方がＬ（Low）レベルになる互いに相補な信号である。

第１トランジスタは、それら第３，第４トランジスタによって駆動される。また第２トランジスタは、第１ノードを入力端とし第２ノードを出力端とするインバータ（Ｑ６，Ｑ７）により駆動される。つまり、当該単位シフトレジスタが出力信号を出力する際には、第２，第３トランジスタの動作により第１ノードがＨレベルにされ、応じてインバータが第２ノードをＬレベルにする。それにより第１トランジスタがオン、第２トランジスタがオフになり、その状態でクロック信号が出力端子に伝達されることによって出力信号が出力される。一方、出力信号を出力しないときは、第２，第３トランジスタの動作により第１ノードがＬレベルにされ、応じてインバータが第２ノードをＨレベルにする。それにより第１トランジスタがオフ、第２トランジスタがオンになり、出力端子の電圧レベルはＬレベルに保持される。

例えば第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、第１入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、当該単位シフトレジスタは、第１入力信号に入力された信号を時間的にシフトして出力するよう動作する。

逆に、第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、第２入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、当該単位シフトレジスタは、第２入力信号に入力された信号を時間的にシフトして出力するよう動作する。

このように特許文献１の図１３の双方向単位シフトレジスタ（本明細書の図３）は、第１トランジスタを駆動するための第１電圧信号および第２電圧信号のレベルを切り替えることによって、信号のシフト方向を切り替わるようになっている。

特開２００１−３５０４３８号公報（第１３−１９頁、図１３−図２５） 特開２００６−２４３５０号公報

上記のように、従来の双方向単位シフトレジスタ回路は、その出力段に、クロック端子（ＣＫ）に入力されるクロック信号（ＣＬＫ）を出力端子（ＯＵＴ）に供給する第１トランジスタ（Ｑ１）および、基準電圧（ＶＳＳ）を出力端子に供給する第２トランジスタ（Ｑ２）により構成される。そして当該単位シフトレジスタが出力信号を出力しない期間（非選択期間）は、第１トランジスタがオフに、第２トランジスタがオンにそれぞれ維持され、それによって出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。

ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。

その反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、約１フレーム期間（約１６ｍｓ）と同じ長さの非選択期間の間、第２トランジスタをオンさせるためにそのゲートが直流的に正バイアスされる。そしてその動作が繰り返し行われることにより、当該第２トランジスタの駆動能力が低下する。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを第２トランジスタが放電することができず、ゲート線が誤って活性化されるという誤動作が生じ、問題となる。またａ−Ｓｉ ＴＦＴのみならず、例えば有機ＴＦＴにおいても同様の問題が生じることが分かっている。

一方、上記の特許文献２の図７には、このしきい値電圧のシフト（Ｖｔｈシフト）の問題を軽減することが可能な単位シフトレジスタが示されている（以下の括弧内の参照符号は特許文献２の図７のものに対応している）。

特許文献の図７の単位シフトレジスタは、第２トランジスタに相当するものを２つ（ＴｄＡ，Ｔｄ）有していると共に、非選択期間に第１トランジスタ（Ｔｕ）のゲートが上昇するのを防止するトランジスタ（Ｔ１Ａ）を備えている。そして非選択状態において、それら３つのトランジスタ（ＴｄＡ，Ｔｄ，Ｔ１Ａ）のゲートのレベルをクロック信号（ＣＬＫ，ＣＫＢ）のレベル遷移に応じてスイングさせている。この技術によれば、最終的にそれら３つのトランジスタ（ＴｄＡ，Ｔｄ，Ｔ１Ａ）各々のしきい値電圧は、クロック信号（ＣＬＫ，ＣＫＢ）のＨレベルとＬレベルのほぼ中間の値に留まる（トランジスタＴｄＡ，Ｔｄ，Ｔ１Ａのゲートノードに付随する寄生容量が極めて小さく、且つ、クロック信号（ＣＬＫ，ＣＫＢ）のデューティ比が５０％と仮定した場合）。

なお、特許文献２の図７の単位シフトレジスタは信号のシフト方向が一方向に固定されたもの（単方向単位シフトレジスタ）であるが、当該単位シフトレジスタのトランジスタＴ０のドレインに上記の第１電圧信号（Ｖｎ）を供給し、トランジスタＴ１のソースに第２電圧信号（Ｖｒ）を供給すれば、それは双方向単位シフトレジスタとして動作させることができる。

しかしそのようにすると次のような問題が生じる。即ち、非選択期間においてはトランジスタＴ０，Ｔ１はオフであるが、表示装置外部からの光エネルギーや熱エネルギーによってそれが活性化されるとオフ電流が流れるようになる。第１電圧信号（Ｖｎ）および第２電圧信号（Ｖｒ）の片方は常にＨレベルであるため、そのＨレベルの電荷が、トランジスタＴ０又はＴ１を介して第１トランジスタ（Ｔｕ）のゲートの供給される。その結果、非選択期間に第１トランジスタ（Ｔｕ）のゲートのレベルが上昇することが懸念される。このときゲートのレベルが第１トランジスタ（Ｔｕ）のしきい値電圧を超えると、誤信号としての出力信号が出力されるため問題となる。

上記のように特許文献２の図７の単位シフトレジスタはそれを防止するためのトランジスタＴ１Ａを備えているが、そのゲートはクロック信号に応じてスイングされているため、当該クロック信号の周期でオフになる。よってトランジスタＴ０，Ｔ１のオフ電流が大きい場合には、トランジスタＴ１Ａがオフの間に、ゲートのレベルがしきい値電圧を超える恐れがある。

本発明は上記の課題を解決するためのものであり、シフトレジスタ回路を構成するトランジスタのしきい値電圧シフトを抑制し、シフトレジスタ回路の誤動作を防止することを目的とする。

本発明に係るシフトレジスタ回路は、第１および第２入力端子、並びに出力端子と、所定の電圧信号がそれぞれ入力される第１および第２電圧信号端子と、互いに位相の異なるクロック信号がそれぞれ入力される第１および第２クロック端子と、前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子に入力される第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第３トランジスタと、前記第２入力端子に接続した制御電極を有し、前記第２電圧信号端子に入力される第２電圧信号を前記第１ノードに供給する第４トランジスタと、前記第１クロック信号の活性化に応じて前記第１ノードを放電する第１プルダウン回路と、前記第２クロック端子に入力される第２クロック信号の活性化に応じて前記第１ノードを放電する第２プルダウン回路とを備え、前記第１および第２プルダウン回路による前記第１ノードの放電は、前記第１ノードが充電されていない期間に行われ、充電されている期間には行われないものである。

本発明においては、第１ノードが充電されていない期間（非選択期間）に、第１プルダウン回路と第２プルダウン回路とが互いに異なるタイミングで当該第１ノードを放電する。非選択期間に第１ノードの放電を行うプルダウン回路を一つしか有さない従来のシフトレジスタ回路では、そのプルダウン回路において特定のトランジスタが継続的に第１ノードを放電する必要があったため、そのトランジスタの制御電極が継続的にバイアスされ、そのしきい値電圧のシフトを招いていた。本発明によれば、非選択期間に、第１プルダウン回路と第２プルダウン回路とが交互に第１ノードを放電するよう動作するため、それらに含まれる特定のトランジスタの制御電極を継続的にバイアスする必要がない。よって、第１プルダウン回路と第２プルダウン回路の駆動能力の低下が軽減され、第１ノードを確実に放電できるようになるので、シフトレジスタ回路の誤動作を防止できる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載され、液晶アレイ部２０と一体的に形成される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ₁，ＤＬ₂・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。

ここで、本発明の説明を容易にするために、従来のゲート線駆動回路３０およびそれを構成する双方向単位シフトレジスタについて説明する。図２は、従来のゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，・・・ＳＲ_nから成っている（以下、単位シフトレジスタＳＲ₁，ＳＲ₂，・・・，ＳＲ_nを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

図２に示すクロック発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。

また図２に示す電圧信号発生器１３２は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、電圧信号発生器１３２は、前段から後段への向き（単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，・・・の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲ_n，ＳＲ_n-1，ＳＲ_n-2，・・・の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。

それぞれの単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。

クロック発生器３１が生成するクロック信号ＣＬＫ、／ＣＬＫはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。

単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。

最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。この第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段の出力信号が入力される。

また、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。この第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｎ−１段目以前の第２入力端子ＩＮ２は、自身の次段の出力端子ＯＵＴに接続されている。即ち、第２段目以降の第２入力端子ＩＮ２にはその次段の出力信号が入力される。

各単位シフトレジスタＳＲはクロック信号ＣＬＫ，／ＣＬＫに同期して、順方向シフトの場合には、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、次段から入力される入力信号（次段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図３は、上記した特許文献１に開示されたものと同様の、従来の双方向単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。

図３の如く、従来の双方向単位シフトレジスタＳＲは、既に図２で示した第１，第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよび第１，第２電圧信号端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１および、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する出力プルダウントランジスタである。以下、単位シフトレジスタＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１、トランジスタＱ２のゲートノードをノードＮ２と定義する。

ノードＮ１と第１電圧信号端子Ｔ１との間にはトランジスタＱ３が接続しており、そのゲートは第１入力端子ＩＮ１に接続している。ノードＮ１と第２電圧信号端子Ｔ２との間には、トランジスタＱ４が接続し、そのゲートは第２入力端子ＩＮ２に接続している。

ノードＮ２と第２電源端子Ｓ２との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６は、ゲートがドレインと同じく第２電源端子Ｓ２に接続しており、いわゆるダイオード接続されている。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、非選択期間に出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。

図３の単位シフトレジスタＳＲの動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲ_kの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタＳＲ_kのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ₁，ＳＲ₃などがこれに該当する）。また、第ｉ段目の単位シフトレジスタＳＲ_iの出力信号をＧ_iと表す。またクロック信号ＣＬＫ，／ＣＬＫ、第１電圧信号Ｖｎ、第２電圧信号ＶｒのＨレベルの電位は高電位側電源電位ＶＤＤと等しいものとする。さらに、単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

まずゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。このとき電圧信号発生器１３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。つまり順方向シフトの場合には、トランジスタＱ３はノードＮ１を充電（プルアップ）するトランジスタとして機能し、トランジスタＱ４はノードＮ１を放電（プルダウン）するトランジスタとして機能する。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。このときノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇ_k-1）および第２入力端子ＩＮ２（次段の出力信号Ｇ_k+1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇ_k）は、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲ_kが接続するゲート線ＧＬ_kは非選択状態にある。

その状態から、前段の単位シフトレジスタＳＲ_k-1の出力信号Ｇ_k-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、それが当該単位シフトレジスタＳＲ_kの第１入力端子ＩＮ１に入力されトランジスタＱ３がオンになり、ノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ：ＶｔｈはトランジスタＱ３のしきい値電圧）になる。応じてトランジスタＱ７がオンになるので、ノードＮ２はＬレベル（≒ＶＳＳ：トランジスタＱ６，Ｑ７のオン抵抗比と電源電圧により決まる電位）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その後、前段の出力信号Ｇ_k-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるので、このセット状態は維持される。

続いて、クロック端子ＣＫに入力されるクロック信号ＣＬＫがＨレベルになるが、このときトランジスタＱ１がオン、トランジスタＱ２がオフであるため、それに伴い出力端子ＯＵＴのレベルが上昇する。また、トランジスタＱ１のゲート・チャネル間容量を介した結合により、フローティング状態のノードＮ１のレベルは特定の電圧だけ昇圧される。よって、出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１の駆動能力は大きく保たれるので、出力信号Ｇ_kのレベルはクロック端子ＣＫのレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫと同レベルにまで上昇する。よって、クロック信号ＣＬＫがＨレベルの期間だけ、出力信号Ｇ_kがＨレベルになり、ゲート線ＧＬ_kを活性化して選択状態にする。

その後、クロック信号ＣＬＫがＬレベルに戻ると、それに追随して出力信号Ｇ_kもＬレベルになり、ゲート線ＧＬ_kは放電され非選択状態に戻る。

出力信号Ｇ_kは次段の第１入力端子ＩＮ１に入力されるため、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、次段の出力信号Ｇ_k+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲ_kのトランジスタＱ４がオンになるためノードＮ１がＬレベルになる。応じてトランジスタＱ７がオフになってノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

その後、次段の出力信号Ｇ_k+1がＬレベルに戻るとトランジスタＱ４はオフになるが、このときトランジスタＱ３もオフであるのでノードＮ１はフローティング状態になり、そのＬレベルは維持される。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲ_kはリセット状態に維持される。

以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲは、第１入力端子ＩＮ１に信号（スタートパルスまたは前段の出力信号Ｇ_k-1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬ_k）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、第１入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇ_kが出力される。そしてその後、第２入力端子ＩＮ２に信号（次段の出力信号Ｇ_k+1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１に入力されたスタートパルスとしての第１制御パルスＳＴｎは、図４に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・をこの順に駆動することができる。

また順方向シフトの場合には、図４の如く最後段の単位シフトレジスタＳＲ_nが出力信号Ｇ_nを出力した直後に、エンドパルスとしての第２制御パルスＳＴｒを当該単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２に入力する必要がある。それによって、当該単位シフトレジスタＳＲ_nがセット状態に戻る。

一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器１３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。また、第２制御パルスＳＴｒはスタートパルスとして最後段の単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２に入力され、第１制御パルスＳＴｎはエンドパルスとして第１段目の単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１に入力される。以上により、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合と互いに入れ替わることになる。

従って逆方向シフトの場合には、単位シフトレジスタＳＲは、第２入力端子ＩＮ２に信号（スタートパルスあるいは次段の出力信号Ｇ_k+1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２であるため、出力端子ＯＵＴ（ゲート線ＧＬ_k）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第２入力端子ＩＮ２に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇ_kが出力される。そしてその後、第１入力端子ＩＮ１に信号（前段の出力信号Ｇ_k-1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。

そのように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、最後段（第ｎ段目）の単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２に入力されたスタートパルスとしての第２制御パルスＳＴｒは、図５に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ_n-1，ＳＲ_n-2，・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ_n，ＧＬ_n-1，ＧＬ_n-2，・・・をこの順に、即ち順方向シフトとは逆の順に駆動することができる。

また逆方向シフトの場合には、図５の如く、第１段目の単位シフトレジスタＳＲ₁が出力信号Ｇ１を出力した直後に、エンドパルスとしての第１制御パルスＳＴｎを当該単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１に入力する必要がある。それによって、当該単位シフトレジスタＳＲ₁がリセット状態に戻る。

なお、上の例では複数の単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路３０を図６に示すように構成すればよい。

この場合におけるクロック発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである。それぞれの単位シフトレジスタＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＳＲに互いに異なるクロック信号が入力されるよう、そのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のいずれかが入力される。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はプログラムあるいは配線の接続変更により、Ｈレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，・・・の順にＨレベルになる。

ゲート線駆動回路３０が図６のように構成されている場合でも、個々の単位シフトレジスタＳＲの動作は、上で説明した図２の場合と同じであるためここでの説明は省略する。

図２および図６のように構成されたゲート線駆動回路３０において、例えば順方向シフトの場合、各単位シフトレジスタＳＲは、自己の次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。反対に、逆方向シフトの場合には、各単位シフトレジスタＳＲは、自己の前段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ通常動作を行うことができない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最後段まで（または最後段から第１段目まで）伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

以下、本発明に係るゲート線駆動回路３０およびそれを構成する双方向単位シフトレジスタについて説明する。図７は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０もまた、縦続接続（カスケード接続）した複数の双方向単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・ＳＲ_nで構成される多段のシフトレジスタから成っている。

図７に示すように、実施の形態１に係る各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。

第１クロック端子ＣＫ１は図３の回路のクロック端子ＣＫに相当しており、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫおよびクロック信号／ＣＬＫの片方が入力される。また第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１とは異なる位相のクロック信号が入力されるように、クロック信号ＣＬＫまたはクロック信号／ＣＬＫが供給される。

図７においても、最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１には、その前段の出力信号が入力される。

また最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｎ−１段目以前の第２入力端子ＩＮ２には、その次段の出力信号が入力される。

図８は、実施の形態１に係る双方向単位シフトレジスタＳＲの構成を示す回路図である。ここでも１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全てＮ型のａ−Ｓｉ ＴＦＴであるものとする。但し、本発明の適用はａ−Ｓｉ ＴＦＴに限定されるものではなく、例えば有機ＴＦＴ等で構成されたものに対しても適用可能である。

図８の如く、当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１および、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２，Ｑ８により構成されている。即ち、トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するトランジスタであり（第１トランジスタ）、トランジスタＱ２，Ｑ８はそれぞれ、第１電源端子Ｓ１の電位（低電位側電源電位ＶＳＳ）を出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電するトランジスタ（第２トランジスタ）である。図８に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）と定義する。

トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。

図３の回路と同様に、ノードＮ１と第１電圧信号Ｖｎが入力される第１電圧信号端子Ｔ１との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ３が接続し、またノードＮ１と第２電圧信号Ｖｒが入力される第２電圧信号端子Ｔ２との間には、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ４が接続する。即ち、トランジスタＱ３は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、第１電圧信号ＶｎをノードＮ１に供給するトランジスタ（第３トランジスタ）である。またトランジスタＱ４は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、第２電圧信号ＶｒをノードＮ１に供給するトランジスタ（第４トランジスタ）である。

本実施の形態においても、第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは、信号をシフトさせる方向に応じてレベルが切り換わる互いに相補な信号である。つまり順方向シフトの場合には、第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルになり、逆方向シフトの場合には第２電圧信号ＶｒはＨレベル、第１電圧信号ＶｎはＬレベルになる。

またノードＮ１には、ノードＮ１を放電（プルダウン）する第１および第２プルダウン回路４１，４２が接続される。但しこの第１および第２プルダウン回路４１，４２は、当該単位シフトレジスタＳＲの非選択期間（ノードＮ１が充電されていない期間）ではノードＮ１の放電を行うが、選択期間（ノードＮ１が充電されている期間）ではノードＮ１の放電は行わないように動作する。図８に示すように本実施の形態では、第１プルダウン回路４１は、トランジスタＱ５Ａ，Ｑ７Ａおよび容量素子Ｃ２Ａから成り、同様に第２プルダウン回路４２は、トランジスタＱ５Ｂ，Ｑ７Ｂおよび容量素子Ｃ２Ｂから成る。

第１プルダウン回路４１において、トランジスタＱ５Ａは、ノードＮ１と第１電源端子Ｓ１との間に接続する。ここでトランジスタＱ５Ａのゲートが接続するノードを「ノードＮ３」と定義する。トランジスタＱ７Ａは、当該ノードＮ３と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。容量素子Ｃ２Ａは、ノードＮ３と第１クロック端子ＣＫ１との間に接続される。

容量素子Ｃ２ＡとトランジスタＱ７Ａは、ノードＮ１を入力端とし、ノードＮ３を出力端とするインバータを構成している。即ち当該インバータは、容量素子Ｃ２Ａを負荷素子とする容量性負荷型のインバータであり、その出力は上記のトランジスタＱ５Ａ（第５トランジスタ）のゲートに入力される。但し当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源となる点で、通常のインバータとは異なっている。つまり当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号により活性化される交流的な動作を行う。そのため容量素子Ｃ２Ａは、インバータの負荷素子であると共に、当該インバータの出力端（ノードＮ３）と第１クロック端子ＣＫ１との間の結合容量としても機能する。

本実施の形態では、第２プルダウン回路４２は、上記の第１プルダウン回路４１と同様の構成を有している。トランジスタＱ５Ｂは、ノードＮ１と第１電源端子Ｓ１との間に接続する。ここでトランジスタＱ５Ｂのゲートが接続するノードを「ノードＮ４」と定義する。トランジスタＱ７Ｂは、当該ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。容量素子Ｃ２Ｂは、ノードＮ４と第２クロック端子ＣＫ２との間に接続される。

容量素子Ｃ２ＢとトランジスタＱ７Ｂは、ノードＮ１を入力端とし、ノードＮ４を出力端とするインバータを構成している。即ち当該インバータは、容量素子Ｃ２Ｂを負荷素子とする容量性負荷型のインバータであり、その出力は上記のトランジスタＱ５Ｂ（第６トランジスタ）のゲートに入力される。但し当該インバータは、第２クロック端子ＣＫ２に入力されるクロック信号が電源となる点で、通常のインバータとは異なっている。つまり当該インバータは、第２クロック端子ＣＫ２に入力されるクロック信号により活性化される交流的な動作を行う。そのため容量素子Ｃ２Ｂは、インバータの負荷素子であると共に、当該インバータの出力端（ノードＮ４）と第２クロック端子ＣＫ２との間の結合容量としても機能する。

本実施の形態においては、トランジスタＱ２のゲートはノードＮ３に接続される。つまり第１プルダウン回路４１のトランジスタＱ７Ｂおよび容量素子Ｃ２Ａから成るインバータは、トランジスタＱ２を駆動する「プルダウン駆動回路」（図３のトランジスタＱ６，Ｑ７から成るインバータに相当）としても機能している。一方、トランジスタＱ２に並列に接続したトランジスタＱ８のゲートは、第２クロック端子ＣＫ２に接続される。

続いて、実施の形態１に係る双方向単位シフトレジスタＳＲの動作を説明する。ここでは図８の単位シフトレジスタＳＲが、図７のように縦続接続してゲート線駆動回路３０を構成しているものとする。また簡単のため、第ｋ段目の単位シフトレジスタＳＲ_kの動作を代表的に説明し、当該単位シフトレジスタＳＲ_kの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものとする。また、第ｉ段目の単位シフトレジスタＳＲ_iの出力信号をＧ_iと表す。図９は、第ｋ段目の単位シフトレジスタＳＲ_k、その前段（第ｋ−１段）の単位シフトレジスタＳＲ_k-1およびその次段（第ｋ＋１段）の単位シフトレジスタＳＲ_k+1の接続関係を表した回路図ある。

ここではゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。即ち、電圧信号発生器１３２が生成する第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。

図１０は、単位シフトレジスタＳＲ_kの順方向シフト時の動作を説明するためのタイミング図であり、第ｋ段の単位シフトレジスタＳＲ_kが、ゲート線ＧＬ_kの選択期間に出力信号Ｇ_kをＨレベルにし、非選択期間にそれをＬレベルに維持するメカニズムが示されている。以下、図８〜図１０を参照し、本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。

簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものとし、そのＨレベルの電位は高電位側電源電位ＶＤＤ、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。また電位ＶＳＳは０Ｖとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

まず、図１０の時刻ｔ１の直前における単位シフトレジスタＳＲ_kの初期状態として、ノードＮ１がＬレベルのリセット状態を仮定する。ノードＮ１がＬレベルのときにはトランジスタＱ７Ａ，Ｑ７ＢはオフしているのでノードＮ３，Ｎ４はフローティング状態であるが、当該初期状態ではその両者ともＬレベルであるとする。また、単位シフトレジスタＳＲ_kの第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、第１の入力信号ＩＮ１（前段の出力信号Ｇ_k-1）、第２入力端子ＩＮ２（次段の出力信号Ｇ_k+1）および出力端子ＯＵＴ（出力信号Ｇ_k）はいずれもＬレベルであるとする。

図１０を参照し、時刻ｔ１でクロック信号／ＣＬＫが立ち上がると共に、前段の単位シフトレジスタＳＲ_k-1の出力信号Ｇ_k-1がＨレベルになったとする。するとトランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。つまり当該単位シフトレジスタＳＲ_kはセット状態になる。応じてトランジスタＱ１，Ｑ７Ａ，Ｑ７Ｂがオンになる。

なお、容量素子Ｃ２Ｂを介した結合のために、時刻ｔ１のクロック信号／ＣＬＫの立ち上がりに応じてノードＮ４のレベルが上昇するため、トランジスタＱ５Ｂがオンすることが考えられる。しかしトランジスタＱ５ＢによるノードＮ１の放電時定数は、トランジスタＱ７ＢによるノードＮ４の放電時定数よりも充分大きく設定されており、ノードＮ４のレベルは、トランジスタＱ７Ｂがオンすることで瞬時にＬレベル（ＶＳＳ）に戻る。つまり時刻ｔ１でトランジスタＱ５Ｂが瞬時的にオンする可能性があるが、それによる単位シフトレジスタＳＲ_kの動作への影響はない（ノードＮ１のレベルには影響を与えない）。

一方、クロック信号ＣＬＫはＬレベルのままなので、ノードＮ３はＬレベルに保持される。よって、トランジスタＱ２はオフを維持する。但し、時刻ｔ１においてクロック信号／ＣＬＫがＨレベルになると、トランジスタＱ８がオンするため出力端子ＯＵＴは低インピーダンスでＬレベルになる。

そして時刻ｔ２でクロック信号／ＣＬＫが立ち下がると共に、前段の出力信号Ｇ_k-1がＬレベルになると、トランジスタＱ３はオフになるが、ノードＮ１はフローティング状態でＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。このときノードＮ４は、容量素子Ｃ２Ｂを介した結合のため、一旦ＶＳＳよりも低いレベルに引き下げられるが、トランジスタＱ７Ｂがオンしているためにそれは瞬時にＶＳＳに戻るので、ノードＮ１のレベルには影響を与えない。またトランジスタＱ８はオフになるが、トランジスタＱ１がオンしているので、出力端子ＯＵＴは低インピーダンスのＬレベルを維持する。

時刻ｔ３でクロック信号ＣＬＫが立ち上がると、このときトランジスタＱ１はオン、トランジスタＱ２，Ｑ８はオフになっているので、それに伴い出力端子ＯＵＴ（出力信号Ｇ_k）のレベルがＨレベルへ上昇する。また出力端子ＯＵＴのレベルが上昇すると、トランジスタＱ１のゲート・チャネル間容量および容量素子Ｃ１を介した結合により、ノードＮ１のレベルが昇圧される。

一方、容量素子Ｃ２Ａを介した結合のため、クロック信号ＣＬＫの立ち上がりと同時にノードＮ３のレベルが上昇しようとするが、トランジスタＱ７Ａが既にオンしているため、そのレベルは瞬時にＬレベル（ＶＳＳ）に戻る。つまり、時刻ｔ３におけるノードＮ３の上昇は瞬間的なものに過ぎず、それによってトランジスタＱ２，Ｑ５Ａがオンしたとしてもそれに流れる電流はごく僅かであり、ノードＮ１および出力端子ＯＵＴのレベルには影響を与えない。

上記のように出力端子ＯＵＴのレベル上昇とに伴いノードＮ１が昇圧されることにより、出力信号Ｇｋを出力している間もトランジスタＱ１の駆動能力は大きく保たれる。またトランジスタＱ１が非飽和動作を行うため、このときの出力信号Ｇ_kのレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤにまで到達する。その結果、対応するゲート線ＧＬ_kが選択状態となる。

時刻ｔ４でクロック信号ＣＬＫがＬレベルになるとそれに追随して出力信号Ｇ_kもＬレベル（ＶＳＳ）となり、ゲート線ＧＬ_kの選択状態が終了する。また出力信号Ｇ_kの立ち下がりに伴い、ノードＮ１のレベルはＶＤＤ−Ｖｔｈに戻る。

このときノードＮ３は、容量素子Ｃ２Ａを介した結合のため、一旦ＶＳＳよりも低いレベルに引き下げられるが、トランジスタＱ７Ａがオンしているためそれは瞬時にＶＳＳに戻るので、ノードＮ１および出力端子ＯＵＴ（出力信号Ｇ_k）のレベルには影響を与えない。

時刻ｔ５でクロック信号／ＣＬＫが立ち上がると共に、次段の単位シフトレジスタＳＲ_k+1の出力信号Ｇ_k+1がＨレベルになると、トランジスタＱ４がオンになり、ノードＮ１を放電してＬレベルにする。つまり単位シフトレジスタＳＲ_kはリセット状態に戻る。

このときノードＮ４は、容量素子Ｃ２Ｂを介した結合により、クロック信号／ＣＬＫの立ち上がりに応じてレベルが上昇するが、トランジスタＱ４によるノードＮ１の放電にはある程度の時間がかかり、その間はトランジスタＱ７Ｂのオン状態が続いているため、そのレベルは瞬時に下降してＶＳＳに戻る。そのためこの時点ではトランジスタＱ５Ｂはオフのままであり、当該トランジスタＱ５ＢはノードＮ１を放電することができない。しかし、次段の出力信号Ｇ_k+1がＨレベルの間はトランジスタＱ４がオンしているため、トランジスタＱ３のリーク電流に起因するノードＮ１のレベル上昇は防止される。

そして時刻ｔ６でクロック信号／ＣＬＫが立ち下がると共に次段の出力信号Ｇ_k+1がＬレベルになるとトランジスタＱ４がオフになる。一方ノードＮ４のレベルは、容量素子Ｃ２Ｂを介した結合により、クロック信号／ＣＬＫの立ち下がりに応じてＶＳＳ以下に引き下げられる。それによりトランジスタＱ７Ｂがオンする。後述するように、このときトランジスタＱ７Ｂのゲート、即ちノードＮ１のレベルはほぼＶＳＳなので（図１０において、ΔＶ１≒０）、引き下げられたノードＮ４のレベルはトランジスタＱ７Ｂがオフするレベル（−Ｖｔｈ）に向かって上昇し、その上昇は−Ｖｔｈのレベルで停止する。

このときトランジスタＱ４，Ｑ５Ａ，Ｑ５Ｂは全てオフとなるので、ノードＮ１は高インピーダンスのＬレベルになる。そのためトランジスタＱ３のリーク電流に起因してそのレベルが上昇し始めるが、時刻ｔ６と時刻ｔ７の間隔は短いのでその上昇分（上記の△Ｖ１）はごく小さく、単位シフトレジスタＳＲ_kの誤動作を引き起こすようなものではない。

時刻ｔ７でクロック信号ＣＬＫが立ち上がると、ノードＮ１のレベルが、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により上昇しようとするが、ノードＮ１のレベルは既にトランジスタＱ４によって放電済みであるので、その上昇後のレベルも低い。またノードＮ３は、容量素子Ｃ２Ａを介した結合により、クロック信号ＣＬＫの立ち上がりに応じてＨレベルになる。それによりトランジスタＱ５Ａがオンになるので、上昇したノードＮ１のレベルは瞬時にＬレベル（ＶＳＳ）に戻る。よって、このノードＮ１のレベル上昇ではトランジスタＱ１は充分にオンせず、出力信号Ｇ_kはＬレベルに維持される。

また本実施の形態では、ノードＮ３がＨレベルになるとトランジスタＱ２がオンになるので、出力信号Ｇ_kは低インピーダンスでＬレベルにされる。それにより、誤信号としての出力信号Ｇ_kの発生をより確実に防止できる。

なお時刻ｔ７では、ノードＮ１のレベルが瞬間的に上昇したときにトランジスタＱ７Ｂのゲートがバイアスされるので、ノードＮ４のレベルは−Ｖｔｈからやや上昇する（図１０において、ΔＶ２＜｜−Ｖｔｈ｜）。

時刻ｔ８でクロック信号ＣＬＫが立ち下がると、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合によりノードＮ１のレベルが引き下げられる。このときノードＮ１はＶＳＳよりも低いレベルにまで降下するので、ゲート電位がＶＳＳのトランジスタＱ４がオンしてノードＮ１のレベルは−Ｖｔｈに向かって上昇する。またノードＮ１はトランジスタＱ３のリーク電流によっても上昇する。

また時刻ｔ８では、容量素子Ｃ２Ａを介した結合により、ノードＮ３がＬレベルになる。このときノードＮ３はＶＳＳより低いレベルになる。上記のようにノードＮ１のレベルもＶＳＳより低くなっているためノードＮ３のレベルは上昇し難いが、ノードＮ１のレベルが上昇するとそれに追随して上昇する。

そして時刻ｔ９でクロック信号／ＣＬＫが立ち上がると、容量素子Ｃ２Ｂを介した結合により、ノードＮ４のレベルがＨレベルになる。応じてトランジスタＱ５Ｂがオンになるので、ノードＮ１のレベルはほぼＶＳＳになる。この結果、ノードＮ３のレベルは−Ｖｔｈとなる（図１０において、ΔＶ３＝｜−Ｖｔｈ｜）。

なお本実施の形態では、トランジスタＱ２が時刻ｔ８でオフになるが、それに並列に接続するトランジスタＱ８が時刻ｔ９でオンになるので、出力端子ＯＵＴは低インピーダンスでＬレベルにされる。それにより、誤信号としての出力信号Ｇ_kの発生をより確実に防止できる。

時刻ｔ１０でクロック信号／ＣＬＫが立ち下がると、容量素子Ｃ２Ｂを介した結合によりノードＮ４がＬレベルになる。このときノードＮ４のレベルはＶＳＳよりもしきい値電圧以上低いレベルまで降下するので、トランジスタＱ７Ｂがオンする。トランジスタＱ７Ｂのゲート、即ちノードＮ１のレベルはほぼＶＳＳなので、ノードＮ４のレベルはトランジスタＱ７Ｂがオフするレベル（−Ｖｔｈ）に向かって上昇し、−Ｖｔｈのレベルで停止する。

一方、トランジスタＱ５Ｂはオフになるので、ノードＮ１は高インピーダンスのＶＳＳレベルとなる。このためトランジスタＱ３のリーク電流によりそのレベルが上昇を始めるが、時刻ｔ１０と時刻ｔ１１の間隔は短いのでその上昇分（△Ｖ１）は小さい。

仮に、第２プルダウン回路４２が設けられていなかったとすると、ノードＮ１は時刻ｔ８から時刻１１までの間フローティング状態となるため、その間ノードＮ１のレベルはトランジスタＱ３からのリーク電流によって上昇し続ける。その結果、時刻ｔ１１におけるクロック信号ＣＬＫの立ち上がりに応じてノードＮ１のレベルが上昇したときに、そのレベルがＶｔｈを超えやすくなる。即ちトランジスタＱ１がオンして、誤信号としての出力信号Ｇ_kが出力される誤動作が生じやすい。第２プルダウン回路４２は主にこの誤動作を防止する働きをしている。

つまり第２プルダウン回路４２を有する本実施の形態の単位シフトレジスタＳＲ_kでは、時刻ｔ１１でクロック信号ＣＬＫが立ち上がりノードＮ１のレベルが上昇しようとしても、ノードＮ１のレベルは先に第２プルダウン回路４２（トランジスタＱ５Ｂ）によって放電済みであるので上昇後のレベルは低く抑えられる。また時刻ｔ１１では、容量素子Ｃ２Ａを介した結合によりノードＮ３がＨレベルになる。それによりトランジスタＱ５Ａがオンになるので、上昇したノードＮ１のレベルは瞬時にＬレベル（ＶＳＳ）に戻る。よって、このノードＮ１のレベル上昇によっては、トランジスタＱ１は充分にオンせず、出力信号Ｇ_kはＬレベルに維持される。

これ以降は、次に再び第１入力端子ＩＮ１に前段の出力信号Ｇ_k-1が入力されるまで（即ち、次フレームの選択期間まで）、上記の時刻ｔ７〜時刻ｔ１１の動作が繰り返される。

なお、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）になり、第２電圧信号ＶｒがＨレベル（ＶＤＤ）になる。それによりトランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能するようになり、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能するようになることで、逆方向シフトの動作が可能になる。但しこの場合においても、第１および第２プルダウン回路４１，２の動作は、上で説明した順方向シフト時と同様である。

以上の動作を概念的に説明する。単位シフトレジスタＳＲ_kが選択期間に移行するとノードＮ１が充電されてＨレベルになるので、第１プルダウン回路４１のインバータ（容量素子Ｃ２ＡおよびトランジスタＱ７Ａ）の出力端であるノードＮ３、並びに第２プルダウン回路４２のインバータ（容量素子Ｃ２ＢおよびトランジスタＱ７Ｂ）の出力端であるノードＮ４は、共にＬレベルに固定される。その結果、トランジスタＱ５Ａ，Ｑ５ＢはオフになるのでノードＮ１はフローティングでＨレベルに維持される。よって、次にクロック信号ＣＬＫがＨレベルになるときには、図３の従来回路の場合と同様にノードＮ１が昇圧されると共に、出力端子ＯＵＴから出力信号Ｇ_kが出力される（上述のとおり、出力信号Ｇ_kが出力されるときトランジスタＱ２，Ｑ８は共にオフになる）。

一方、単位シフトレジスタＳＲ_kが非選択期間になると、ノードＮ１がＬレベルになるため、第１プルダウン回路４１のインバータがクロック信号ＣＬＫにより活性化されるとその出力端であるノードＮ３がＨレベルになる。また第２プルダウン回路４２のインバータがクロック信号／ＣＬＫにより活性化されるとその出力端であるノードＮ４がＨレベルになる。よってクロック信号ＣＬＫが活性化する（Ｈレベルになる）間はトランジスタＱ５ＡがノードＮ１をプルダウンし（低インピーダンスでＬレベルにし）、クロック信号／ＣＬＫが活性化する間はトランジスタＱ５ＢがノードＮ１をプルダウンする。

つまり、第１および第２プルダウン回路４１，４２が、それぞれクロック信号ＣＬＫ，／ＣＬＫに同期して交互にノードＮ１の電荷（トランジスタＱ３，Ｑ４のリーク電流による電荷）を放電させるので、非選択期間の殆どの期間ノードＮ１を低インピーダンスでＬレベルにすることができる。なお且つ、トランジスタＱ５Ａ，Ｑ５Ｂのゲートは直流的にバイアスされないので、そのしきい値電圧のシフトすなわち駆動能力の低下は抑制される。従ってノードＮ１のレベル上昇をより確実に防止することができ、当該単位シフトレジスタＳＲ_kの誤動作が防止される。

また本実施の形態においては、出力端子ＯＵＴをプルダウンするトランジスタＱ２のゲートはノードＮ３（クロック信号ＣＬＫにより活性化される第１プルダウン回路４１のインバータの出力端）に接続し、トランジスタＱ２に並列接続したトランジスタＱ８のゲートにはクロック信号／ＣＬＫが入力される。よってトランジスタＱ２，Ｑ８のゲートは直流的にバイアスされず、当該トランジスタＱ２，Ｑ８は交互に出力端子ＯＵＴをプルダウンしている。従って、トランジスタＱ２，Ｑ８のしきい値電圧のシフトも抑制されており、非選択期間における誤信号としての出力信号Ｇ_kの発生をより確実に防止することができる。

なお以上の説明においては、クロック信号ＣＬＫがＨレベルになる期間と／ＣＬＫがＨレベルになる期間との間に一定の間隔を設けられた例を示したが、この期間は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。以下の実施の形態においても同様である。

＜実施の形態２＞
ここからは本発明の単位シフトレジスタＳＲが有する第１プルダウン回路４１および第２プルダウン回路４２の変形例を示す。但し、後述するように、第１プルダウン回路４１に関しては、基本的に実施の形態１（図８）に示したものが好ましいため、以下では主に第２プルダウン回路４２の変形例について詳細に説明する。

図１１（ａ）は実施の形態２に係る第２プルダウン回路４２の回路図である。図１１（ａ）においては、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にクロック信号／ＣＬＫが入力される例を示している（図１２以降の各回路図においても同様である）。

本実施の形態においては、図８の第２プルダウン回路４２に対し、容量素子Ｃ２Ｂに代えてトランジスタＱ６Ｂ，Ｑ９Ｂを用いたものである。トランジスタＱ６Ｂは、第２クロック端子ＣＫ２とノードＮ４との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続されている。つまりトランジスタＱ６Ｂは、第２クロック端子ＣＫ２からノードＮ４への方向を導通方向とするように（第２クロック端子ＣＫ２側がアノード、ノードＮ４側がカソードとなるように）ダイオード接続されている。トランジスタＱ９Ｂは、ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続されている。トランジスタＱ６Ｂは、オン抵抗がトランジスタＱ７Ｂのそれよりも充分大きく設定されており、トランジスタＱ６Ｂ，Ｑ７Ｂでレシオ型インバータを構成している。

実施の形態１で述べたように、本発明に係る単位シフトレジスタＳＲの第２プルダウン回路４２は、非選択期間に第２クロック端子ＣＫ２に入力されるクロック信号（即ち第１クロック端子ＣＫ１に入力されるものとは位相の異なるクロック信号）に同期してノードＮ４のレベルをスイングさせ、それによってトランジスタＱ５Ｂのしきい値電圧のシフトを抑制している。図８の第２プルダウン回路４２では、非選択期間におけるノードＮ４の充放電は容量素子Ｃ２Ｂを介する結合によって行っていた。

それに対し、図１１（ａ）の第２プルダウン回路４２では、トランジスタＱ６Ｂが第２クロック端子ＣＫ２に入力されるクロック信号に応じてノードＮ４を充電し、トランジスタＱ９Ｂが第１クロック端子ＣＫ１に入力されるクロック信号に応じてノードＮ４を放電する。その結果ノードＮ４のレベルの遷移は、図８の第２プルダウン回路４２の場合とほぼ同様になるので、実施の形態１と同様の効果が得られる。

また第２プルダウン回路４２のインバータの負荷素子を容量素子Ｃ２Ｂではなく、トランジスタＱ６Ｂにすることにより、比較的小面積の回路でノードＮ４のＨレベルを高く（ＶＤＤ−Ｖｔｈに）することが可能になる。但し、ノードＮ１がＨレベルになったときに、第２クロック端子ＣＫ２と第１電源端子Ｓ１との間に貫通電流が流れるため、消費電力が増加する点に留意すべきである。

なお本実施の形態は、第１プルダウン回路４１に対しても適用可能である。即ち、図１１（ｂ）に示すように、図８の容量素子Ｃ２Ａに代えて、トランジスタＱ６Ａ，Ｑ９Ａを用いてもよい。この場合には、トランジスタＱ６Ａは第１クロック端子ＣＫ１とノードＮ３との間にダイオード接続される。トランジスタＱ９ＡはノードＮ２と第１電源端子Ｓ１との間に接続され、そのゲートが第２クロック端子ＣＫ２に接続される。ノードＮ３のレベルの遷移は、図８の第１プルダウン回路４１の場合とほぼ同様になるので、実施の形態１と同様の効果が得られる。

但し先に述べたように、第１プルダウン回路４１に関しては、基本的に図８に示したものが有効である。ここでその理由を説明する。

第１プルダウン回路４１は、第１クロック端子ＣＫ１（トランジスタＱ１のドレイン）にクロック信号が入力されたときに、トランジスタＱ１のゲート・ドレインオーバラップ容量を介した結合によってノードＮ１が上昇するのを防止している。それを充分に機能させるには、第１クロック端子ＣＫ１のクロック信号の立ち上がり時にトランジスタＱ５Ａを高速に低インピーダンスのオン状態にする必要がある。つまりトランジスタＱ５Ａのゲート（ノードＮ３）を高速に高いレベルに充電可能なことが望ましい。

この点、図８の第１プルダウン回路４１のようにノードＮ３の充電を容量素子Ｃ２Ａを介する結合によって行う場合は、充電速度も高く、また容量素子Ｃ２Ａの容量値をノードＮ３の寄生容量より充分に大きくすれば高いレベルにまで充電することができる。

それに対し、図１１（ｂ）の第１プルダウン回路４１のようにノードＮ３の充電をトランジスタＱ６Ａにより行う場合は、充電速度は容量素子Ｃ２Ａの場合よりも遅くなる。さらに、単位シフトレジスタＳＲの選択期間ではノードＮ１がＨレベルになるのでトランジスタＱ７ＡがオンしてノードＮ３がＬレベルに固定されるが、その間に第１クロック端子ＣＫ１のクロック信号の活性化期間が存在するので、短時間ではあるがトランジスタＱ６Ａのゲートが正にバイアスされる。それに起因してトランジスタＱ６Ａのしきい値電圧のシフトが生じその駆動能力が低下すると、ノードＮ３の充電速度が低下するだけでなく、高いレベルにまで充電することも困難になる。

このように第１プルダウン回路４１に関しては、図８の回路の利点が多いが、使用条件やトランジスタＱ６Ａのサイズの大きさ等を適切に選択することにより。図１１（ｂ）の第１プルダウン回路４１も、本発明に充分に適用可能である。

＜実施の形態３＞
図１２（ａ）は実施の形態３に係る第２プルダウン回路４２の回路図である。本実施の形態においては、図１１（ａ）の回路に対し、トランジスタＱ７Ｂを２つのトランジスタトランジスタＱ７Ｂｎ，Ｑ７Ｂｒに置き換えたものである。トランジスタＱ７Ｂｎは、ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ７Ｂｒは、ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートは第２入力端子ＩＮ２に接続される。

トランジスタＱ６Ｂは、オン抵抗がトランジスタＱ７Ｂｎ，Ｑ７Ｂｒそれぞれよりも充分大きく設定されており、トランジスタＱ６Ｂ，Ｑ７Ｂｎの組、およびトランジスタＱ６Ｂ，Ｑ７Ｂｒの組でレシオ型インバータを構成している。つまりトランジスタＱ７Ｂｎ，Ｑ７Ｂｒは、オン抵抗がトランジスタＱ６Ｂよりも充分低く設定されている。従って、このトランジスタＱ６Ｂ，Ｑ７Ｂｎ，Ｑ７Ｂｒから成る回路においては、第２クロック端子ＣＫ２がＨレベルの場合を仮定すると、第１および第２入力端子ＩＮ１，ＩＮ２の両方がＬレベル（非活性レベル）であればノードＮ４はＨレベル（活性レベル）になり、第１および第２入力端子ＩＮ１，ＩＮ２の少なくとも片方がＨレベルになるとノードＮ４はＬレベルになる。即ち、トランジスタＱ６Ｂ，Ｑ７Ｂｎ，Ｑ７Ｂｒから成るこの回路は、第１および第２入力端子ＩＮ１，ＩＮ２を入力端、ノードＮ４を出力端とするＮＯＲ回路として機能する。但し、このＮＯＲ回路は、第２クロック端子ＣＫ２に入力されるクロック信号が電源となる点で、通常のＮＯＲ回路とは異なる。よって当該ＮＯＲ回路は、第２クロック端子ＣＫ２に入力されるクロック信号により活性化される交流的な動作を行う。

図８および図１１（ａ）の第２プルダウン回路４２では、選択期間になる際にノードＮ１がＨレベルになってトランジスタＱ７Ｂがオンし、ノードＮ４をプルダウン（放電）させていた。それによりトランジスタＱ５Ｂがオフになるため、ノードＮ１を充分に高いレベルに充電することができた。

本実施の形態では、多段のシフトレジスタが順方向シフトの動作を行う場合には、前段の出力信号Ｇ_k-1に応じてトランジスタＱ７ＢｎがノードＮ４をプルダウンする（即ち図８および図１１（ａ）のトランジスタＱ７Ｂと同様に機能する）。その場合、トランジスタＱ７Ｂｒは次段の出力信号Ｇ_k+1に応じてオンするが、信号のシフト動作には無関係である。一方、逆方向シフトの動作を行う場合には、次段の出力信号Ｇ_k+1に応じてトランジスタＱ７ＢｒがノードＮ４をプルダウンする（即ち図８および図１１（ａ）のトランジスタＱ７Ｂと同様に機能する）。トランジスタＱ７Ｂｎは前段の出力信号Ｇ_k-1に応じてオンするが、信号のシフト動作には無関係である。

図８および図１１（ａ）の場合に比べ、ノードＮ１にゲートが接続するトランジスタの数が少なくなるので、ノードＮ１に付随する寄生容量が小さくなる。従って、ノードＮ１の充電および昇圧が容易に行われるようになる。また図８および図１１（ａ）においては、トランジスタＱ７Ｂ，Ｑ５Ｂによりフリップフロップ回路が構成されていたためノードＮ１をＬレベルからＨレベルに遷移させることが比較的困難であったが、本実施の形態ではそれが容易になる。つまりノードＮ１を容易に高い電位に充電でき、トランジスタＱ１の駆動能力の向上に寄与できる。

なお本実施の形態は、第１プルダウン回路４１に対しても適用可能である。その場合は図１２（ｂ）に示すように、トランジスタＱ７Ａのゲートを、ノードＮ１ではなく出力端子ＯＵＴに接続させる。そうすることによりノードＮ１に付随する寄生容量をより小さくでき、ノードＮ１をさらに容易に高い電位に充電できるようになるので、トランジスタＱ１の駆動能力の向上に寄与できる。

ここで、図８および図１１（ｂ）のトランジスタＱ７ＡはノードＮ１がＨレベルになる期間（時刻ｔ１〜ｔ５）にオンしていたのに対し、図１２（ｂ）のトランジスタＱ７Ａは出力端子ＯＵＴ（出力信号Ｇ_k）がＨレベルになる期間（時刻ｔ３〜ｔ４）にオンする点で異なるが、両者はほぼ同様に機能する。但し、第１クロック端子ＣＫ１のクロック信号の立ち上がりに対し、出力信号Ｇ_kの立ち上がりが大きく遅れると、出力信号Ｇ_kが活性化される前にトランジスタＱ６Ａがオンになり、ノードＮ３のレベルが上昇することが懸念される。そうなるとトランジスタＱ５ＡがオンになりノードＮ１のレベルが下がるので、出力信号Ｇ_kの出力時におけるトランジスタＱ１の駆動能力が低下するため問題となる。

よって図１２（ｂ）の第１プルダウン回路４１を適用する際には、トランジスタＱ１のサイズを充分大きくするなど、出力信号Ｇ_kの立ち上がり遅延が生じないようにする必要がある点に留意すべきである。

＜実施の形態４＞
図１３（ａ）は実施の形態４に係る第２プルダウン回路４２の回路図である。本実施の形態においては、図１１（ａ）の回路に対し、トランジスタＱ９ＢをトランジスタＱ１０Ｂに置き換えたものである。トランジスタＱ１０Ｂは、ノードＮ４と第２クロック端子ＣＫ２との間に接続し、そのゲートはノードＮ４に接続される（即ちノードＮ４側がアノード、第２クロック端子ＣＫ２側がカソードになるようにダイオード接続されている）。

図１１（ａ）のトランジスタＱ９Ｂは、第１クロック端子ＣＫ１のクロック信号がＨレベルになるときにノードＮ４を放電するものであったが、図１３（ａ）のトランジスタＱ１０Ｂは第２クロック端子ＣＫ２のクロック信号がＬレベルになるときにノードＮ４を放電する。第１クロック端子ＣＫ１と第２クロック端子ＣＫ２とでは互いに位相の異なるクロック信号が入力されるので、結果的に図１３（ａ）のトランジスタＱ１０Ｂは図１１（ａ）のトランジスタＱ９Ｂと同様に機能することになる。

トランジスタＱ１０Ｂによる放電後のノードＮ４のレベルはＶＳＳにまでは下がらず、Ｖｔｈになる。しかしこのレベル（Ｖｔｈ）はＬレベルに近いので、図１１（ａ）の場合とほぼ同様に、トランジスタＱ５Ｂのゲートのレベルはスイングされ、そのしきい値電圧のシフトが抑制される効果が得られる。また図１３（ａ）の第２プルダウン回路４２は第１クロック端子ＣＫ１に接続する必要がないので、図１１（ａ）と比較して回路のレイアウトが容易になるという効果が得られる。

なお本実施の形態も、第１プルダウン回路４１に対しても適用可能である。即ち、図１３（ｂ）に示すように、トランジスタＱ９Ａに代えて、ノードＮ３と第１クロック端子ＣＫ１との間に、ノードＮ３側がアノード、第１クロック端子ＣＫ１側がカソードとなるようにダイオード接続させたトランジスタＱ１０Ａを接続させてもよい。この場合においても、図１１（ｂ）の場合とほぼ同様に、トランジスタＱ５Ａのゲートは継続的に正にバイアスをされず、当該トランジスタＱ５Ａのしきい値電圧のシフトが抑制される効果が得られる。また図１３（ｂ）の第１プルダウン回路４１は第２クロック端子ＣＫ２に接続する必要がないので、図１１（ｂ）と比較して回路のレイアウトが容易になるという効果が得られる。

また本実施の形態は、実施の形態３の第１および第２プルダウン回路４１，４２に対しても適用可能である。その適用例を図１４（ａ），（ｂ）に示す。即ち、図１２（ａ），（ｂ）の回路に対し、トランジスタＱ９Ｂに代えてトランジスタＱ１０Ｂを設け、トランジスタＱ９Ａに代えてトランジスタＱ１０Ａを設けてもよい。

＜実施の形態５＞
図１５（ａ）は実施の形態５に係る第２プルダウン回路４２の回路図である。例えば図１１（ａ）の回路においては、トランジスタＱ６Ｂのゲートおよびドレインの両方を第２クロック端子ＣＫ２に接続させていたが（即ち第２クロック端子ＣＫ２とノードＮ４との間にダイオード接続させていた）、本実施の形態ではトランジスタＱ６Ｂのゲートのみを第２クロック端子ＣＫ２に接続させている。そしてトランジスタＱ６Ｂのドレインには、ダイオード接続したトランジスタＱ１１Ｂを介して第１電圧信号Ｖｎが供給されると共に、同じくダイオード接続したトランジスタＱ１２Ｂを介して第２電圧信号Ｖｒが供給される。

即ちトランジスタＱ１１Ｂは、トランジスタＱ６Ｂのドレインと第１電圧信号端子Ｔ１との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続されている。またトランジスタＱ１２Ｂは、トランジスタＱ６Ｂのドレインと第２電圧信号端子Ｔ２との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続されている。

シフトレジスタの順方向シフトの動作を行うときは、第１電圧信号ＶｎがＨレベルになるのでトランジスタＱ１１Ｂがオンになる。つまり、第１電圧信号Ｖｎが、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータの電源（ＶＤＤ−Ｖｔｈ）としてトランジスタＱ６Ｂのドレインに供給される。この場合、トランジスタＱ１２Ｂはオフしており、第２電圧信号Ｖｒは第２プルダウン回路４２の動作には影響しない。

逆方向シフトの動作を行うときは、第２電圧信号ＶｒがＨレベルになるのでトランジスタＱ１２Ｂがオンになる。つまり第２電圧信号Ｖｒが、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータに電源として供給される。この場合は、トランジスタＱ１１Ｂがオフになり、第１電圧信号Ｖｎは第２プルダウン回路４２の動作には影響しない。

本実施の形態によれば、クロック信号ＣＬＫ，／ＣＬＫの発生器（クロック発生器３１）の出力にかかる負荷容量が減少されるので、その消費電力が低減されるという効果が得られる。但し、第２プルダウン回路４２に必要となるトランジスタの数が増えるので、回路面積が増加する点に留意すべきである。

本実施の形態も、第１プルダウン回路４１に対しても適用可能である。即ち、図１５（ｂ）に示すように、トランジスタＱ６Ａのドレインに、ダイオード接続させたトランジスタＱ１１Ａを介して第１電圧信号Ｖｎを供給し、同じくダイオード接続させたトランジスタＱ１２Ａを介して第２電圧信号Ｖｒを供給してもよい。なお、図１５（ａ），（ｂ）においては、第１プルダウン回路４１のトランジスタＱ１１Ａ，Ｑ１２Ａと、第２プルダウン回路４２のトランジスタＱ１１Ｂ，Ｑ１２Ｂとを個別に図示したが、それらは電源供給回路として互いに同様に機能するものであるため、第１プルダウン回路４１と第２プルダウン回路４２との間でそれらを共有させてもよい。

また本実施の形態は、実施の形態３の第１および第２プルダウン回路４１，４２に対しても適用可能である。その適用例を図１６（ａ），（ｂ）に示す。即ち、図１２（ａ）の回路に対し、トランジスタＱ６Ｂのドレインに、ダイオード接続させたトランジスタＱ１１Ｂを介して第１電圧信号Ｖｎを供給し、同じくダイオード接続させたトランジスタＱ１２Ｂを介して第２電圧信号Ｖｒを供給してもよい（図１６（ａ））。また図１２（ｂ）の回路に対し、トランジスタＱ６Ａのドレインに、ダイオード接続させたトランジスタＱ１１Ａを介して第１電圧信号Ｖｎを供給し、同じくダイオード接続させたトランジスタＱ１２Ａを介して第２電圧信号Ｖｒを供給してもよい（図１６（ｂ））。

＜実施の形態６＞
図１７（ａ），（ｂ）は、実施の形態６に係る第１および第２プルダウン回路４１，４２の回路図である。図１１の回路に対し、第１および第２プルダウン回路４１，４２それぞれのインバータに、電源として一定の高電位側電源電位ＶＤＤを供給したものである。つまり、トランジスタＱ６Ａ，Ｑ６Ｂのドレインを、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２に接続させている。

本実施の形態によれば、実施の形態５と同様にクロック信号ＣＬＫ，／ＣＬＫの発生器（クロック発生器３１）の出力にかかる負荷容量が減少されるので、その消費電力が低減されるという効果が得られる。但し、電位ＶＤＤを第１および第２プルダウン回路４１，４２供給するための配線を形成するための領域が必要となるので、図１１の回路に比較して回路面積が増加する点に留意すべきである。

また本実施の形態は、実施の形態３の第１および第２プルダウン回路４１，４２に対しても適用可能である。その適用例を図１８（ａ），（ｂ）に示す。即ち、図１２（ａ），（ｂ）の回路に対し、トランジスタＱ６Ｂ，Ｑ６Ａのドレインを高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２に接続させればよい。

＜実施の形態７＞
図１９（ａ）は、実施の形態７に係る第２プルダウン回路４２の回路図である。本実施の形態では、トランジスタＱ６Ｂのゲートに、ノードＮ１を入力端とし、第２クロック端子ＣＫ２のクロック信号により活性化されるインバータの出力を入力している。図１９（ａ）の如く、当該インバータはトランジスタＱ６Ｂのゲートと第１電源端子Ｓ１との間に接続したトランジスタＱ１４Ｂと、トランジスタＱ６Ｂのゲートと第２クロック端子ＣＫ２との間に接続した容量素子Ｃ４Ｂとから成っている。ここでは説明の便宜のため、トランジスタＱ６Ｂ，Ｑ７Ｂから成るインバータを「第１インバータ」、トランジスタＱ１４Ｂおよび容量素子Ｃ４Ｂから成るインバータを「第２インバータ」と称する。

実施の形態２で説明したように、図１１の第２プルダウン回路４２では、ノードＮ１がＨレベルのときに第２クロック端子ＣＫ２のクロック信号がＨレベルになると第１インバータに貫通電流が流れるため消費電力の増大が懸念された。それに対し、図１９（ａ）の第２プルダウン回路４２では、ノードＮ１がＨレベルになると第２インバータの出力端（トランジスタＱ６Ｂのゲート）はＬレベルに固定され、トランジスタＱ６Ｂはオフに維持される。よって第１インバータの貫通電流の発生を防止できる。

さらに、第２インバータから見ると、第１インバータはバッファ回路として機能する。よって容量素子Ｃ４Ｂの容量値が、例えば図８の容量素子Ｃ２Ｂに比べて小さくても、充分にトランジスタＱ５Ｂのゲート（ノードＮ４）を駆動することが可能である。但し、図１１の第２プルダウン回路４２に比べ、トランジスタおよび容量素子の数が増えるので回路面積が増加する点に留意すべきである。

なお本実施の形態も、第１プルダウン回路４１に対しても適用可能である。つまり第１プルダウン回路４１のトランジスタＱ６Ａのゲートに、ノードＮ１を入力端とし、第１クロック端子ＣＫ１のクロック信号により活性化されるインバータの出力を入力させる。図１９（ｂ）に示すように、当該インバータはトランジスタＱ６Ａのゲートと第１電源端子Ｓ１との間に接続したトランジスタＱ１４Ａと、トランジスタＱ６Ａのゲートと第１クロック端子ＣＫ１との間に接続した容量素子Ｃ４Ａとにより構成すればよい。

なお図１９（ａ），（ｂ）の第１および第２プルダウン回路４１，４２においては、ノードＮ１がＨレベルになる期間はトランジスタＱ６Ａ，Ｑ６ＢのゲートがＬレベルに固定される。そのため当該トランジスタＱ６Ａ，Ｑ６Ｂのゲートが正にバイアスされることは無く、それらのしきい値電圧のシフトは殆ど生じない。

本実施の形態も、実施の形態３の第１および第２プルダウン回路４１，４２に対しても適用可能である。その適用例を図２０（ａ），（ｂ）に示す。まず、第２プルダウン回路４２に対しては、図１９（ａ）のトランジスタＱ７Ｂに代えて、ノードＮ４と第１電源端子Ｓ１との間に接続する２つのトランジスタＱ７Ｂｎ，Ｑ７Ｂｒを設ける。図２０（ａ）の如く、トランジスタＱ７Ｂｎのゲートには第１入力端子ＩＮ１（前段の出力端子ＯＵＴ)を接続させ、トランジスタＱ７Ｂｒのゲートには第２入力端子ＩＮ２（次段の出力端子ＯＵＴ)を接続させる。つまり上記の第１インバータに代えて、トランジスタＱ６Ｂ，Ｑ７Ｂｎ，Ｑ７Ｂｒにより、第１および第２入力端子ＩＮ１，ＩＮ２を入力端、ノードＮ４を出力端とし、第２クロック端子ＣＫ２のクロック信号により活性化される第１ＮＯＲ回路を構成する。さらに、図１９（ａ）トランジスタＱ１４Ｂに代えて、トランジスタＱ６Ｂのゲートと第１電源端子Ｓ１との間に接続する２つのトランジスタＱ１４Ｂｎ，Ｑ１４Ｂｒを設ける。そして、トランジスタＱ１４Ｂｎのゲートには第１入力端子ＩＮ１を接続させ、トランジスタＱ１４Ｂｒのゲートには第２入力端子ＩＮ２を接続させる。つまり上記の第２インバータに代えて、容量素子Ｃ２ＢおよびトランジスタＱ１４Ｂｒ，Ｑ１４Ｂｎにより、第１および第２入力端子ＩＮ１，ＩＮ２を入力端とし、第２クロック端子ＣＫ２のクロック信号により活性化されるトランジスタＱ６Ｂのゲートを出力端とする第２ＮＯＲ回路を構成する。

また第１プルダウン回路４１に対しては、図１９（ｂ）のトランジスタＱ７Ａ，Ｑ１４Ａのゲートを、ノードＮ１ではなく出力端子ＯＵＴに接続させる。

図２０（ａ），（ｂ）の構成によれば、図１９（ａ），（ｂ）の場合に比べてノードＮ１に付随する寄生容量が小さくなる。従って、ノードＮ１の充電および昇圧が容易に行われるようになる。また図１９（ａ），（ｂ）においては、トランジスタＱ７Ｂ，Ｑ５Ｂの組、並びにトランジスタＱ７Ａ，Ｑ５Ａの組によりそれぞれフリップフロップ回路が構成されていたためノードＮ１をＬレベルからＨレベルに遷移させることが比較的困難であったが、図２０（ａ）の場合にはそれも容易になる。つまりノードＮ１を容易に高い電位に充電でき、トランジスタＱ１の駆動能力の向上に寄与できる。

＜実施の形態８＞
本実施の形態においては、第１および第２プルダウン回路４１，４２が有する各インバータとして、いわゆるシュミットトリガ回路を適用する（シュミットトリガ回路の詳細については、例えば特開昭５６−９６５２５号公報参照）。

例えば図２１（ａ）は、図１１（ａ）の第２プルダウン回路４２のインバータにシュミットトリガ型のインバータを適用した例である。即ち図１１（ａ）の第２プルダウン回路４２のトランジスタＱ７Ｂに代えて、ノードＮ４と第１電源端子Ｓ１との間に直列接続したトランジスタＱ７１Ｂ，Ｑ７２Ｂを接続させ、それらのゲートは共にノードＮ１に接続させる。そして、そのトランジスタＱ７１Ｂ，Ｑ７２Ｂ間の接続ノードと第２クロック端子ＣＫ２との間に、ゲートがノードＮ４に接続したトランジスタＱ１５Ｂを接続させる。当該トランジスタＱ１５Ｂは、ノードＮ４の電位により制御されることにより、第２クロック端子ＣＫ２からトランジスタＱ７１Ｂ，Ｑ７２Ｂ間の接続ノードへ帰還電流を流す働きをしている。

本実施の形態も、第１プルダウン回路４１に対して適用可能である。例えば図２１（ｂ）は、図１１（ｂ）の第１プルダウン回路４１のインバータにシュミットトリガ型のインバータを適用した例である。即ち図１１（ｂ）の第１プルダウン回路４１のトランジスタＱ７Ａに代えて、ノードＮ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ７１Ａ，Ｑ７２Ａを接続させる。そして、そのトランジスタＱ７１Ａ，Ｑ７２Ａ間の接続ノードと第２クロック端子ＣＫ２との間に、ゲートがノードＮ３に接続したトランジスタＱ１５Ａを接続させる。

シュミットトリガ型のインバータはしきい値電圧が高いので、単位シフトレジスタＳＲのノードＮ１に正極性のノイズが生じた場合においても、第１および第２プルダウン回路４１，４２がそのノイズの影響を受け難くなるという効果が得られる。

また本実施の形態は、実施の形態３以降の第１および第２プルダウン回路４１，４２に対しても適用可能である。例えば図２２（ａ），（ｂ）は、実施の形態３へ適用した例を示している。

図２２（ａ）は、図１２（ａ）の第２プルダウン回路４２のＮＯＲ回路にシュミットトリガ型の回路を適用した例である。即ち図１２（ａ）のトランジスタＱ７Ｂｎに代えて、ノードＮ４と第１電源端子Ｓ１との間に直列接続したトランジスタＱ７１Ｂｎ，Ｑ７２Ｂｎを設け、それらのゲートを第１入力端子ＩＮ１に接続させる。また、トランジスタＱ７Ｂｒに代えて、ノードＮ４と第１電源端子Ｓ１との間に直列接続したトランジスタＱ７１Ｂｒ，Ｑ７２Ｂｒを設け、それらのゲートを第２入力端子ＩＮ２に接続させる。そして、トランジスタＱ７１Ｂｎ，Ｑ７２Ｂｎ間の接続ノードおよびトランジスタＱ７１Ｂｒ，Ｑ７２Ｂｒ間の接続ノードと、第２クロック端子ＣＫ２との間に、ゲートがノードＮ４に接続したトランジスタＱ１５Ｂを接続させる。

一方、図２２（ｂ）は、図１２（ｂ）の第１プルダウン回路４１のＮＯＲ回路にシュミットトリガ型の回路を適用した例である。この場合は、図１２（ｂ）の第１プルダウン回路４１のトランジスタＱ７Ａに代えて、ノードＮ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ７１Ａ，Ｑ７２Ａを接続させ、それらのゲートを出力端子ＯＵＴに接続させる。そして、そのトランジスタＱ７１Ａ，Ｑ７２Ａ間の接続ノードと第２クロック端子ＣＫ２との間に、ゲートがノードＮ３に接続したトランジスタＱ１５Ａを接続させる。言い換えれば、図２２（ｂ）の回路は、図２１（ｂ）のトランジスタＱ７１Ａ，Ｑ７２Ａのゲートを、ノードＮ１ではなく出力端子ＯＵＴに接続させたものに相当する。

＜実施の形態９＞
図２３は実施の形態９に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態においては、実施の形態１の単位シフトレジスタＳＲ（図８）のトランジスタＱ２，Ｑ５Ａのソースを第２クロック端子ＣＫ２に接続させると共に、トランジスタＱ８，Ｑ５Ｂのソースを第１クロック端子ＣＫ１に接続させる。

例えば第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にクロック信号／ＣＬＫが入力される、第ｋ段目の単位シフトレジスタＳＲ_kを仮定する。即ち図２３に示すように、単位シフトレジスタＳＲ_kのトランジスタＱ２，Ｑ５Ａのソースにはクロック信号／ＣＬＫが供給され、トランジスタＱ８，Ｑ５Ｂのソースにはクロック信号ＣＬＫが供給される。

例えばトランジスタＱ２，Ｑ５Ａは、それぞれ出力端子ＯＵＴおよびノードＮ１を放電するためのものであるが、実施の形態１の説明から分かるように、それらは少なくともクロック信号ＣＬＫがＬレベルのときはオフになるように動作する。クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号であるので、図２３の構成によれば、トランジスタＱ２，Ｑ５Ａは、クロック信号ＣＬＫがＬレベルになってオフしたときにゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ２，Ｑ５Ａのしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ２，Ｑ５ＡのＶｔｈシフトが緩和され、Ｖｔｈシフトに起因する誤動作が防止されるという効果が得られる。

逆に、トランジスタＱ８，Ｑ５Ｂは、それぞれ少なくともクロック信号／ＣＬＫがＬレベルのときはオフになるように動作する。よって図２３の構成によれば、トランジスタＱ８，Ｑ５Ｂは、クロック信号／ＣＬＫがＬレベルになってオフしたときにゲートがソースに対して負にバイアスされるのと等価な状態になる。それによりトランジスタＱ８，Ｑ５ＢのＶｔｈシフトが軽減され、Ｖｔｈシフトに起因する誤動作が防止されるという効果が得られる。

図２３においては、図８の単位シフトレジスタＳＲのトランジスタＱ２，Ｑ８，Ｑ５Ａ，Ｑ５Ｂの全てに対して、そのソースに第１および第２クロック端子ＣＫ１，ＣＫ２を接続させるという変更を適用した例を示したが、それらの一部のものに対してのみ適用してもよい。

本実施の形態により、トランジスタＱ２，Ｑ８，Ｑ５Ａ，Ｑ５ＢのＶｔｈシフトが緩和され、それらのオン抵抗が小さく抑えられると、実施の形態１における効果をより高いものにすることができる。即ち、トランジスタＱ２，Ｑ８のＶｔｈシフトが緩和されると、ゲート線（出力端子ＯＵＴ）に生じるノイズをより低減することができ、表示装置の表示品質の劣化が防止される。またトランジスタＱ５ＡのＶｔｈシフトが緩和されると、第１クロック端子ＣＫ１のクロック信号の立ち上がり時に、ノードＮ１のレベル上昇をより低減できる。またトランジスタＱ５ＢのＶｔｈシフトが緩和されると、トランジスタＱ３のリーク電流によるノードＮ１の電圧上昇がより低減でき、その結果として第１クロック端子ＣＫ１のクロック信号の立ち上がり時のノードＮ１のレベル上昇が低減できる。

なお本実施の形態は、図１１〜図２２に示した第１および第２プルダウン回路４１，４２のトランジスタＱ５Ａ，Ｑ５Ｂに対しても適用可能である。

＜実施の形態１０＞
図２４は、実施の形態１０に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態の単位シフトレジスタＳＲは、特許文献２の図１１と同様に、２つの出力端子ＯＵＴ，ＯＵＴＤを有している。

出力端子ＯＵＴＤと第１クロック端子ＣＫ１との間には、ゲートがノードＮ１に接続したトランジスタＱ１Ｄが接続する。出力端子ＯＵＴＤと第１電源端子Ｓ１との間には、ゲートがノードＮ３に接続したトランジスタＱ１Ｄと、ゲートが第２クロック端子ＣＫ２に接続したトランジスタＱ８とが並列に接続する。つまりトランジスタＱ１Ｄは、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴＤに供給するトランジスタであり、トランジスタＱ２Ｄ，Ｑ８Ｄは出力端子ＯＵＴＤを放電するトランジスタである。

図２４から分かるように、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは、第１クロック端子ＣＫ１と第１電源端子Ｓ１との間に並列に接続している。さらに、トランジスタＱ１，Ｑ１Ｄはゲートが互いに接続しており、トランジスタＱ２，Ｑ２Ｄもゲートが互いに接続しており、トランジスタＱ８，Ｑ８Ｄもゲートが互いに接続している。よって、トランジスタＱ１，Ｑ２，Ｑ８から成る回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ８Ｄから成る回路とは互いに同じように動作し、その結果、出力端子ＯＵＴ，ＯＵＴＤからは、理論的に同じ波形の信号が出力されることとなる。以下、出力端子ＯＵＴＤを「キャリー信号出力端子ＯＵＴＤ」と称し、それからの出力される信号を「キャリー信号ＧＤ」と称する。

図２５は、実施の形態１０の単位シフトレジスタＳＲにより構成されるゲート線駆動回路３０（多段のシフトレジスタ）の構成を示す図である。

同図の如く、各段の第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤに接続される。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段のキャリー信号ＧＤが入力される。また、各段の第２入力端子ＩＮ２は、自身の次段のキャリー信号出力端子ＯＵＴＤに接続されている。即ち、第２段目以降の第２入力端子ＩＮ２にはその次段のキャリー信号ＧＤが入力される。

一方、各段の出力端子ＯＵＴは、その前段および後段の単位シフトレジスタＳＲへは接続されず、ゲート線ＧＬのみに接続される。つまりキャリー信号ＧＤは、専らゲート線ＧＬの駆動に使用される。

一般に表示装置のゲート線は大きな負荷容量となるため、それに入力される出力信号Ｇの立ち上がり速度が遅くなりやすい。図７のように、出力信号Ｇが前後段の第１入力端子ＩＮ１および第２入力端子ＩＮ２に入力される場合、出力信号Ｇの立ち上がり速度が遅くなると、各段のトランジスタＱ１のゲート（ノードＮ１）を充分高いレベルにまで充電するのにある程度の時間を要するようになる。その結果、各単位シフトレジスタの動作の高速化が困難になり、ゲート線駆動回路の動作の高速化、ひいては表示装置の高解像度化の妨げとなる。

それに対し本実施の形態によれば、各段の第１および入力端子ＩＮ１，ＩＮ２に入力する信号として、ゲート線を駆動するため出力信号Ｇとは別の回路により生成したキャリー信号ＧＤを用いている。つまり、負荷容量としてのゲート線ＧＬの影響により出力信号Ｇの立ち上がり速度を遅くすることはあっても、それはキャリー信号ＧＤの立ち上がり速度には影響しない。従って、各段におけるノードＮ１の充電速度の低下が防止され、ゲート線駆動回路の動作の高速化に寄与できる。

なお本実施の形態に対しても、実施の形態２〜８の第１および第２プルダウン回路４１，４２（図１１〜図２２）を適用することが可能である。また実施の形態９の技術は、図２４のトランジスタＱ２Ｄ、Ｑ８Ｄに対しても適用可能である。即ち、トランジスタＱ２Ｄのソースを第２クロック端子ＣＫ２に接続させてもよいし、トランジスタＱ８Ｄを第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態１１＞
図２６は実施の形態１１に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図８の回路に対し、トランジスタＱ２を省略している。トランジスタＱ２は、第２クロック端子ＣＫ２のクロック信号に応じて出力端子ＯＵＴの電荷を放電するよう機能するものであったが、出力端子ＯＵＴ（ゲート線ＧＬ)におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる場合がある。

トランジスタＱ２が省略されることにより、単位シフトレジスタＳＲの形成面積を縮小化できる。またノードＮ３に付随する寄生容量が低減されるので、容量素子Ｃ２Ａの容量値を小さくすることができる点でも、回路面積の縮小化に寄与できる。またトランジスタＱ２のゲート容量により消費されていた電力を削減できるという利点もある。

本実施の形態に対しても、実施の形態２〜１０を適用することが可能である。なお、本実施の形態を実施の形態１０に適用する場合には、トランジスタＱ２のみならずトランジスタＱ２Ｄも省略してもよい。但し、トランジスタＱ２を省略しても、トランジスタＱ２Ｄは残した方が、より誤動作は起こり難い。トランジスタＱ２Ｄが省略された場合、第１クロック端子ＣＫ１のクロック信号の立ち上がり時に、キャリー信号出力端子ＯＵＴＤが高インピーダンス状態になる。キャリー信号出力端子ＯＵＴＤは、その容量負荷が、ゲート線ＧＬが接続される出力端子ＯＵＴに比べて小さいため、高インピーダンス状態になると第１クロック端子ＣＫ１のクロック信号の立ち上がりに応じてレベルが上昇しやすくなる。つまり誤信号としてのキャリー信号ＧＤが出力されやすくなる。その誤信号によって次段のトランジスタＱ３、あるいは前段のトランジスタＱ４がオンすると誤動作が生じるので、それを防止すべくトランジスタＱ２Ｄは残しておくことが好ましい。

＜実施の形態１２＞
図２７は実施の形態１２に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図８の回路に対し、トランジスタＱ８を省略している。トランジスタＱ８は、ノードＮ３のレベルに応じて出力端子ＯＵＴの電荷を放電するよう機能するものであったが、出力端子ＯＵＴ（ゲート線ＧＬ)におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる場合がある。

トランジスタＱ８が省略されることにより、単位シフトレジスタＳＲの形成面積を縮小化できる。またトランジスタＱ８のゲート容量により消費されていた電力を削減できるという利点もある。

本実施の形態に対しても、実施の形態２〜１０を適用することが可能である。なお、本実施の形態を実施の形態１０に適用する場合には、トランジスタＱ８のみならずトランジスタＱ８Ｄも省略してもよい。但し、トランジスタＱ８を省略しても、トランジスタＱ８Ｄは残した方が、より誤動作は起こり難い。先に述べたように、キャリー信号出力端子ＯＵＴＤは、その容量負荷が、出力端子ＯＵＴのそれに比べ小さいため、トランジスタＱ８Ｄが省略されたことで高インピーダンス状態になると、そのレベルがノイズの影響等により上昇しやすい。つまり誤信号としてのキャリー信号ＧＤが（実施の形態１１のようにトランジスタＱ２Ｄを省略した場合ほどではないが）出力されやすくなる。その誤信号により次段のトランジスタＱ３、あるいは前段のトランジスタＱ４がオンすると誤動作が生じるので、それを防止すべく、トランジスタＱ８Ｄは残しておくことが好ましい。

＜実施の形態１３＞
ＴＦＴを含む電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。

図２８は実施の形態１３に係る単位シフトレジスタの構成を示す回路図である。図８の回路に対し、容量素子Ｃ１をトランジスタＱ１のゲート容量に置き換えることによって、それを省略している。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図２８の回路においてトランジスタＱ１のゲート幅を相当分だけ広くすることで、図８の回路と同等の昇圧動作を実現できる。

またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号Ｇの立ち上がりおよび立ち下がり速度が速くなり、動作の高速化を図ることができるという利点も得られる。なお本実施の形態に対しても、実施の形態２〜１２を適用することが可能である。

＜実施の形態１４＞
図２９および図３０は、実施の形態１４に係る単位シフトレジスタＳＲの構成を示す回路図である。上記のように、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ＭＯＳ容量素子）として機能することができる。そこで本実施の形態では、容量素子Ｃ１，Ｃ２Ａ，Ｃ２Ｂとして、ＭＯＳ容量素子を用いる。

図２９および図３０からも分かるように、ＭＯＳ容量素子は、ＭＯＳトランジスタのソース・ドレイン間を接続して形成できるので、単位シフトレジスタＳＲを構成するトランジスタＱ１，Ｑ２，・・・等と同様のトランジスタを用いることが可能である。そうすることにより、容量素子Ｃ１、Ｃ２Ａ、Ｃ２Ｂを他のトランジスタと同じ工程で形成できる。つまり製造過程において、容量素子を形成するためのマスクを少なくとも１枚削減することができるので、工程数を少なくとも１工程は削減することができる。

ところでＭＯＳ容量素子は、ゲート・ソース間がしきい値電圧以上にバイアスされ、チャネルが形成されたときに大きな容量値となる。容量素子Ｃ１は、ノードＮ１がＨレベルに充電された後にそれをさらに昇圧するものであるので、少なくともノードＮ１がＨレベルの間だけ容量素子として働けばよい。逆に、ノードＮ１がＬレベルになる非選択期間では、ノードＮ１のレベルが出力端子ＯＵＴのノイズにより上昇しないように、容量素子Ｃ１を介する結合は弱い方が好ましい。そのため、容量素子Ｃ１としてのＭＯＳ容量素子は、図２９および図３０の如く、ゲートがノードＮ１側に、ソース・ドレインが出力端子ＯＵＴ側にそれぞれ接続されることが望ましい。

また容量素子Ｃ２ＡとしてのＭＯＳ容量素子は、図２９のようにゲートが第１クロック端子ＣＫ１側に、ソース・ドレインがノードＮ３側にそれぞれ接続されることが望ましい。その場合、第１クロック端子ＣＫ１のクロック信号のレベルがしきい値電圧以上になったとき、チャネルが形成されるので、ノードＮ３のレベルをより効率的に上昇／下降させることができる。なお同様の理由により、容量素子Ｃ２ＢとしてのＭＯＳ容量素子も、図２９のようにゲートが第２クロック端子ＣＫ２側に、ソース・ドレインがノードＮ４側にそれぞれ接続されることが望ましい。

なお図３０のように、容量素子Ｃ２Ａ，Ｃ２ＢとしてのＭＯＳ容量素子の向きを図２９とは反対にしても動作は可能である。この場合、それらのＭＯＳ容量素子にチャネルが形成されないが、各ＭＯＳ容量素子のゲート・ドレイン間およびゲート・ソース間のオーバラップ容量が、それぞれ容量素子Ｃ２Ａ，Ｃ２Ｂとして働く。

＜実施の形態１５＞
本実施の形態においては、単位シフトレジスタＳＲのトランジスタＱ３、Ｑ４のストレスを軽減できる駆動方法を説明する。

図３１は、実施の形態１５に係るゲート線駆動回路３０の構成を示すブロック図である。以上の実施の形態では、各単位シフトレジスタＳＲの第１および第２電圧信号端子Ｔ１，Ｔ２にはそれぞれ第１および第２電圧信号Ｖｎ，Ｖｒを供給していたが、本実施の形態ではそれに代えて、電圧信号発生器２３２が生成する電圧信号ＣＬＫＤ，／ＣＬＫＤを供給する。なお、各単位シフトレジスタＳＲは、上記の各実施の形態に係るもののいずれであってもよい。

ここで、電圧信号ＣＬＫＤ，／ＣＬＫＤについて説明する。図３２および図３３は、本実施の形態に係るゲート線駆動回路３０の動作を説明するためのタイミング図であり、図３２は順方向シフト時、図３３は逆方向シフト時のものである。

図３２および図３３に示すように、電圧信号ＣＬＫＤは、順方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化する信号になるものである。また電圧信号／ＣＬＫＤは、順方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化する信号になるものである。

また本実施の形態では、第１および第２電圧信号端子Ｔ１，Ｔ２のそれぞれに、電圧信号ＣＬＫＤ，／ＣＬＫＤのどちらが供給されるかは単位シフトレジスタＳＲごとに異なる。図３１のように、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される段（単位シフトレジスタＳＲ１，ＳＲ３，…）においては、その第１電圧信号端子Ｔ１に電圧信号／ＣＬＫＤが、第２電圧信号端子Ｔ２に電圧信号ＣＬＫＤが供給される。また第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される段（単位シフトレジスタＳＲ２，ＳＲ４，…）においては、その第１電圧信号端子Ｔ１に電圧信号ＣＬＫＤが、第２電圧信号端子Ｔ２に電圧信号／ＣＬＫＤが供給される。

そうすることにより順方向シフト時には、各単位シフトレジスタＳＲにおいて、第１入力端子ＩＮ１に前段の出力信号が入力されるタイミングで第１電圧信号端子Ｔ１がＨレベルになり、第２入力端子ＩＮ２に次段の出力信号が入力されるタイミングで第２電圧信号端子Ｔ２がＬレベルになる。

また逆方向シフト時には、各単位シフトレジスタＳＲにおいて、第２入力端子ＩＮ２に次段の出力信号が入力されるタイミングで第２電圧信号端子Ｔ２がＨレベルになり、第１入力端子ＩＮ１に前段の出力信号が入力されるタイミングで第１入力端子ＩＮ１がＬレベルになる。

従って各単位シフトレジスタＳＲのトランジスタＱ３，Ｑ４は、順方向シフト時でも逆方向シフト時でも、実施の形態１と同様にノードＮ１（トランジスタＱ１のゲート）の充放電を行うことができる。よって本実施の形態においても、図３２および図３３に示すように、順方向シフトおよび逆方向シフトの動作が可能である。

本実施の形態によれば、第１および第２電圧信号端子Ｔ１，Ｔ２、すなわちトランジスタＱ３、Ｑ４のドレインが直流的にバイアスされないので、当該トランジスタＱ３、Ｑ４のストレスを軽減することができる。

先に述べたように、電圧信号ＣＬＫＤは、順方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化する信号になるものである。また電圧信号／ＣＬＫＤは、順方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化する信号になるものである。しかし本実施の形態をゲート線駆動回路３０に実際に適用する場合には、図３４および図３５に示すように、電圧信号ＣＬＫＤ，／ＣＬＫＤの立ち下がりのタイミングを、クロック信号ＣＬＫ，／ＣＬＫの立ち下がりのタイミングよりも遅延させることが望ましい。

図３４は順方向シフト時の動作を示しており、電圧信号ＣＬＫＤの立ち上がりタイミングはクロック信号ＣＬＫと同時であるが、その立ち下がりタイミングをクロック信号ＣＬＫよりも遅らせている（クロック信号／ＣＬＫの立ち上がりタイミングと同時にしている）。同様に電圧信号／ＣＬＫＤの立ち上がりタイミングはクロック信号／ＣＬＫと同時であるが、その立ち下がりタイミングをクロック信号／ＣＬＫよりも遅らせている（クロック信号ＣＬＫの立ち上がりタイミングと同時にしている）。

一方、図３５は逆方向シフト時の動作を示しており、電圧信号ＣＬＫＤの立ち上がりタイミングはクロック信号／ＣＬＫと同時であるが、その立ち下がりタイミングはクロック信号／ＣＬＫよりも遅らせている（クロック信号ＣＬＫの立ち上がりタイミングと同時にしている）。同様に電圧信号／ＣＬＫＤの立ち上がりタイミングはクロック信号ＣＬＫと同時であるが、その立ち下がりタイミングはクロック信号ＣＬＫよりも遅らせている（クロック信号／ＣＬＫの立ち上がりタイミングと同時にしている）。

上記のようにゲート線は大きな負荷容量となるので、各単位シフトレジスタＳＲの出力信号の立ち下がり速度にも遅延が生じやすい。例えば順方向シフト時に、第１入力端子ＩＮ１に入力される前段の出力信号の立ち下がりが遅延すると、トランジスタＱ３がノードＮ１を充電した後、そのゲート（第１入力端子ＩＮ１）のレベルが立ち下がるのよりも早く、ドレイン（第１電圧信号端子Ｔ１）のレベルが下降する。そうなると、ノードＮ１の電荷が今度はトランジスタＱ３を逆流して放出され、選択期間におけるノードＮ１のレベルが低下してしまい、トランジスタＱ１の駆動能力が低下してしまう。逆方向シフト時においても同様の問題が生じる。図３４および図３５のように電圧信号ＣＬＫＤ，／ＣＬＫＤの立ち下がりのタイミングを、クロック信号ＣＬＫ，／ＣＬＫの立ち下がりのタイミングよりも遅延させれば、この問題を回避することができる。

＜実施の形態１６＞
本実施の形態においては、単位シフトレジスタＳＲのトランジスタＱ３、Ｑ４のストレスをさらに軽減することができる駆動方法を説明する。

図３６は、実施の形態１６に係るゲート線駆動回路３０の構成を示すブロック図である。本実施の実施の形態では、各単位シフトレジスタＳＲの第１および第２電圧信号端子Ｔ１，Ｔ２に、電圧信号発生器３３２が生成する４種類の電圧信号ＣＬＫＤｎ，／ＣＬＫＤｎ，ＣＬＫＤｒ，／ＣＬＫＤｒを供給する。なお、各単位シフトレジスタＳＲは、上記の各実施の形態に係るもののいずれであってもよい。

ここで、電圧信号ＣＬＫＤｎ，／ＣＬＫＤｎ，ＣＬＫＤｒ，／ＣＬＫＤｒについて説明する。図３７および図３８は、本実施の形態に係るゲート線駆動回路３０の動作を説明するためのタイミング図であり、図３７は順方向シフト時、図３８は逆方向シフト時のものである。

図３７および図３８に示すように、電圧信号ＣＬＫＤｎは、順方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはＶＳＳに固定されるものである。電圧信号／ＣＬＫＤｎは、順方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化する信号になり、逆方向シフト時にはＶＳＳに固定されるものである。電圧信号ＣＬＫＤｒは、順方向シフト時にはＶＳＳに固定され、逆方向シフト時にはクロック信号ＣＬＫと同様にレベルが変化するものである。また電圧信号／ＣＬＫＤｒは、順方向シフト時にはＶＳＳに固定され、逆方向シフト時にはクロック信号／ＣＬＫと同様にレベルが変化するものである。

そして本実施の形態においては図３６のように、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される段（単位シフトレジスタＳＲ１，ＳＲ３，…）においては、その第１電圧信号端子Ｔ１に電圧信号／ＣＬＫＤｎが、第２電圧信号端子Ｔ２に電圧信号／ＣＬＫＤｒが供給される。また第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される段（単位シフトレジスタＳＲ２，ＳＲ４，…）においては、その第１電圧信号端子Ｔ１に電圧信号ＣＬＫＤｎが、第２電圧信号端子Ｔ２に電圧信号ＣＬＫＤｒが供給される。

そうすることにより順方向シフト時には、各単位シフトレジスタＳＲにおいて、第１入力端子ＩＮ１に前段の出力信号が入力されるタイミングで第１電圧信号端子Ｔ１がＨレベルになり、第２電圧信号端子Ｔ２がＬレベルに固定される。

また逆方向シフト時には、各単位シフトレジスタＳＲにおいて、第２入力端子ＩＮ２に次段の出力信号が入力されるタイミングで第２電圧信号端子Ｔ２がＨレベルになり、第１入力端子ＩＮ１はＬレベルに固定される。

従って各単位シフトレジスタＳＲのトランジスタＱ３，Ｑ４は、順方向シフト時でも逆方向シフト時でも、実施の形態１と同様にノードＮ１（トランジスタＱ１のゲート）の充放電を行うことができる。よって本実施の形態においても、図３７および図３８に示すように、順方向シフトおよび逆方向シフトの動作が可能である。

このように順方向シフト時においては、第１電圧信号端子Ｔ１すなわちトランジスタＱ３のドレインの電位は実施の形態１５と同様にスイングされ、且つ第２電圧信号端子Ｔ２すなわちトランジスタＱ４のソースはＬレベルに固定される。また逆方向シフト時においては、第２電圧信号端子Ｔ２すなわちトランジスタＱ４のドレインの電位は実施の形態１５と同様にスイングされ、且つ第２電圧信号端子Ｔ２すなわちトランジスタＱ４のソースはＬレベルに固定される。つまりトランジスタＱ３，Ｑ４のストレスを実施の形態１５よりもさらに軽減することができる。

なお本実施の形態をゲート線駆動回路３０に実際に適用するにあたっては、実施の形態１５での説明と同様の理由により、図３８および図３９に示すように、電圧信号ＣＬＫＤｎ，／ＣＬＫＤｎ，ＣＬＫＤｒ，／ＣＬＫＤｒの立ち下がりのタイミングを、クロック信号ＣＬＫ，／ＣＬＫの立ち下がりのタイミングよりも遅延させることが望ましい。

図３８は順方向シフト時の動作を示しており、電圧信号ＣＬＫＤｎの立ち上がりタイミングはクロック信号ＣＬＫと同時であるが、その立ち下がりタイミングをクロック信号ＣＬＫよりも遅らせている（クロック信号／ＣＬＫの立ち上がりタイミングと同時にしている）。同様に電圧信号／ＣＬＫＤｎの立ち上がりタイミングはクロック信号／ＣＬＫと同時であるが、その立ち下がりタイミングをクロック信号／ＣＬＫよりも遅らせている（クロック信号ＣＬＫの立ち上がりタイミングと同時にしている）。

一方、図４０は逆方向シフト時の動作を示しており、電圧信号ＣＬＫＤｒの立ち上がりタイミングはクロック信号ＣＬＫと同時であるが、その立ち下がりタイミングはクロック信号ＣＬＫよりも遅らせている（クロック信号／ＣＬＫの立ち上がりタイミングと同時にしている）。同様に電圧信号／ＣＬＫＤｒの立ち上がりタイミングはクロック信号／ＣＬＫと同時であるが、その立ち下がりタイミングはクロック信号／ＣＬＫよりも遅らせている（クロック信号ＣＬＫの立ち上がりタイミングと同時にしている）。

それにより、各単位シフトレジスタＳＲの出力信号Ｇの立ち下がり速度にも遅延が生じた場合においても、各単位シフトレジスタＳＲのノードＮ１を確実に充電することができるようになる。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 従来の双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 従来の双方向単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を示すタイミング図である。 双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 従来の双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１に係る単位シフトレジスタ間の接続関係を示す回路図である。 実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態２に係る第１および第２プルダウン回路の回路図である。 実施の形態３に係る第１および第２プルダウン回路の回路図である。 実施の形態４に係る第１および第２プルダウン回路の回路図である。 実施の形態４に係る第１および第２プルダウン回路の変形例を示す図である。 実施の形態５に係る第１および第２プルダウン回路の回路図である。 実施の形態５に係る第１および第２プルダウン回路の変形例を示す図である。 実施の形態６に係る第１および第２プルダウン回路の回路図である。 実施の形態６に係る第１および第２プルダウン回路の変形例を示す図である。 実施の形態７に係る第１および第２プルダウン回路の回路図である。 実施の形態７に係る第１および第２プルダウン回路の変形例を示す図である。 実施の形態８に係る第１および第２プルダウン回路の回路図である。 実施の形態８に係る第１および第２プルダウン回路の変形例を示す図である。 実施の形態９に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１２に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１３に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１４に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１４に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１５に係る双方向シフトレジスタを用いたゲート線駆動回路の構成を示すブロック図である。 実施の形態１５に係る双方向シフトレジスタの動作を示すタイミング図である。 実施の形態１５に係る双方向シフトレジスタの動作を示すタイミング図である。 実施の形態１５の変形例を説明するためのタイミング図である。 実施の形態１５の変形例を説明するためのタイミング図である。 実施の形態１６に係るに係る双方向シフトレジスタを用いたゲート線駆動回路の構成を示すブロック図である。 実施の形態１６に係る双方向シフトレジスタの動作を示すタイミング図である。 実施の形態１６に係る双方向シフトレジスタの動作を示すタイミング図である。 実施の形態１６の変形例を説明するためのタイミング図である。 実施の形態１６の変形例を説明するためのタイミング図である。

符号の説明

３０ ゲート線駆動回路、３１ クロック発生器、１３２，２３２，３３２ 電圧信号発生器、ＳＲ 単位シフトレジスタ、ＩＮ１ 第１入力端子、ＩＮ２ 第２入力端子、ＯＵＴ 出力端子、ＣＫ１ 第１クロック端子、ＣＫ２ 第２クロック端子、Ｓ１ 第１電源端子、Ｓ２ 第２電源端子、Ｔ１ 第１電圧信号端子、Ｔ２ 第２電圧信号端子。

Claims (42)

1. 第１および第２入力端子、並びに出力端子と、
   所定の電圧信号がそれぞれ入力される第１および第２電圧信号端子と、
   互いに位相の異なるクロック信号がそれぞれ入力される第１および第２クロック端子と、
   前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子に入力される第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第３トランジスタと、
   前記第２入力端子に接続した制御電極を有し、前記第２電圧信号端子に入力される第２電圧信号を前記第１ノードに供給する第４トランジスタと、
   前記第１クロック信号の活性化に応じて前記第１ノードを放電する第１プルダウン回路と、
   前記第２クロック端子に入力される第２クロック信号の活性化に応じて前記第１ノードを放電する第２プルダウン回路とを備え、
   前記第１および第２プルダウン回路による前記第１ノードの放電は、前記第１ノードが充電されていない期間に行われ、充電されている期間には行われない
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記第１プルダウン回路は、
   前記第１ノードを入力端とし、前記第１クロック信号により活性化される第１インバータと、
   前記第１インバータの出力端である第２ノードのレベルに応じて前記第１ノードを放電する第５トランジスタとを含む
   ことを特徴とするシフトレジスタ回路。
3. 請求項２記載のシフトレジスタ回路であって、
   前記第５トランジスタは、
   前記第１ノードと前記第２クロック端子との間に接続している
   ことを特徴とするシフトレジスタ回路。
4. 請求項２または請求項３記載のシフトレジスタ回路であって、
   前記第１インバータは、
   前記第２ノードと前記第１クロック端子との間に接続した第１容量素子と、
   前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第６トランジスタとを含む
   ことを特徴とするシフトレジスタ回路。
5. 請求項４記載のシフトレジスタ回路であって、
   前記第１容量素子は、トランジスタから成るＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
6. 請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
   前記第２プルダウン回路は、
   前記第１ノードを入力端とし、前記第２クロック信号により活性化される第２インバータと、
   前記第２インバータの出力端である第３ノードのレベルに応じて前記第１ノードを放電する第７トランジスタとを備える
   ことを特徴とするシフトレジスタ回路。
7. 請求項６記載のシフトレジスタ回路であって、
   前記第７トランジスタは、
   前記第１ノードと前記第１クロック端子との間に接続している
   ことを特徴とするシフトレジスタ回路。
8. 請求項６または請求項７記載のシフトレジスタ回路であって、
   前記第２インバータは、
   前記第３ノードと前記第２クロック端子との間に接続した第２容量素子と、
   前記第１ノードに接続した制御電極を有し、前記第３ノードを放電する第８トランジスタとを含む
   ことを特徴とするシフトレジスタ回路。
9. 請求項８記載のシフトレジスタ回路であって、
   前記第２容量素子は、トランジスタから成るＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
10. 請求項６または請求項７記載のシフトレジスタ回路であって、
    前記第２インバータは、
    前記第２クロック端子に接続した制御電極を有し、前記第３ノードを充電する第８トランジスタと、
    前記第１ノードに接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第１クロック端子に接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
11. 請求項１０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    前記第２クロック端子と前記第３ノードとの間に接続している
    ことを特徴とするシフトレジスタ回路。
12. 請求項１０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    所定の第４ノードと前記第３ノードとの間に接続しており、
    前記第２インバータは、
    前記第１電圧信号端子と前記第４ノードとの間にダイオード接続した第１１トランジスタと、
    前記第２電圧信号端子と前記第４ノードとの間にダイオード接続した第１２トランジスタとをさらに含む
    ことを特徴とするシフトレジスタ回路。
13. 請求項１０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    一定電位が供給される所定の電源端子と前記第３ノードとの間に接続している
    ことを特徴とするシフトレジスタ回路。
14. 請求項６または請求項７記載のシフトレジスタ回路であって、
    前記第２インバータは、
    前記第２クロック端子に接続した制御電極を有し、前記第３ノードを充電する第８トランジスタと、
    前記第１ノードに接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第３ノードに接続した制御電極を有し、当該第３ノードと前記第２クロック端子との間に接続した第１０トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
15. 請求項６または請求項７記載のシフトレジスタ回路であって、
    前記第２インバータは、
    前記第３ノードを充電する第８トランジスタと、
    前記第１ノードに接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第１クロック端子に接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタと、
    前記第８トランジスタの制御電極が接続する第４ノードと前記第２クロック端子との間に接続した第２容量素子と、
    前記第１ノードに接続した制御電極を有し、前記第４ノードを放電する第１１トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
16. 請求項１５記載のシフトレジスタ回路であって、
    前記第２容量素子は、トランジスタから成るＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ回路。
17. 請求項６または請求項７記載のシフトレジスタ回路であって、
    前記第２インバータは、
    シュミットトリガ型のインバータである
    ことを特徴とするシフトレジスタ回路。
18. 請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
    前記第２プルダウン回路は、
    前記第１および第２入力端子を入力端とし、前記第２クロック信号により活性化されるＮＯＲ回路と、
    前記ＮＯＲ回路の出力端である第３ノードのレベルに応じて前記第１ノードを放電する第７トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
19. 請求項１８記載のシフトレジスタ回路であって、
    前記第７トランジスタは、
    前記第１ノードと前記第１クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
20. 請求項１８または請求項１９記載のシフトレジスタ回路であって、
    前記ＮＯＲ回路は、
    前記第２クロック端子に接続した制御電極を有し、前記第３ノードを充電する第８トランジスタと、
    前記第１入力端子に接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタと、
    前記第１クロック端子に接続した制御電極を有し、前記第３ノードを放電する第１１トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
21. 請求項２０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    前記第２クロック端子と前記第３ノードとの間に接続している
    ことを特徴とするシフトレジスタ回路。
22. 請求項２０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    所定の第４ノードと前記第３ノードとの間に接続しており、
    前記ＮＯＲ回路は、
    前記第１電圧信号端子と前記第４ノードとの間にダイオード接続した第１２トランジスタと、
    前記第２電圧信号端子と前記第４ノードとの間にダイオード接続した第１３トランジスタとをさらに含む
    ことを特徴とするシフトレジスタ回路。
23. 請求項２０記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    一定電位が供給される所定の電源端子と前記第３ノードとの間に接続している
    ことを特徴とするシフトレジスタ回路。
24. 請求項１８または請求項１９記載のシフトレジスタ回路であって、
    前記ＮＯＲ回路は、
    前記第２クロック端子に接続した制御電極を有し、前記第３ノードを充電する第８トランジスタと、
    前記第１入力端子に接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタと、
    前記第３ノードに接続した制御電極を有し、当該第３ノードと前記第２クロック端子との間に接続した第１１トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
25. 請求項１８または請求項１９記載のシフトレジスタ回路であって、
    前記ＮＯＲ回路は、
    前記第３ノードを充電する第８トランジスタと、
    前記第１入力端子に接続した制御電極を有し、前記第３ノードを放電する第９トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタと、
    前記第１クロック端子に接続した制御電極を有し、前記第３ノードを放電する第１１トランジスタと、
    前記第８トランジスタの制御電極が接続する第４ノードと前記第２クロック端子との間に接続した第２容量素子と、
    前記第１入力端子に接続した制御電極を有し、前記第４ノードを放電する第１２トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第４ノードを放電する第１３トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
26. 請求項２５記載のシフトレジスタ回路であって、
    前記第２容量素子は、トランジスタから成るＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ回路。
27. 請求項１８または請求項１９記載のシフトレジスタ回路であって、
    前記ＮＯＲ回路は、
    シュミットトリガ型の回路である
    ことを特徴とするシフトレジスタ回路。
28. 請求項１から請求項２７のいずれか記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記第２ノードに接続している
    ことを特徴とするシフトレジスタ回路。
29. 請求項２８記載のシフトレジスタ回路であって、
    前記第２トランジスタは、
    前記出力端子と前記第２クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
30. 請求項１から請求項２７のいずれか記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記第２クロック端子に接続している
    ことを特徴とするシフトレジスタ回路。
31. 請求項３０記載のシフトレジスタ回路であって、
    前記第２トランジスタは、
    前記出力端子と前記第１クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
32. 請求項１から請求項３１のいずれか記載のシフトレジスタ回路であって、
    前記第１ノードと前記出力端子との間に接続した第３容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
33. 請求項３２記載のシフトレジスタ回路であって、
    前記第３容量素子は、トランジスタから成るＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ回路。
34. 請求項１から請求項３３のいずれか記載のシフトレジスタ回路であって、
    前記第１および第２電圧信号は、互いに相補な信号である
    ことを特徴とするシフトレジスタ回路。
35. 請求項１から請求項３３のいずれか記載のシフトレジスタ回路であって、
    前記第１および第２電圧信号の一方は前記第１クロック信号と同じようにレベルが変化し、他方は前記第２クロック信号と同じようにレベルが変化する
    ことを特徴とするシフトレジスタ回路。
36. 請求項３５記載のシフトレジスタ回路であって、
    前記一方の電圧信号は、その立ち下がりタイミングが前記第１クロック信号より遅れるよう制御されており、
    前記他方の電圧信号は、その立ち下がりタイミングが前記第２クロック信号より遅れるよう制御されている
    ことを特徴とするシフトレジスタ回路。
37. 請求項１から請求項３３のいずれか記載のシフトレジスタ回路であって、
    前記第１および第２電圧信号の一方は前記第２クロック信号と同じようにレベルが変化し、他方は非活性レベルに維持される
    ことを特徴とするシフトレジスタ回路。
38. 請求項３７記載のシフトレジスタ回路であって、
    前記一方の電圧信号は、その立ち下がりタイミングが前記第２クロック信号より遅れるよう制御されている
    ことを特徴とするシフトレジスタ回路。
39. 複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、請求項１から請求項３８のいずれか記載のシフトレジスタ回路であり、
    前記各段において、
    前記出力端子は、その後段の第１入力端子および前段の第２入力端子に接続される
    ことを特徴とするシフトレジスタ回路。
40. 請求項３９記載の多段のシフトレジスタ回路を、ゲート線駆動回路として備える
    ことを特徴とする画像表示装置。
41. 請求項１から請求項３８のいずれか記載のシフトレジスタ回路であって、
    前記出力端子とは別のキャリー信号出力端子と、
    前記第１ノードに接続した制御電極を有し、前記第１クロック信号を前記キャリー信号出力端子に供給する第１４トランジスタと、
    前記第２トランジスタの制御電極に接続した制御電極を有し、前記キャリー信号出力端子を放電する第１５トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
42. 複数のシフトレジスタ回路が従属接続して成る多段のシフトレジスタ回路を、ゲート線駆動回路として備える画像表示装置であって、
    前記多段の各段は、請求項４１記載のシフトレジスタ回路であり、
    前記各段において、
    前記出力端子は表示パネルのゲート線に接続され、
    前記キャリー信号出力端子は、その後段の第１入力端子および前段の第２入力端子に接続される
    ことを特徴とする画像表示装置。

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