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KR102427396B1 - 표시장치 - Google Patents

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KR102427396B1
KR102427396B1 KR1020150152677A KR20150152677A KR102427396B1 KR 102427396 B1 KR102427396 B1 KR 102427396B1 KR 1020150152677 A KR1020150152677 A KR 1020150152677A KR 20150152677 A KR20150152677 A KR 20150152677A KR 102427396 B1 KR102427396 B1 KR 102427396B1
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Abstract

본 발명의 표시장치는 화소 어레이, 쉬프트레지스터, 데이터 구동부를 포함한다. 쉬프트레지스터의 스테이지는 풀업 트랜지스터 및 스타트 제어부를 포함한다. 풀업 트랜지스터는 게이트전극이 Q 노드에 접속하고, 제1 전극이 제1 게이트클럭을 입력받으며, 제2 전극이 출력단에 접속된다. 스타트 제어부는 제1 게이트클럭에 직접 응답하여, 게이트클럭의 저전위전압레벨 구간 마다 Q 노드의 전압을 충전시켜 풀업 트랜지스터를 동작시킴으로써, 출력단을 저전위전압으로 방전시킨다.

Description

표시장치{Shiftlegistor and Display Device having the Same}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 쉬프트레지스터는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 쉬프트레지스터는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다. 각 스테이지의 출력단은 게이트라인과 연결되고, 출력단의 전압레벨에 따라 게이트라인에 게이트펄스가 제공된다. 즉, 출력단의 전압레벨은 게이트펄스를 출력하는 구간에만 하이레벨전압이어야 하는데, 스테이지의 구동 기간 중에서 출력단이 플로팅 되는 구간이 발생하기도 한다. 출력단은 플로팅 되는 구간에서 전압레벨이 불안정하기 때문에, 결국 원치 않는 타이밍에 게이트라인으로 게이트펄스가 출력되기도 한다.
상술한 문제점을 해결하기 위해서 본 발명은 원하지 않는 타이밍에 게이트펄스가 출력되는 것을 방지할 수 있는 표시장치에 관한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 화소 어레이, 쉬프트레지스터, 데이터 구동부를 포함한다. 쉬프트레지스터의 스테이지는 풀업 트랜지스터 및 스타트 제어부를 포함한다. 풀업 트랜지스터는 게이트전극이 Q 노드에 접속하고, 제1 전극이 제1 게이트클럭을 입력받으며, 제2 전극이 출력단에 접속된다. 스타트 제어부는 제1 게이트클럭에 직접 응답하여, 게이트클럭의 저전위전압레벨 구간 마다 Q 노드의 전압을 충전시켜 풀업 트랜지스터를 동작시킴으로써, 출력단을 저전위전압으로 방전시킨다.
본 발명은 풀업 트랜지스터가 게이트펄스를 출력하지 않는 구간 중에서, 게이트클럭의 저전위전압레벨 구간 마다 턴온되어 출력단을 방전시키기 때문에, 게이트클럭이 저전위 구간일 때 출력단이 플로팅 되는 것을 방지할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 본 발명에 의한 쉬프트 레지스터를 나타내는 도면.
도 3은 본 발명에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 4는 도 3에 도시된 스테이지들의 동작에 따른 주요 노드의 전압 변화를 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140)를 구비한다.
표시패널(100)은 화소(P)들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인(DL) 및 게이트라인(GL)이 교차하는 영역에 형성된다. 게이트라인(GL)은 제1 내지 제m(m은 자연수) 게이트라인(GL1~GLm) 을 포함한다.
각 화소(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 화소회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동부(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 스타트신호(VST), 게이트클럭(CLK), 후단신호(NEXT) 등을 포함한다. 스타트신호(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트클럭(CLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(140)에 입력된다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 데이터 구동부(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 데이터라인(DL)들에 공급한다.
게이트 구동부(130,140)는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130) 및 쉬프트 레지스터(140)를 구비한다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 기수 및 우수 게이트클럭들(CLK_O,CLK_E)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트 레지스터(140)는 스타트펄스(VST)를 기수 및 우수 게이트클럭들(CLK_0,CLK_E)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.
게이트 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판에 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(130)는 인쇄회로기판(PCB)에 실장되고, 쉬프트 레지스터(140)는 표시패널(100)의 하부기판에 형성될 수 있다.
이하, 본 발명에 의한 쉬프트레지스터를 자세히 살펴보면 다음과 같다. 후술하는 본 발명의 실시 예는 오버랩 구동을 위한 게이트펄스를 출력하는 실시 예를 바탕으로 설명된다. 일례로 후술하는 실시 예는 게이트펄스가 4 수평기간(H) 동안 턴-온 전압으로 출력되는 실시 예를 나타내고 있다. 이를 위해서 각 게이트클럭은 4 수평기간(H) 동안 출력되고, 게이트클럭은 8개의 위상을 갖는다.
도 2는 본 발명에 의한 쉬프트레지스터를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 의한 쉬프트레지스터(140)는 종속적으로 접속된 제1 내지 제m 스테이지들(STG1~STGm)을 구비한다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제(i-1) 스테이지(STG[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(STG[i+1]) 내지 제m 스테이지(STG[m]) 중 어느 하나를 지시한다.
제i(i는 5 이상, m 이하의 자연수) 스테이지(STGi)는 제1 내지 제8 게이트클럭(CLK1~8) 중에서 하나 이상의 게이트클럭을 입력받고, 제i 게이트펄스(Gouti)를 출력한다.
제1 스테이지(STG1)는 스타트신호(VST)를 응답하여 동작을 시작한다. 제2 내지 제4 스테이지(STG1~STG4)는 제2 내지 제4 스타트신호에 응답하여 동작을 시작한다. 제5 스테이지(STG5)는 제1 스테이지(STG1)의 출력을 바탕으로 동작을 시작한다. 이와 같은 방법으로, 제5 스테이지 이후의 제i(i는 5이상 m이하의 자연수) 스테이지(STG[i])들은 제(i-4) 게이트펄스(Gout[i])에 응답하여 동작을 시작한다.
도 3은 도 2에 i(i는 2<i<m인 자연수)스테이지의 구성을 나타내는 블록도이다.
도 3을 참조하면, 제i 스테이지(STG[i])는 스타트 제어부(Tvst), Q 노드 제어부(Tq), QB 노드 제어부(QBCON) 및 출력부(OUT)를 포함한다.
Q노드(Q)는 출력부(OUT)의 풀업 트랜지스터(Tpu)의 동작을 제어하고, QB노드(QB)는 출력부(OUT)의 풀다운 트랜지스터(Tpd)의 동작을 제언한다.
출력부(OUT)는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 포함한다. 풀업 트랜지스터(Tpu)의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 제i 게이트클럭(CLKi) 입력단에 연결되며 제2 전극은 출력단(Nout)에 연결된다. 풀다운 트랜지스터(Tpd)의 게이트전극은 QB 노드(QB)에 연결되고 제1 전극은 출력단(Nout)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.
스타트 제어부(Tvst)는 Q 노드(Q)를 충전시켜서 풀업 트랜지스터(Tpu)를 동작시킨다. 스타트 제어부(Tvst)는 게이트전극 및 제1 전극이 제(i-4) 게이트클럭(CLK[i-4]) 입력단에 접속되고, 제2 전극이 Q 노드(Q)에 접속된다. 스타트 제어부(Tvst)는 풀업 트랜지스터(Tpu)가 제i 게이트클럭(CLKi)을 입력받기 이전에 Q 노드를 충전시켜서, Q 노드(Q)가 제i 게이트클럭(CLKi)의 하이레벨전압에 따라 부트스트래핑 되도록 제어한다. 또한 스타트 제어부(Tvst)는 제i 게이트클럭(CLKi)의 로우레벨 전압 구간 마다 Q 노드(Q)를 충전시켜서, 풀업 트랜지스터(Tpu)를 동작시킨다. 그 결과, 스타트 제어부(Tvst)는 제i 게이트클럭(CLKi)의 로우레벨 전압 구간 마다 풀업 트랜지스터(Tpu)가 동작하도록 제어한다.
Q 노드 제어부(Tq)는 제(i-4) 게이트클럭(CLK[i-4]) 및 제i 게이트클럭(CLKi)과 각각 타이밍이 적어도 일부분 중첩되는 게이트클럭에 응답하여, Q 노드(Q)를 충전시킨다. 이를 위해, Q 노드 제어부(Tq)의 게이트전극은 제(i-1) 게이트클럭(CLK[i-1]) 입력단에 접속하고, 제1 전극이 Q 노드(Q)에 접속하며, 제2 전극이 제(i-1) 게이트펄스(Gout[i-1]) 입력단에 연결된다.
QB 노드 제어부(QBCON)는 QB 노드(QB)를 충전시켜서, 풀다운 트랜지스터(Tpd)를 동작시킨다. 이를 위해서, QB 노드 제어부(QBCON)는 게이트전극 및 제1 전극이 제i 게이트클럭(CLKi)을 입력받고, 제2 전극은 QB 노드(QB)에 접속되는 제1 트랜지스터(T1)를 포함한다. 그리고 QB 노드 제어부(QBCON)는 게이트펄스가 출력되는 구간에서 QB 노드(QB)가 충전되는 것을 방지하기 위해서, Q 노드(Q)가 충전될 때에, QB 노드(QB)를 방전하기 위한 제2 트랜지스터(T2)를 포함한다. 이를 위해, 제2 트랜지스터(T2)의 게이트전극은 Q 노드(Q)에 접속하고, 제1 전극은 QB 노드(QB)에 접속되며, 제2 전극은 저전위전압(VSS)에 접속된다.
도 3은 본 발명의 쉬프트레지스터에서 제i 스테이지를 나타내는 도면이고, 도 4는 도 3에 도시된 스테이지에 입력되는 게이트클럭 및 Q 노드, QB 노드의 전압 변화를 나타내는 타이밍도이다.
도 2 내지 도 4를 참조하여, 제i 스테이지의 동작을 살펴보면 다음과 같다.
각 게이트클럭은 8 수평기간(H)을 주기로 출력되고, 4 수평기간(H) 동안의 출력구간과 4 수평기간(H) 동안의 휴지구간을 갖는다. 게이트클럭의 출력구간은 고전위전압을 유지하는 구간을 의미하고, 휴지구간은 저전위전압을 유지하는 구간을 의미한다. 게이트클럭(CLK)의 위상은 8개이고, 주기의 1/2 기간마다 전압레벨이 반전되기 때문에, 제i 게이트클럭(CLKi)과 제(i-4) 게이트클럭(CLK[i-4])의 위상은 반대이다.
제1 기간(t1) 동안, 스타트 제어부(Tvst)는 스타트펄스(VST)를 입력받아서 Q 노드(Q)를 프리챠지한다. 그 결과, 제1 기간(t1)에서의, Q 노드(Q)의 전압은 프리챠지전압이 된다.
제2 기간(t2) 동안, 풀업 트랜지스터(Tpu1)는 제1 전극을 통해서 제1 게이트클럭(CLK1)을 입력받는다. Q 노드(Q)는 풀업 트랜지스터(Tpu)의 제1 전극에 인가되는 제i 게이트클럭(CLKi)으로 인해서 부트스트래핑(bootstrapping)된다. 그 결과 Q 노드(Q)는 프리챠지전압에서 부트스트래핑 전압으로 상승한다. 풀업 트랜지스터(Tpu)의 게이트전극이 부트스트래핑되는 과정에서 게이트-소스 전위가 문턱전압(Vth)에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 풀업 트랜지스터(Tpu1)는 턴-온 됨에 따라서 제1 전극에서 제2 전극으로 흐르는 전류에 의해서 출력단(Nout)의 전압은 상승하고, 그 결과 출력단(Nout)을 통해서 제i 게이트펄스(Gouti)가 출력된다.
제2 기간(t2)이 시작되기 이전에, Q 노드 제어부(Tq)는 Q 노드(Q)를 2차적으로 충전시킨다. 이러한 Q 노드 제어부(Tq)는 제i 게이트클럭(CLKi)에 의해서 Q 노드(Q)가 부트스트래핑 되기 이전에 Q 노드(Q)가 방전되는 것을 개선하기 위한 것이다.
제(i-4) 게이트클럭(CLK[i-4])에 의해서 Q 노드(Q)가 부트스트래핑 되는 과정은 제i 게이트클럭이 입력되기 직전에 종료되기 때문에, 제2 기간(t2)이 시작되는 시점에서 순간적으로 Q 노드(Q)의 전압이 낮아질 수 있다. 그 결과, 풀업 트랜지스터(Tpu)가 제i 게이트클럭(CLKi)을 입력받아서 제i 게이트펄스(Gouti)를 출력하는 순간의 전압레벨이 불안정해질 수 있다. Q 노드 제어부(Tq)는 부트스트래핑 되기 이전에 Q 노드(Q)의 전압레벨이 안정적으로 프리챠지전압 이상을 유지하도록 한다.
Q 노드 제어부()는 Q 노드(Q)가 스타트 제어부(Tvst)의 동작에 의해서 프리챠지 된 이후부터 Q 노드(Q)가 부트스트래핑 되기 이전까지의 기간 내에서 Q 노드(Q)를 충전한다. 따라서 Q 노드 제어부(Tq)의 동작 타이밍을 결정하는 게이트클럭은 제(i-4) 게이트클럭(CLK[i-4])과 중첩되고, 제i 게이트클럭(CLKi)과 중첩되는 조건을 만족한다. 따라서, Q 노드 제어부(Tq)는 제(i-1) 게이트클럭(CLK[i-1]) 이외에도 제(i-2) 게이트클럭(CLK[i-2]) 또는 제(i-3) 게이트클럭(CLK[i-3])을 입력받아 동작할 수 있다..
제i 게이트펄스가 출력되는 구간을 제외하고 제i 스테이지(STGi)는 게이트펄스를 출력하지 않아야 하기 때문에, 출력단(Nout)의 전압은 항상 저전위전압을 유지하여야 한다. 종래에는 풀다운 트랜지스터(Tpd)가 교류 구동되기 때문에, 풀다운 트랜지스터(Tpd)가 동작하지 않는 구간에서는 출력단(Nout)이 플로팅(floating) 상태를 유지한다. 그 결과 출력단(Nout)의 불안정한 전압 상태가 게이트라인(GL)에 게이트펄스로 출력되는 현상이 발생하기도 한다.
본 발명에 의한 제i 스테이지는 제i 게이트펄스(Gouti)를 출력하는 제2 기간(t2)을 제외한 구간에서 출력단(Nout)의 전압을 저전위로 방전하기 위해서, 풀업 트랜지스터(Tpu)와 풀다운 트랜지스터(Tpd)를 교번적으로 구동하여 출력단(Nout)의 전압을 방전시킨다. 이를 살펴보면 다음과 같다.
제3 기간(t3) 동안, 스타트 제어부(Tvst)는 제(i-4) 게이트클럭(CLK[i-4])에 응답하여 Q 노드(Q)를 충전한다. Q 노드(Q)가 충전됨에 따라서, 풀업 트랜지스터(Tpu)는 동작하고, 출력단(Nout)에는 제i 게이트클럭(CLKi)의 저전위전압이 공급된다. 즉, 제3 기간(t3) 동안, 출력단(Nout)은 풀업 트랜지스터(Tpu)를 통해서 방전된다. 제i 게이트클럭(CLKi)의 저전위전압은 풀다운 트랜지스터(Tpd)의 제2 전극에 연결된 저전위전압(vss)과 동일한 전압레벨일 수 있다.
제4 기간(t4) 동안, QB 노드 제어부(QBCON)의 제1 트랜지스터(T1)는 제i 게이트클럭(CLKi)에 응답하여 QB 노드(QB)를 충전시킨다. QB 노드(QB)가 충전되면 풀다운 트랜지스터(Tpd)는 동작하고, 출력단(Nout)은 저전위전압(VSS)으로 방전된다.
QB 노드 제어부(QBCON)의 제2 트랜지스터(T2)는 Q 노드(Q)가 충전된 상태에서는 풀다운 트랜지스터(Tpd)가 동작하지 않도록 제어한다. Q 노드(Q)가 충전된 상태인 구간에서는 풀업 트랜지스터(Tpu)가 동작하는 구간이고, 특히 제2 구간(t2)은 제i 게이트펄스(Gout[i])가 출력되는 구간이기 때문에 풀다운 트랜지스터(Tpd)는 동작하지 않아야 한다. 이를 위해서 제2 트랜지스터(T2)는 게이트전극이 Q 노드(Q)에 접속하고, 제1 전극이 QB 노드(QB)에 접속하며, 제2 전극이 저전위전압(VSS) 입력단에 접속한다. 이에 따라, 제2 트랜지스터(T2)는 Q 노드(Q)가 충전될 때에 동작하여, QB 노드(QB)를 저전위전압(VSS)으로 방전한다.
살펴본 바와 같이, 본 발명의 스테이지는 풀업 트랜지스터와 풀다운 트랜지스터를 교번적으로 구동시켜서 출력단(Nout)을 방전시킨다. 그 결과, 스테이지는 게이트펄스를 출력하지 않는 구간에서 출력단(Nout)이 플로팅 되는 것을 방지할 수 있어서, 출력단(Nout)의 비정상적인 전압레벨이 게이트라인에 공급되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트 레지스터 QBCON: QB 노드 제어부

Claims (6)

  1. 표시패널의 일부 영역에 배치되는 화소 어레이;
    종속적으로 접속된 다수의 스테이지에서 출력되는 게이트펄스를 화소 어레이의 게이트라인들에 순차적으로 공급하는 쉬프트레지스터; 및
    상기 화소 어레이의 데이터라인에 상기 게이트펄스와 동기되는 데이터전압을 공급하는 데이터 구동부를 포함하고,
    상기 스테이지는
    게이트전극이 Q 노드에 접속하고, 제1 전극이 제1 게이트클럭을 입력받으며, 제2 전극이 출력단에 접속하는 풀업 트랜지스터; 및
    상기 제1 게이트클럭과 위상이 반대인 제2 게이트클럭에 직접 응답하여 상기 Q 노드의 전압을 충전시킴으로써, 상기 제1 게이트클럭의 저전위전압레벨 구간 마다 상기 출력단을 방전시키도록 제어하는 스타트 제어부를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 스타트 제어부는
    게이트전극 및 제1 전극이 상기 제2 게이트클럭을 입력받고, 제2 전극이 상기 Q 노드에 접속되는 표시장치.
  3. 제 1 항에 있어서,
    상기 스테이지는
    게이트전극이 QB 노드에 접속하고, 제1 전극이 상기 출력단에 접속하며, 제2 전극이 저전위전압 입력단에 접속하는 풀다운 트랜지스터; 및
    상기 Q 노드가 충전되지 않는 구간에서, 상기 제1 게이트클럭에 응답하여 상기 QB 노드를 충전하는 QB 노드 제어부를 더 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 QB 노드 제어부는
    게이트전극 및 제1 전극이 상기 제1 게이트클럭을 입력받고, 제2 전극이 상기 QB 노드에 접속되는 제1 트랜지스터를 포함하여, 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터는 상기 제1 게이트클럭의 전압레벨에 따라 교번으로 구동되는 표시장치.
  5. 제 4 항에 있어서,
    상기 QB 노드 제어부는
    게이트전극이 상기 Q 노드에 접속되고, 제1 전극이 상기 QB 노드에 접속되며, 제2 전극이 저전위전압 입력단에 접속되는 제2 트랜지스터를 더 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 스테이지는
    상기 제2 게이트클럭 및 상기 제1 게이트클럭과 각각 타이밍이 적어도 일부분 중첩되는 제3 게이트클럭에 응답하여, 상기 Q 노드를 충전시키는 Q 노드 제어부를 더 포함하는 표시장치.
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