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TWI413986B - 移位暫存器 - Google Patents

移位暫存器 Download PDF

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Publication number
TWI413986B
TWI413986B TW098122209A TW98122209A TWI413986B TW I413986 B TWI413986 B TW I413986B TW 098122209 A TW098122209 A TW 098122209A TW 98122209 A TW98122209 A TW 98122209A TW I413986 B TWI413986 B TW I413986B
Authority
TW
Taiwan
Prior art keywords
pull
shift register
circuit
down circuit
trigger signal
Prior art date
Application number
TW098122209A
Other languages
English (en)
Other versions
TW201103030A (en
Inventor
Kuo Chang Su
Tsung Ting Tsai
Yung Chih Chen
Chun Hsin Liu
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW098122209A priority Critical patent/TWI413986B/zh
Priority to US12/607,156 priority patent/US8422620B2/en
Publication of TW201103030A publication Critical patent/TW201103030A/zh
Application granted granted Critical
Publication of TWI413986B publication Critical patent/TWI413986B/zh

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)

Description

移位暫存器
本發明係有關於一種移位暫存器，特別是有關於一種移位暫存器，其每一級移位暫存單元僅具有一下拉電路，且一組相鄰之移位暫存單元內之下拉電路交替動作。
第1A-1B圖係表示習知移位暫存器。參閱第1A-1B圖，移位暫存器1包括複數級移位暫存單元。在第1A-1B圖中，係以六級移位暫存單元11 -16 為例來說明。每一移位暫存單元具有相同之電路架構，舉例來說，移位暫存單元11 包括上拉控制電路10、上拉電路11、以及兩個下拉電路12及13。每一移位暫存單元接收一觸發信號並產生一輸出信號。除了最後一級之移位暫存單元16 以外，其餘的移位暫存單元11 -15 皆輸出各自輸出信號OUT1 -OUT5 以作為下一級移位暫存單元之觸發信號。第一級之移位暫存單元11 則是接收外部輸入之信號TS。移位暫存單元16 則輸出其輸出信號OUT6 以作為一觸發信號給後端電路使用。
參閱第1A-1B圖，奇數級的移位暫存單元11 、13 、15 之上拉電路11受控於時脈信號CK1，而偶數級的移位暫存單元12 、14 、及16 之上拉電路11則受控於時脈信號CK1之反相信號，即時脈信號XCK1，以進行移位暫存之操作。此外，在奇數級的移位暫存單元11 、13 、15 中，下拉電路12受控於時脈信號CK2，而下拉電路13則受控於時脈信號CK2之反相信號，即時脈信號XCK2；在偶數級的移位 暫存單元12 、14 、及16 中，下拉電路12受控於時脈信號XCK2，而下拉電路13則受控於時脈信號CK2。對於每一移位暫存單元而言，藉由互為反相之時脈信號CK2與XCK2，使得下拉電路12及13交互地工作，以對移位暫存器中的節點進行電壓下拉操作。
然而，受限於有限的電路佈局空間，在同一級移位暫存單元內設置兩組下拉電路佔用了將太大的空間，且移位暫存器使用大量的薄膜電晶體，進而影響移位暫存器的功率消耗。
因此，期望提供一種移位暫存器，其能簡化每一級移位暫存單元內的下拉電路，以使能更彈性地設計電路佈局並減少功率消耗。
本發明提供一種移位暫存器，其包括第一及第二移位暫存單元。第一移位暫存單元在第一輸出端產生第一觸發信號且包括第一下拉電路。第二移位暫存單元接收第一觸發信號並在第二輸出端產生第二觸發信號。第一觸發信號與第二觸發信號依序地被致能，且第二移位暫存單元包括第二下拉電路。第一下拉電路與第二下拉電路不同時地執行電壓下拉操作，且當第一下拉電路不執行電壓下拉操作時，第二下拉電路對第一輸出端執行電壓下拉操作。
在一些實施例中，移位暫存器更包括第三移位暫存單元，其接收第二觸發信號且於第三輸出端產生第三觸發信號。第一觸發信號、第二觸發信號、以及第三觸發信號依序地被致能，且第三移位暫存單元包括第三下拉電路。第 一下拉電路與第三下拉電路同時地執行與同時地不執行電壓下拉操作。
在一些實施例中，移位暫存器更包括第四移位暫存單元，其接收第三觸發信號且於第四輸出端產生第四觸發信號。第一觸發信號、第二觸發信號、第三觸發信號、以及第四觸發信號依序地被致能。第四移位暫存單元包括第四下拉電路。第二下拉電路與第四下拉電路同時地執行與同時地不執行電壓下拉操作。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第2A-2B圖係表示根據本發明實施例之移位暫存器2。移位暫存器2包括複數級移位暫存單元。在此實施例中，為了方便說明，將以六個移位暫存單元21 -26 為例來說明。在實際應用上，移位暫存單元之數量將根據系統需求來決定。
參閱第2A-2B圖，移位暫存器2包括六個移位暫存單元21 -26 。每一移位暫存單元具有相同之電路架構，舉例來說，移位暫存單元21 包括上拉控制電路20、上拉電路21、單一下拉電路22、以及狀態切換電路23。每一移位暫存單元接收一觸發信號並於其輸出端產生一輸出信號。除了最後一級之移位暫存單元26 以外，其餘的移位暫存單元21 -25 分別於輸出端TO1 -TO5 輸出各自之輸出信號OUT1 -OUT5 以作為下一級移位暫存單元22 -26 之觸發信號。第一級之移 位暫存單元21 則是接收外部輸入之信號TS以作為其觸發信號。移位暫存單元26 則於輸出端TO6 輸出其輸出信號OUT6 以作為一觸發信號給後端電路使用。輸出信號OUT1 -OUT6 係依序地被致能。因此可得知，移位暫存單元22 -26 及後端電路所接收之觸發信號依序地被致能。
參閱第2A-2B圖，奇數級的移位暫存單元21 、23 、25 之上拉電路21受控於時脈信號CK1，而偶數級的移位暫存單元22 、24 、及26 之上拉電路21則受控於時脈信號CK1之反相信號，即時脈信號XCK1，以進行移位暫存操作。此外，在奇數級的移位暫存單元21 、23 、25 中，下拉電路22受控於時脈信號CK2；在偶數級的移位暫存單元22 、24 、及26 中，下拉電路22受控於於時脈信號CK2之反相信號，即時脈信號XCK2。因此，奇數級的移位暫存單元21 、23 、25 之下拉電路22與偶數級的移位暫存單元22 、24 、及26 之下拉電路22係交錯地執行電壓下拉操作。在此實施例中，如第5圖所示，與時脈信號CK1與XCK1比較起來，時脈信號CK2與XCK2之頻率較低。
舉例來說，當偶數級的移位暫存單元22 、24 、及26 之下拉電路22根據時脈信號XCK2而執行電壓下拉操作時，奇數級的移位暫存單元21 、23 、25 之下拉電路22則根據時脈信號CK2而不執行電壓下拉操作。此時，偶數級的移位暫存單元22 、24 、及26 之下拉電路22除了分別對輸出端TO2 、TO4 、及TO6 執行電壓下拉操作，也分別對奇數級之移位暫存單元21 、23 、及25 之輸出端TO1 、TO3 、及TO5 執行電壓下拉操作。
相反地，當奇數級的移位暫存單元21 、23 、25 之下拉 電路22根據時脈信號CK2而執行電壓下拉操作時，偶數級的移位暫存單元22 、24 、及26 之下拉電路22則根據時脈信號XCK2而不執行電壓下拉操作。此時，奇數級的移位暫存單元23 及25 之下拉電路22除了分別對輸出端TO3 及TO5 執行電壓下拉操作，也分別對偶數級之移位暫存單元22 及24 之輸出端TO2 及TO4 執行電壓下拉操作。在此實施例中，可藉由外部電路來對移位暫存單元26 之輸出端TO6 來執行電壓下拉操作。根據上述可得知，在移位暫存器2中，在下拉電路不執行電壓下拉操作之移位暫存單元中，其輸出端之電壓下拉操作係由下一級之移位暫存單元之下拉電路來執行。
參閱第2A-2B圖，每一級之移位暫存單元之狀態切換電路23耦接對應之輸出端且接收後一級之移位暫存單元所產生之輸出信號。舉例來說，移位暫存單元21 之狀態切換電路23接收後一級之移位暫存單元22 所產生之輸出信號OUT2 ，以使得當輸出信號OUT2 被致能時，輸出信號OUT1 能切換至非致能狀態。而移位暫存單元26 之狀態切換電路23則是接收外部輸入之信號TT。
以下將詳細說明每一移位暫存單元之電路。為了簡潔說明，第3圖僅表示移位暫存單元21 -22 之詳細電路。移位暫存單元21 -26 則具有相同之電路。以下將以移位暫存單元21 為例來說明每一移位暫存單元之電路。參閱第3圖，移位暫存單元21 之上拉控制電路20包括電晶體T1。電晶體T1之輸入端與控制端耦接在一起並接收觸發信號，且電晶體T1之輸出端耦接節點N30。需注意，移位暫存單元21 之電晶體T1所接收之觸發信號即是外部輸入之信號TS， 而其他移位暫存單元22 -26 之電晶體T1所接收之觸發信號則分別是前一級移位暫存單元21 -25 所產生之輸出信號OUT1 -OUT5 。
移位暫存單元21 之上拉電路21包括電晶體T2及電容器C1及C2。電晶體T2之控制端耦接節點N30，其輸入端接收對應之時脈信號CK1，且其輸出端耦接對應之輸出端TO1 。電容器C1耦接於電晶體T2之控制端與輸入端之間，而電容器C2耦接於電晶體T2之控制端與輸出端TO1 之間。輸出端TO1 耦接下一級移位暫存單元22 之電晶體T1的控制端。參閱第3圖，在奇數級的移位暫存單元21 、23 、及25 中，電晶體T2之輸入端接收時脈信號CK1；在偶數級的移位暫存單元22 、24 、及26 中，電晶體T2之輸入端接收時脈信號XCK1。移位暫存單元21 -25 之上拉電路21分別於輸出端TO1 -TO5 產生輸出信號OUT1 -OUT6 ，以作為移位暫存單元22 -26 所接收之觸發信號。
移位暫存單元21 之下拉電路22包括電晶體T3-T6。參閱第3圖，電晶體T3之控制端與輸入端接收對應之時脈信號CK2。在本此實施例中，在奇數級的移位暫存單元21 、23 、25 中，電晶體T3之控制端與輸入端接收時脈信號CK2；在偶數級的移位暫存單元22 、24 、及26 中，電晶體T3之控制端與輸入端接收時脈信號XCK2。電晶體T4之控制端耦接電晶體T3之輸出端於節點N31，其輸入端耦接節點N30，且其輸出端耦接對應之輸出端TO1 。電晶體T5之控制端耦接節點N31，其輸入端耦接對應之輸出端TO1 ，且其輸出端耦接參考電源VSS。電晶體T6之控制端耦接節點N30，其輸入端耦接節點N31，且其輸出端耦接參考電源 VSS。在此實施例中，電晶體T6的尺寸大於電晶體T3的尺寸。
移位暫存單元21 之狀態切換電路23包括電晶體T7及T8。電晶體T7之控制端接收下一級移位暫存單元22 所產生之輸出信號OUT2 ，其輸入端耦接節點N30，且其輸出端耦接參考電源VSS。電晶體T8之控制端接收輸出信號OUT2 ，其輸入端耦接輸出端TO1 ，且其輸出端耦接參考電源VSS。
第4圖係表示第3圖中移位暫存單元之信號時序圖。以下將配合第3及4圖，以移位暫存單元21 與22 為例來說明移位暫存單元之操作，並假設偶數級的移位暫存單元22 、24 、及26 之下拉電路22根據高位準(H)之時脈信號XCK2而執行電壓下拉操作，而奇數級的移位暫存單元21 、23 、25 之下拉電路22則根據低位準(L)之時脈信號CK2而不執行電壓下拉操作。
在時間點T1-T2中，移位暫存單元21 之電晶體T1根據高位準之信號TS而導通，且節點N30處於高位準以導通電晶體T2。由於電晶體T2係接收時脈信號CK1，因此輸出端TO1 之輸出信號OUT1 處於低位準。
在時間點T2-T3中，由於移位暫存單元21 之電容器C1與C2之儲存作用，節點N30仍處於高位準以導通電晶體T2。此時，時脈信號CK1切換為高位準，使得輸出端TO1 之輸出信號OUT1 變為高位準。此外，由於輸出信號OUT1 係作為移位暫存單元22 所接收之觸發信號，因此，移位暫存單元22 之電晶體T1根據高位準之輸出信號OUT1 而導通。移位暫存單元22 之節點N30則處於高位準以導通電晶 體T2。由於移位暫存單元22 之電晶體T2係接收時脈信號XCK1，因此輸出端TO2 之輸出信號OUT2 處於低位準。
在時間點T3-T4中，由於移位暫存單元22 之電容器C1與C2之儲存作用，節點N30仍處於高位準以導通電晶體T2。此時，時脈信號XCK1切換為高位準，使得輸出端TO2 之輸出信號OUT2 變為高位準。此外，由於輸出信號OUT2 變為高位準，移位暫存單元21 之電晶體T7及T8因此導通，使得輸出信號OUT1 變為低位準(處於非致能狀態)。
在上述時間點T2-T4中，移位暫存單元22 之節點N30處於高位準，因此其電晶體T6導通。此外，移位暫存單元22 之電晶體T3根據高位準之時脈信號XCK2而導通。由於電晶體T6的尺寸大於電晶體T3的尺寸，因此，移位暫存單元22 之節點N31處於低位準以關閉電晶體T4及T5，使得移位暫存單元22 所產生之輸出信號OUT2 可傳遞至下一級移位暫存單元23 以作為其觸發信號。
在時間點T2-T4以外的時間中，由於時脈信號CK1仍週期性地在高位準與低位準之間切換，因此當時脈信號CK1處於高位準時，時脈信號CK1藉由移位暫存單元21電容器C1與C2之耦合作用而在輸出信號OUT1 上產生突波，例如W1及W2。接著，突波W1及W2再藉由下一級移位暫存單元22 之電晶體T1的寄生電容耦合作用而傳遞至移位暫存單元22 之節點N30。然而，根據此實施例之移位暫存器2，突波W1與W2之位準太低而不足以導通移位暫存單元22 之電晶體T6。此時，移位暫存單元22 之電晶體T3根據高位準之時脈信號XCK2而導通，使得節點N31處於高位準以導通電晶體T4及T5。因此，在輸出端TO1 之輸出信號OUT1 與在移位暫存單元22 之節點N30上的電壓信號藉由移位暫存單元22 中導通之電晶體T4及T5而下拉至參考電源VSS之位準，以消除突波W1及W2。
同樣地，移位暫存單元23 及24 執行上述相同之操作，由移位暫存單元24 之下拉電路22來對移位暫存單元23 之輸出端TO3 及移位暫存單元24 之節點N30執行電壓下拉操作，以消除由移位暫存器23 之電容器C1與C2所導致的突波影響；以及，移位暫存單元25 及26 執行上述相同之操作，由移位暫存單元26 之下拉電路22來對移位暫存單元25 之輸出端TO5 及移位暫存器26 之節點N30執行電壓下拉操作，以消除由移位暫存器25 之電容器C1與C2所導致的突波影響。
假設奇數級的移位暫存單元21 、23 、25 之下拉電路22根據時脈信號CK2而執行電壓下拉操作，且偶數級的移位暫存單元22 、24 、及26 之下拉電路22則根據時脈信號XCK2而不執行電壓下拉操作。移位暫存單元21 -26 則執行上述相同之操作，以使得移位暫存單元22 及24 的電壓下拉操作係由各自的下一級移位暫存單元23 及25 之下拉電路22來執行。詳細來說，由移位暫存單元23 之下拉電路22來對移位暫存單元22 之輸出端TO2 及移位暫存單元23 之節點N30執行電壓下拉操作，以消除由移位暫存器22 之電容器C1與C2所導致的突波影響；由移位暫存單元25 之下拉電路22來對移位暫存單元24 之輸出端TO4 及移位暫存單元25 之節點N30執行電壓下拉操作，以消除由移位暫存器24 之電容器C1與C2所導致的突波影響。在此實施例中，可藉由外部電路來對最後一級移位暫存單元26 之輸出端TO6 來執行電壓下拉操作。
根據上述，每一移位暫存器僅具有單一下拉電路，且奇數級移位暫存單元之下拉電路與偶數級移位暫存單元之下拉電路交錯地執行電壓下拉操作。其下拉電路正執行電壓下拉操作之移位暫存單元，同時也會對前一級移位暫存單元(其本身下拉電路不執行電壓下拉操作)之輸出端執行電壓下拉操作。因此，在上述實施例之移位暫存器中，雖然每一移位暫存單元僅具有單一下拉電路，但仍可輸出穩定之輸出信號。具有單一下拉電路之移位暫存單元使用較少量的薄膜電晶體，進而降低移位暫存器的功率消耗。
在一些實施例中，每一級的單一組下拉電路之電晶體T4及T5因需要同時對上一級及本級的突波作下拉穩壓的動作，故電晶體T4與T5之尺寸可設計約為電晶體T2之尺寸的8/100~10/100之間，例如，電晶體T2的寬長比W/L大小為5000um/5.5um，而電晶體T4及T5之寬長比W/L可設計在400um/5.5um~500um/5.5um之間。如此便可確保電晶體T4及T5對上一級及本級的突波作下拉穩壓的能力足夠。雖然這兩顆電晶體的尺寸需設計較大，但單一級位移暫存器使用的電晶體數量可以得到簡化，可降低整體的佈局空間作更有效率的應用。
基於以上理由，在一些實施例中，時脈信號CK2與XCK2之高位準可設定為處於較高之電壓(例如，原先CK2與XCK2的高位準為25V，可提昇至27V)。在此情況下，對一移位暫存單元而言，在時間點T2-T4以外的時間中，當電晶體T4及T5根據高位準之時脈信號CK2或XCK2而導通時，電晶體T4及T5之閘-源極電壓增加，進而增加 電晶體T4及T5之閘極電流使得電晶體T4及T5之下拉能力提升。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 第1A-1B圖：
1‧‧‧移位暫存器
11 -16 ‧‧‧移位暫存單元
10‧‧‧上拉控制電路
11‧‧‧上拉電路
12、13‧‧‧下拉電路
CK1、XCK1、CK2、XCK2‧‧‧時脈信號
OUT1 -OUT6 ‧‧‧輸出信號
第2A-2B圖：
2‧‧‧移位暫存器
21 -26 ‧‧‧移位暫存單元
20‧‧‧上拉控制電路
21‧‧‧上拉電路
22‧‧‧下拉電路
23‧‧‧狀態切換電路
CK1、XCK1、CK2、XCK2‧‧‧時脈信號
OUT1 -OUT6 ‧‧‧輸出信號
TO1 -TO6 ‧‧‧輸出端
TS、TT‧‧‧外部輸入信號
第3圖：
N30、N31‧‧‧節點
T1-T8‧‧‧電晶體
C1、C2‧‧‧電容器
第4圖：
W1、W2‧‧‧突波
T1-T4‧‧‧時間點
第1A-1B圖表示習知移位暫存器；第2A-2B圖表示根據本發明實施例之移位暫存器；第3圖表示第2圖之移位暫存器中移位暫存單元之詳細電路；第4圖表示第3圖中移位暫存單元之信號波形圖；以及第5圖表示第2圖中移位暫存器的時脈信號。
2‧‧‧移位暫存器
21 -26 ‧‧‧移位暫存單元
20‧‧‧上拉控制電路
21‧‧‧上拉電路
22‧‧‧下拉電路
23‧‧‧狀態切換電路
CK1、XCK1、CK2、XCK2‧‧‧時脈信號
OUT1 -OUT6 ‧‧‧輸出信號
TO1 -TO6 ‧‧‧輸出端
TS、TT‧‧‧外部輸入信號

Claims (17)

  1. 一種移位暫存器，包括：一第一移位暫存單元，用以在一第一輸出端產生一第一觸發信號，其中，該第一移位暫存單元包括一第一下拉電路；以及一第二移位暫存單元，用以接收該第一觸發信號並在一第二輸出端產生一第二觸發信號，其中，該第一觸發信號與該第二觸發信號依序地被致能，且該第二移位暫存單元包括一第二下拉電路；其中，該第一下拉電路與該第二下拉電路不同時地執行電壓下拉操作，且當該第一下拉電路不執行電壓下拉操作時，該第二下拉電路對該第一輸出端執行電壓下拉操作；其中，該第一移位暫存單元與該第二移位暫存單元之每一者包括：一上拉控制電路；以及一上拉電路，耦接於該上拉控制電路於一第一節點且受控於該上拉控制電路，用以接收一第一時脈信號且產生一輸出信號；其中，該第一移位暫存單元之該上拉電路於該第一輸出端產生對應之該輸出信號以作為該第一觸發信號，且該第二移位暫存單元之該上拉控制電路接收該第一觸發信號；以及其中，對於該第一移位暫存單元與該第二移位暫存單元而言，該第一下拉電路與該第二下拉電路之每一者包括：一第一電晶體，具有耦接一第二時脈信號之控制端與輸入端，以及輸出端； 一第二電晶體，具有耦接該第一電晶體之輸出端之控制端，耦接對應之該第一節點之輸入端，以及耦接對應之該第一或第二輸出端之輸出端；一第三電晶體，具有耦接該第一電晶體之輸出端之控制端，耦接對應之該第一或第二輸出端之輸入端，以及耦接一參考電源之輸出端；以及一第四電晶體，具有耦接對應之該第一節點之控制端，耦接該第一電晶體之輸出端之輸入端，以及耦接該參考電源之輸出端。
  2. 如申請專利範圍第1項所述之移位暫存器，其中，當該第一下拉電路不執行電壓下拉操作時，該第二下拉電路對該第一輸出端與該第二輸出端執行電壓下拉操作。
  3. 如申請專利範圍第1項所述之移位暫存器，其中，該第一下拉電路受控於一第一時脈信號，且該第二下拉電路受控於一第二時脈信號，該第一時脈信號與該第二時脈信號互為反相。
  4. 如申請專利範圍第1項所述之移位暫存器，其中，該第一移位暫存單元之該上拉電路所接收之該第一時脈信號與該第二移位暫存單元之該上拉電路所接收之該第一時脈信號互為反相。
  5. 如申請專利範圍第1項所述之移位暫存器，其中，當該第一下拉電路不執行電壓下拉操作時，該第二下拉電路透過該第二移位暫存單元之該上拉控制電路來對該第一輸出端執行電壓下拉操作。
  6. 如申請專利範圍第1項所述之移位暫存器，其中，第四電晶體之尺寸大於該第一電晶體之尺寸。
  7. 如申請專利範圍第1項所述之移位暫存器，其中，該第一下拉電路之該第二時脈信號與該第二下拉電路之該第二時脈信號互為反相。
  8. 如申請專利範圍第1項所述之移位暫存器，其中，該第一時脈信號之頻率大於該第二時脈信號之頻率。
  9. 如申請專利範圍第1項所述之移位暫存器，其中，對於該第一移位暫存單元與該第二移位暫存單元之每一者而言，對應之該上拉控制電路包括：一第五電晶體，具有控制端、輸入端、以及耦接該第一節點之輸出端；其中，該第一移位暫存單元之該第五電晶體之控制端及輸入端接收一外部輸入信號；以及其中，該第二移位暫存單元之該第五電晶體之控制端及輸入端接收該第一觸發信號。
  10. 如申請專利範圍第1項所述之移位暫存器，其中，對於該第一移位暫存單元與該第二移位暫存單元之每一者而言，對應之該上拉電路包括：一第五電晶體，具有耦接該第一節點之控制端，接收該第一時脈信號之輸入端，以及耦接對應之該第一或第二輸出端之輸出端。
  11. 如申請專利範圍第1項所述之移位暫存器，其中，該第二移位暫存單元之該上拉電路於該第二輸出端產生對應之該輸出信號以作為該第二觸發信號。
  12. 如申請專利範圍第1項所述之移位暫存器，更包括：一第三移位暫存單元，用以接收該第二觸發信號且於一第三輸出端產生一第三觸發信號，其中，該第一觸發信號、該第二觸發信號、以及該第三觸發信號依序地被致能， 且該第三移位暫存單元包括一第三下拉電路；其中，該第一下拉電路與該第三下拉電路同時地執行與同時地不執行電壓下拉操作。
  13. 如申請專利範圍第12項所述之移位暫存器，其中，當該第二下拉電路不執行電壓下拉操作時，該第三下拉電路對該第二輸出端執行電壓下拉操作。
  14. 如申請專利範圍第13項所述之移位暫存器，其中，當該第二下拉電路不執行電壓下拉操作時，該第三下拉電路對該第二輸出端與該第三輸出端執行電壓下拉操作。
  15. 如申請專利範圍第12項所述之移位暫存器，更包括：一第四移位暫存單元，用以接收該第三觸發信號且於一第四輸出端產生一第四觸發信號，其中，該第一觸發信號、該第二觸發信號、該第三觸發信號、以及該第四觸發信號依序地被致能，且該第四移位暫存單元包括一第四下拉電路；其中，該第二下拉電路與該第四下拉電路同時地執行與同時地不執行電壓下拉操作。
  16. 如申請專利範圍第15項所述之移位暫存器，其中，當該第三下拉電路不執行電壓下拉操作時，該第四下拉電路對該第三輸出端執行電壓下拉操作。
  17. 如申請專利範圍第16項所述之移位暫存器，其中，當該第三下拉電路不執行電壓下拉操作時，該第四下拉電路同時對該第三輸出端與該第四輸出端執行電壓下拉操作。
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