[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2006080161A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006080161A
JP2006080161A JP2004260140A JP2004260140A JP2006080161A JP 2006080161 A JP2006080161 A JP 2006080161A JP 2004260140 A JP2004260140 A JP 2004260140A JP 2004260140 A JP2004260140 A JP 2004260140A JP 2006080161 A JP2006080161 A JP 2006080161A
Authority
JP
Japan
Prior art keywords
film
stress control
region
control film
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004260140A
Other languages
English (en)
Other versions
JP4794838B2 (ja
Inventor
Shigeo Sato
成生 佐藤
Katsuyoshi Kirikoshi
勝義 桐越
Sergei Pidin
セルゲイ ピディン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004260140A priority Critical patent/JP4794838B2/ja
Publication of JP2006080161A publication Critical patent/JP2006080161A/ja
Application granted granted Critical
Publication of JP4794838B2 publication Critical patent/JP4794838B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１１の第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の一部の表面とゲート積層体３４を覆う引っ張り応力を有する第２応力制御膜３８と、第１領域１３ｐのシリコン基板１１および素子分離領域１２の一部の表面とゲート積層体２３を覆うと共に、第２領域の第２応力制御膜３８を覆う、圧縮応力を有する第１応力制御膜２６が形成される。第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、圧縮応力の大きさＰ2として、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する。
【選択図】 図４

Description

本発明は、半導体装置およびその製造方法に係り、特にＣＭＯＳ半導体装置およびその製造方法に関する。
ＣＭＯＳトランジスタを覆うコンタクト・エッチ・ストッパー膜を、プラズマＣＶＤ法を用いて形成したシリコン窒化膜により、チャネル領域にゲート長方向の圧縮応力が印加されると共に深さ方向に引っ張り応力が印加されると、ｐチャンネルトランジスタではオン電流が増加し、ｎチャンネルトランジスタではオン電流が減少することが報告されている（非特許文献１参照。）。一方、上記コンタクト・エッチ・ストッパー膜を、熱ＣＶＤ法を用いて形成したシリコン窒化膜により、チャネル領域にゲート長方向の引っ張り応力が印加されると共に深さ方向に圧縮応力が印加されると、逆にｐチャンネルトランジスタではオン電流が減少し、ｎチャンネルトランジスタではオン電流が増加することが報告されている（非特許文献２参照。）。このように、一つのコンタクト・エッチ・ストッパー膜を用いると、一方の導電型のチャンネルトランジスタのオン電流が増加し、他方の導電型のチャンネルトランジスタのオン電流が減少してしまうので、この手法ではＣＭＯＳトランジスタの性能向上を図れなかった。
そこで、ｐチャンネルトランジスタを覆う引っ張り応力のコンタクト・エッチ・ストッパー膜にＧｅイオンを注入することで、ｐチャンネルトランジスタのオン電流を減少させずにｎチャンネルトランジスタのオン電流を増加させるＣＭＯＳトランジスタが提案されている（非特許文献３参照。）。
さらに、図１に示すように、ｐチャンネルトランジスタ１０１には圧縮応力を印加するシリコン窒化膜１０２を形成し、ｎチャンネルトランジスタ１０３には引っ張り応力を印加するシリコン窒化膜１０４を形成し、両チャネルのオン電流を共に増加させるＣＭＯＳトランジスタ１００が提案されている（例えば、特許文献１参照。）。
Ito et al., "Mechanical stress effect of etch-stop nitride and its impact on deep submicron transistor design" IEDM Tech. Dig., p.247-250 (2000) Ootsuka et al., "A highly dense, high-performance 130 nm node CMOS technology for large scale system-on-a-chip applications" IEDM Tech. Dig., p.575-578 (2000) Shimizu et al., "Local mechanical-stress control (LMC): a new technique for CMOS-performance enhancement" IEDM Tech. Dig., p.19.4.1-19.4.4 (2001) 特開２００３−２７３２４０号公報 特開２００３−６００７６号公報
ところで、図１に示すＣＭＯＳトランジスタ１００では、図２（Ａ）に示すように、ｐ型ＭＯＳ領域１０５ｐとｎ型ＭＯＳ領域１０５ｎに亘って引っ張り応力を印加するシリコン窒化膜１０４を形成し、第１レジスト膜１０６でｎ型ＭＯＳ領域１０５ｎを覆い、ｐ型ＭＯＳ領域１０５ｐのシリコン窒化膜１０４をエッチングし、次いで、図２（Ｂ）に示すように、ｐ型ＭＯＳ領域１０５ｐとｎ型ＭＯＳ領域１０５ｎに亘って圧縮応力を印加するシリコン窒化膜１０２を形成する。そして第２レジスト膜１０８でｐ型ＭＯＳ領域１０５ｐを覆い、ｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２を除去する。
このような形成方法では、第１レジスト膜１０６と第２レジスト膜１０８の２つのレジスト膜を用いているので、露光する際のマスクの位置ずれが相対的に生じ易く、例えば、図３（Ａ）に示すように、第２レジスト膜１０８の位置が右にずれると、ｐ型ＭＯＳ領域１０５ｐのシリコン窒化膜１０２が除去され、素子分離領域１０９の表面１０９ａが露出する。このような場合、図３（Ｂ）に示すように、層間絶縁膜１１０にコンタクトホール１１０ａを形成する際にエッチング・ストッパ膜としてのシリコン窒化膜１０２が欠けている領域では、シリコン酸化膜からなる素子分離領域１０９がエッチングされ、シリコン基板１１１に達する溝１１０ｂが形成されてしまい、接合リークが生じる。
また、第２レジスト膜の位置が左にずれた場合は、図２（Ｂ）に示すｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２とシリコン窒化膜１０４の重なる領域が残るおそれがあり、このような場合、図１に示す複数のコンタクトのコンタクトホールを一度に形成する場合は、重なりが生じた領域ではコンタクトホールがシリコン基板まで達し難くなり、コンタクト不良の問題が生じる。
また、このようなマスクの位置ずれの問題を回避するため、図２（Ｂ）において第２レジスト膜１０８を用いてｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２の除去を行わず、シリコン窒化膜１０２を残す半導体装置が提案されている（例えば、特許文献２参照。）。この半導体装置では、マスクに位置ずれが生じても、第１シリコン窒化膜と第２シリコン窒化膜との接続部において、シリコン基板あるいは素子分離領域の表面の露出を回避でき、コンタクトホールを形成する際の問題は解消できると考えられている。
しかし、この半導体装置では、ｐ型ＭＯＳトランジスタのオン電流は増加しているが、第１窒化シリコン膜と第２シリコン窒化膜が重なり合うｎ型ＭＯＳトランジスタではオン電流が増加していない。
そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、ＣＭＯＳトラジスタの性能向上が可能な半導体装置およびその製造方法を提供することであり、具体的には、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供することである。
本発明の一観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、該第２の応力制御膜を覆う前記第１の応力制御膜とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する半導体装置が提供される。
本発明によれば、第１の領域は半導体基板の表面とゲート積層体が第１の応力制御膜により覆われ、第２の領域は、半導体基板の表面とゲート積層体が第２の応力制御膜および第１の応力制御膜により覆われている。第２の領域では、第１の応力制御膜と第２の応力制御膜とが、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有するように設定されているので、ｎ型ＭＯＳトランジスタのチャネル領域には引っ張り歪みが印加される。また、ｐ型ＭＯＳトランジスタのチャネル領域には第１の応力制御膜により圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜および第２の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。
本発明の他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、該第１の応力制御膜を覆う前記第２の応力制御膜とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有する半導体装置が提供される。
本発明によれば、第１の領域は半導体基板の表面とゲート積層体が第１の応力制御膜および第２の応力制御膜により覆われ、第２の領域は半導体基板の表面とゲート積層体が第２の応力制御膜により覆われている。第１の領域では、第１の応力制御膜と第２の応力制御膜とが、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係の関係を有するように設定されているので、ｐ型ＭＯＳトランジスタのチャネル領域には圧縮歪みが印加される。また、ｎ型ＭＯＳトランジスタのチャネル領域には第２の応力制御膜により引っ張り歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜および第２の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。
本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第２の応力制御膜を覆い、第２の領域に延在する前記第１の応力制御膜に不純物を導入して改質された第３の応力制御膜とを備え、前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有する半導体装置が提供される。
本発明によれば、第２の領域では、半導体基板の表面とゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、その上に圧縮応力を有する第１の応力制御膜に不純物を導入して改質された第３の応力制御膜が形成されている。第３の応力制御膜は、不純物が導入されたことで圧縮応力が緩和されている。前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有するように設定されているので、ｎ型ＭＯＳトランジスタのチャネル領域には引っ張り歪みが印加される。また、ｐ型ＭＯＳトランジスタのチャネル領域には第１の応力制御膜により圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜、第２の応力制御膜、および第３の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。
本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、前記第１の領域の第２の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第２の応力制御膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する半導体装置の製造方法が提供される。
本発明によれば、引っ張り応力を有する第２の応力制御膜を全面に形成し、第１の領域の第２の応力制御膜のみを除去して第２の領域の第２の応力制御膜を残し、次いで第１の領域および第２の領域に第１の応力制御膜を形成しているので、第１の応力制御膜と第２の応力制御膜により半導体基板の表面およびゲート積層体が覆われる。従来、第１の領域と第２領域の境界付近で、シリサイド膜や素子分離領域が第１の応力制御膜あるいは第２の応力制御膜のいずれにも被覆されない領域の発生を、本発明は防止できる。したがって、コンタクトホールを形成する際に、シリサイド膜の表面の損傷や素子分離領域のオーバーエッチングを抑制できる。
本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、前記第１の領域の第１の絶縁膜と前記第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を平坦化する工程と、前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含む半導体装置の製造方法が提供される。
本発明によれば、第１の領域および第２の領域を覆う第１の応力制御膜および第１の絶縁膜をこの順に形成し、第２の領域の第１の絶縁膜および第１の応力制御膜を選択的にエッチングし、さらに、第２の応力制御膜を形成する際は、第２の領域の第１の応力制御膜をエッチングした際のマスクと同形の第１の絶縁膜に覆われているので、第１の応力制御膜と第２の応力制御膜は互いに重なることなく、あるいは、第１の応力制御膜と第２の応力制御膜の端部が互いに離隔して素子分離領域やソース・ドレイン領域の表面が露出することが回避される。したがって、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域の表面に到達せずにコンタクトとソース・ドレイン領域との接触不良の発生や、素子分離領域の打ち抜きを回避して接合リークの発生を防止できる。
本発明によれば、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供できる。
以下図面を参照しつつ実施の形態を説明する。
（第１の実施の形態）
図４は、本発明の第１の実施の形態に係る半導体装置の断面図である。図４は、ゲート長方向と平行な方向の断面を示している。
図４を参照するに、半導体装置１０は、シリコン基板１１に、素子分離領域１２により互いに離隔され、第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、これらのトランジスタ１４、１５に接続されたコンタクト４２等から構成されている。
第１領域１３ｐのｐ型ＭＯＳトランジスタ１４は、ｎ型ウェル領域１８にｐ型の不純物が注入されたソース・ドレイン領域１９と、シリコン基板１１の表面に形成されたゲート酸化膜２０、ゲート電極２１、および側壁絶縁膜２２からなるゲート積層体２３と、ソース・ドレイン領域１９およびゲート電極２１の表面側に形成されたシリサイド膜２４、２５等から構成される。
さらに、第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６が設けられる。第１応力制御膜２６は、例えばプラズマＣＶＤ法により形成したシリコン窒化膜からなる。第１応力制御膜２６は、内部応力として圧縮応力を有し、ゲート酸化膜２０の直下のチャネル領域２８に、ゲート長方向に圧縮応力を印加する。そのことによりチャネル領域２８の正孔移動度が向上する。第１応力制御膜２６は、内部応力として圧縮応力を有するものであれば、第１応力制御膜２６の材料や製造方法は限定されない。 一方、第２領域のｎ型ＭＯＳトランジスタ１５は、ｐ型ウェル領域２９に形成されたｎ型の不純物が注入されたソース・ドレイン領域３０と、シリコン基板１１の表面にゲート酸化膜３１、ゲート電極３２、および側壁絶縁膜３３からなるゲート積層体３４と、ソース・ドレイン領域３０およびゲート電極３２の表面側に形成されたシリサイド膜３５、３６等から構成される。
さらに、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆う第２応力制御膜３８と、第２応力制御膜３８を覆う第１応力制御膜２６が設けられる。第２応力制御膜３８は、例えば熱ＣＶＤ法により形成したシリコン窒化膜からなる。第２応力制御膜３８は、内部応力として引っ張り応力を有し、ゲート酸化膜３１の直下のチャネル領域３９に、ゲート長方向に引っ張り応力を印加する。第２応力制御膜３８は、内部応力として引っ張り応力を有するものであれば、第２応力制御膜３８の材料や製造方法は限定されない。
第２領域１３ｎには、第２応力制御膜３８上に、上述した内部応力として圧縮応力を有する第１応力制御膜２６が第１領域１３ｐから延在して設けられる。第２領域１３ｎでは、第１応力制御膜２６と第２応力制御膜３８とは、下記式（１）の関係を有するように設定される。
ｔ1×Ｐ1＜ｔ2×Ｐ2 … （１）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。なお、第１応力制御膜２６の膜厚ｔ1および第２応力制御膜３８の膜厚ｔ2は、下地が平坦な領域での膜厚とし、例えば第２領域１３ｎのシリコン基板１１の表面に積層された第１応力制御膜２６／第２応力制御膜３８の膜厚とする。但し、第１応力制御膜２６の膜厚は、第１領域１３ｐのシリコン基板１１の表面に堆積した第１応力制御膜２６の膜厚としてもよい。
上記式（１）の関係は、膜厚と内部応力の大きさとの積を、圧縮応力の項よりも引っ張り応力の項を大とすることで、ゲート酸化膜３１の直下のチャネル領域３９に、その正味の引っ張り応力がゲート長方向に印加される。その結果、チャネル領域３９の電子移動度が向上する。ここで、第１応力制御膜２６の膜厚ｔ1と第２応力制御膜３８の膜厚ｔ2がほぼ等しい場合は、内部応力の大きさＰ1、Ｐ2が、Ｐ1＜Ｐ2となるように設定することで制御可能である。
また、第１応力制御膜２６の圧縮応力の大きさＰ1と第２応力制御膜３８の引っ張り応力の大きさＰ2がほぼ等しい場合は、第２応力制御膜３８の膜厚ｔ2を第１応力制御膜２６の膜厚ｔ1よりも大きく、すなわちｔ1＜ｔ2となるように設定する。このようにすることで、チャネル領域３９に、ゲート長方向に引っ張り応力が印加される。
シリコン基板１１は、その表面が｛１００｝結晶面であり、ゲート長方向が略〈１１０〉結晶方位でかつ｛１００｝結晶面に平行であることが好ましい。これ以外の結晶方位にゲート長方向を設定した場合よりもオン電流が増加する。なお、ここで、｛１００｝結晶面は、シリコンは面心立方格子の結晶構造を有するので、（１００）結晶面およびこの結晶面に等価な（０１０）結晶面、および（００１）結晶面のうちいずれかであることを示す。なお、｛１００｝結晶面を有する基板は微傾斜基板であってもよい。また、〈１１０〉結晶方位は、［１１０］結晶方位と、［１１０］結晶方位に等価な、
Figure 2006080161
結晶方位のうちいずれかであることを示す。
ゲート酸化膜２０、３１は、シリコン酸化膜から構成される。ゲート酸化膜２０、３１は、シリコン窒化膜、シリコン酸窒化膜、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、及びこれらの積層膜のいずれかでもよい。半導体装置１０の他の構成要素については以下の製造方法において説明する。
次に、第１の実施の形態に係る半導体装置の製造方法を図５〜図７を参照しつつ具体的に説明する。図５〜図７は、本発明の第１の実施の形態に係る半導体装置の製造工程図である。
最初に、図５（Ａ）の工程では、シリコン基板１１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域１２を形成し、ｐ型ＭＯＳトランジスタが形成される第１領域１３ｐにｎ型の導電型の不純物を注入しｎ型ウェル領域１８を形成し、ｎ型ＭＯＳトランジスタが形成される第２領域１３ｎにｐ型の導電型の不純物を注入し、ｐ型ウェル領域２９を形成する。
図５（Ａ）の工程では、さらに、シリコン基板１１の表面にゲート酸化膜２０、３１、およびポリシリコンからなるゲート電極２１、３２を形成し、ゲート電極２１、３２をマスクとして第１領域１３ｐにはｐ型の導電型の不純物を注入し、第２領域にはｎ型の導電型の不純物を注入し、それぞれ浅い接合領域１９ａ、３０ａを形成する。次いで、シリコン基板１１の表面とゲート電極２１、３２を覆うようにシリコン酸化膜等からなる絶縁膜を形成し、絶縁膜をエッチバックして側壁絶縁膜２２を形成し、ゲート酸化膜２０、３１、ゲート電極２１、３２、および側壁絶縁膜２２、３３からなるゲート積層体２３、３４が形成される。
図５（Ａ）の工程ではさらに、ゲート積層体２３、３４をマスクとして、第１領域１３ｐにはｐ型の導電型の不純物を注入し、第２領域１３ｎにはｎ型の導電型の不純物を注入し、深い接合領域１９ｂ、３０ｂを形成する。次いで、熱処理を行い不純物の活性化を行い、ソース・ドレイン領域１９、３０が形成される。
図５（Ａ）の工程ではさらに、シリコン基板１１の表面とゲート積層体２３、３４を覆う例えばＮｉ膜（不図示）を形成し、４５０℃程度の加熱処理を行い、ＮｉＳｉ2のシリサイド膜２４、２５、３５、３６を、ソース・ドレイン領域１９、３０およびゲート電極２１、３２に形成し、次いで未反応のＮｉ膜を除去する。
次いで、図５（Ｂ）の工程では、図５（Ａ）の構造体の表面の全体に、熱ＣＶＤ法により例えば膜厚８０ｎｍの引っ張り応力を有する第２応力制御膜３８としてのシリコン窒化膜（以下、第２応力制御膜と同じ符号「３８」を用いる。）を形成する。具体的には、シリコン窒化膜３８は、例えば、基板温度を５００℃〜７００℃、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ4＋Ｓｉ2Ｈ6ガス（流量５〜５０ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して形成する。この条件で形成したシリコン窒化膜３８は、内部応力としての引っ張り応力が１．４ＧＰａとなる。
なお、内部応力は、以下の方法を測定する。直径２０ｃｍの円形のシリコン基板（板厚０．６ｍｍ）の表面に上記条件と同様の方法により膜厚１００ｎｍのシリコン窒化膜を形成する。このようにして得られた基板を、ニュートン環法を用いて基板の曲がり量を測定し、下記式（２）により内部応力σを算出する。
Figure 2006080161
ここで、Ｅは基板のヤング率、ｂは基板の板厚、νは基板のポアソン比、ｒは測定により得られた基板の曲率半径、ｄはシリコン窒化膜の膜厚である。
次いで、図６（Ａ）の工程では、シリコン窒化膜３８上にレジスト膜４０を形成し、次いで、第１領域１３ｐに開口部４０−１を形成する。
図６（Ａ）の工程ではさらに、レジスト膜４０をマスクとして、第１領域１３ｐのシリコン窒化膜３８をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１の表面およびゲート積層体２３を露出させる。
次いで、図６（Ｂ）の工程では、図６（Ａ）のレジスト膜４０を除去する。次いで、第１領域１３ｐのシリコン基板１１の表面およびゲート積層体２３と、第２領域１３ｎのシリコン窒化膜３８を覆うように、プラズマＣＶＤ法により第１応力制御膜２６としてのシリコン窒化膜（以下、第１応力制御膜と同じ符号「２６」を用いる。）を形成する。具体的には、シリコン窒化膜２６は、例えば、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ4ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して、ＲＦパワー１００〜１０００Ｗで形成する。この条件により膜厚６０ｎｍ、圧縮応力１．４ＧＰａを有するシリコン窒化膜２６が形成される。このことにより、第２領域１３ｎでは、ｔ1×Ｐ1＝８４Ｐａ・ｍ、ｔ2×Ｐ2＝１１２Ｐａ・ｍとなり、上記式（１）の関係を有する。
図６（Ｂ）の工程ではさらに、シリコン窒化膜２６上に例えばシリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜１６を形成し、次いでその表面をＣＭＰ法により平坦化し、図４に示す半導体装置が形成される。
次いで、図７の工程では、層間絶縁膜１６の表面にレジスト膜４１を形成し、開口部４１−１、４１−２を形成したレジスト膜４１をマスクとして、ＲＩＥ法により、ＣＦ4とＨ2の混合ガスを用いて、第１応力制御膜２６をエッチング・ストッパ膜としてシリコン酸化膜からなる層間絶縁膜１６を貫通するコンタクトホール１６−１、１６−２の一部を形成する。
図７の工程ではさらに、ＲＩＥ法により、ＣＨＦ3ガスを用いて、第１領域では第１応力制御膜２６を、第２領域では第１応力制御膜２６および第２応力制御膜３８を貫通し、それぞれシリサイド膜２４、３５を露出し、コンタクトホール１６−１、１６−２を完成する。ここで、第２応力制御膜３８は、第１応力制御膜２６よりもエッチングレートが高い材料からなることが好ましく、あるいは、第１応力制御膜２６よりも第２応力制御膜３８のエッチングレートが高いエッチングガスを用いることが、第１領域１３ｐのシリサイド膜２４の損傷を抑制する点で好ましい。
図７の工程ではさらに、コンタクトホール１６−１、１６−２をＴｉ膜／ＴｉＮ膜の積層膜からなるバリアメタル膜（不図示）とＣｕ、W、Ａｌ等の導電材料で充填しコンタクト４２を形成する。
本実施の形態に係る半導体装置１０は、第１領域１３ｐはシリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６に覆われ、第２領域１３ｎは、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆う第２応力制御膜３８と、第２応力制御膜３８を覆うと共に第１領域１３ｐから延在する第１応力制御膜２６が設けられ、第２領域１３ｎでは、第１応力制御膜２６と第２応力制御膜３８とは、上記式（１）の関係を有するように設定されているので、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８には圧縮歪みが印加され、ｎ型ＭＯＳトランジスタ１５のチャネル領域３９には圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタ１４およびｎ型ＭＯＳトランジスタ１５のオン電流を共に増加可能とすると共に、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３、３４がエッチング・ストッパ膜として第１応力制御膜２６および第２応力制御膜３８に覆われているので、コンタクトの不良発生を防止できる。
本実施の形態に係る製造方法は、引っ張り応力を有する第２応力制御膜３８を全面に形成し、第１領域１３ｐの第２応力制御膜３８だけをエッチングして第２領域１３ｎの第２応力制御膜３８を残し、次いで第１領域１３ｐおよび第２領域１３ｎに第１応力制御膜２６を形成しているので、第１応力制御膜２６と第２応力制御膜３８によりシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４が覆われる。従来、第１領域と第２領域の境界付近で、シリサイド膜や素子分離領域が第１応力制御膜あるいは第２応力制御膜のいずれにも被覆されない領域の発生を、本実施の形態では防止できる。したがって、コンタクトホール１６−１、１６−２を形成する際に、シリサイド膜２４、３５の表面の損傷や素子分離領域１２のオーバーエッチングを抑制できる。
次に第１の実施の形態の変形例に係る半導体装置を説明する。
図８は、第１の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図８を参照するに、半導体装置５０は、シリコン酸化膜５１がシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４を覆うように形成され、その上に第１領域１３ｐでは第１応力制御膜２６が、第２領域１３ｎでは第２応力制御膜３８および第１応力制御膜２６が形成されている以外は、図４に示す第１の実施の形態に係る半導体装置と同様に構成されている。
本変形例に係る半導体装置５０の製造方法は、上述した図５（Ａ）の工程を行い、次いで、シリコン酸化膜５１を例えばプラズマＣＶＤ法により膜厚２０ｎｍに形成する。具体的には、シリコン酸化膜５１は、ＳｉＨ4とＯ2の混合ガスを用いて基板温度を４００℃前後に設定して行う。なお、シリコン酸化膜５１は、第１応力制御膜２６および第２応力制御膜３８に対してエッチング選択性を有する材料であればシリコン酸化膜に限定されない。
次いで、上述した図５（Ｂ）〜図７の第１応力制御膜２６と第２応力制御膜３８を貫通するコンタクトホール１６−１、１６−２を形成する工程までを行う、このコンタクトホールの形成工程では、シリコン酸化膜５１を設けることで、第１応力制御膜２６と第２応力制御膜３８を貫通するコンタクトホール１６−１、１６−２を形成する際に、第１領域１３ｐが第２領域１３ｎよりも第２応力制御膜３８の厚さだけ薄くても、エッチングがシリコン酸化膜５１により停止し、第１領域１３ｐのシリサイド膜２４の損傷を防止できる。
次いで、シリコン酸化膜５１をＲＩＥ法により、ＣＦ4とＨ2の混合ガスを用いて、シリサイド膜２４、３５の表面を露出する。以下図７の工程と同様にコンタクトを形成する。
本実施の形態の変形例によれば、上述した実施の形態の効果に加え、第１領域１３ｐのシリサイド膜２４の損傷を一層確実に防止できる。
図９は、本実施の形態の半導体装置の引っ張り応力を有する第２応力制御膜の膜厚を異ならせた場合の効果を説明するための図である。図９は、図４に示すｐ型ＭＯＳトランジスタ１４のチャネル領域２８およびｎ型ＭＯＳトランジスタ１５のチャネル領域３９の歪みと、引っ張り応力を有する第２応力制御膜３８の膜厚との関係を示す図であり、半導体装置の構成は図４に示すものと同様である。なお、圧縮応力を有する第１応力制御膜２６と引っ張り応力を有する第２応力制御膜３８のそれぞれの内部応力の大きさを１．４ＧＰａとし、第１応力制御膜２６の膜厚を６０ｎｍ、第２応力制御膜３８の膜厚を８０ｎｍから１４０ｎｍまで異ならせた。また、ゲート長を５０ｎｍ、ゲート高さ（シリコン基板１１の表面からゲート電極２１、３２のシリサイド膜２５、３６の表面までの高さ）を１００ｎｍとした。チャネル領域２８、３９の歪み量は、プロセスシミュレータ（商品名：ＴＳＵＰＲＥＭ４、Ｓｙｎｏｐｓｙｓ社製）を用いて算出した。
図９を参照するに、第２応力制御膜の膜厚の増加に対して、ｎ型ＭＯＳトランジスタのチャネル領域の中央の歪み量は増加していることが分かる。一方、第２応力制御膜の膜厚の増加に対して、ｐ型ＭＯＳトランジスタのチャネル領域の歪み量は一定となっており、ｐ型ＭＯＳトランジスタのチャネル領域は、第２応力制御膜の膜厚の増加の影響を受けず、また、ｎ型ＭＯＳトランジスタのチャネル領域の歪みの影響を受けないことが分かる。したがって、第２応力制御膜の膜厚を制御することで、第１応力制御膜の圧縮応力に抗してｎ型ＭＯＳトランジスタのチャネル領域の引っ張り歪みの歪み量を制御でき、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのオン電流をそれぞれ増加させることができ、さらに均衡良く増加させることができることが分かる。
ここで歪み量は第１応力制御膜および第２応力制御膜の内部応力が０の場合のゲート長方向の格子定数L0、応力が印加されている場合のゲート長方向の格子定数Ｌ１として、歪み量＝（Ｌ1−Ｌ0）／L0で表す。
図１０は、本実施の形態の半導体装置の引っ張り応力を有する第２応力制御膜の内部応力の大きさを異ならせた場合の効果を説明するための図である。図１０は、図４に示すｐ型ＭＯＳトランジスタ１４のチャネル領域２８およびｎ型ＭＯＳトランジスタ１５のチャネル領域３９の歪みと、引っ張り応力を有する第２応力制御膜３８の内部応力との関係を示す図であり、半導体装置の構成は図４に示すものと同様である。なお、圧縮応力を有する第１応力制御膜２６の内部応力の大きさを１．４ＧＰａとし、引っ張り応力を有する第２応力制御膜３８の内部応力の大きさを１．４ＧＰａから２．２ＧＰａまで異ならせた。第１応力制御膜２６および第２応力制御膜３８の膜厚を６０ｎｍとした。また、ゲート長、ゲート高さを図９の条件と同様とし、チャネル領域２８、３９の歪み量を図９と同様のプロセスシミュレータを用いて算出した。
図１０を参照するに、第２応力制御膜の内部応力（引っ張り応力）の増加に対して、ｎ型ＭＯＳトランジスタのチャネル領域の中央の歪み量は増加していることが分かる。一方、第２応力制御膜の内部応力の増加に対して、ｐ型ＭＯＳトランジスタのチャネル領域の歪み量は一定となっており、ｐ型ＭＯＳトランジスタのチャネル領域は、第２応力制御膜の内部応力の影響を受けず、また、ｎ型ＭＯＳトランジスタのチャネル領域の歪みの影響を受けないことが分かる。したがって、第２応力制御膜の内部応力を制御することで、第１応力制御膜の圧縮応力に抗してｎ型ＭＯＳトランジスタのチャネル領域の引っ張り歪みの歪み量を制御でき、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのオン電流をそれぞれ増加させることができ、さらに均衡良く増加させることができることが分かる。
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る半導体装置の断面図である。図１１は、ゲート長方向と平行な方向の断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１１を参照するに、半導体装置６０は、第１領域１３ｐでは圧縮応力を有する第１応力制御膜２６と引っ張り応力を有する第２応力制御膜３８がこの順に積層され、第２領域１３ｎでは第２応力制御膜３８が設けられている以外は、第１の実施の形態と同様に構成されている。
第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６が形成され、さらに第１応力制御膜２６を覆う第２応力制御膜３８が形成されている。
第１応力制御膜２６と第２応力制御膜３８とは、下記式（３）の関係を有するように設定される。
ｔ1×Ｐ1＞ｔ2×Ｐ2 … （３）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。第１応力制御膜２６の膜厚ｔ1および第２応力制御膜３８の膜厚ｔ2は第１の実施の形態と同様に設定される。上記式（３）の関係に設定することで、ｐ型ＭＯＳトランジスタのチャネル領域２８に印加される応力が圧縮応力となり、正孔移動度が増加する。内部応力の制御方法および測定方法は第１の実施の形態と同様であるので説明を省略する。なお、Ｐ1とＰ2がほぼ同等の場合は、ｔ1＞ｔ2に設定する。または、ｔ1とｔ2をほぼ同等とし、Ｐ1＞Ｐ2に設定してもよい。
次に第２の実施の形態に係る半導体装置の製造方法を、図１２および図１３を参照しつつ具体的に説明する。
図１２および図１３は、第２の実施の形態に係る半導体装置の製造工程図である。
最初に、図１２（Ａ）の工程では、第１の実施の形態の図５（Ａ）の工程と同様にしてシリサイド膜２４、２５、３５、３６までを形成する。
図１２（Ａ）の工程ではさらに、シリコン基板１１の表面およびゲート積層体２３、３４を覆うようにプラズマＣＶＤ法により、例えば圧縮応力を有する第１応力制御膜２６としてシリコン窒化膜（以下、第１応力制御膜と同じ符号「２６」を用いる。）を形成する。具体的には、シリコン窒化膜２６は、図６（Ｂ）の工程の第１応力制御膜と同様の条件を用いて、膜厚ｔ1を８０ｎｍに設定し、圧縮応力の大きさが１．４ＧPａになる。
次いで、図１２（Ｂ）の工程では、シリコン窒化膜２６上にレジスト膜６１を形成し、次いで、第２領域１３ｎのレジスト膜に開口部６１−１を形成する。
図１２（Ｂ）の工程ではさらに、レジスト膜６１をマスクとして、第２領域１３ｎのシリコン窒化膜２６をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を露出させる。
次いで、図１３の工程では、図１２（Ｂ）のレジスト膜６１を除去する。次いで、第１領域１３ｐのシリコン窒化膜２６と、第２領域１３ｎのシリコン基板１１の表面およびゲート積層体３４を覆うように、熱ＣＶＤ法により第２応力制御膜３８としてのシリコン窒化膜（以下、第２応力制御膜と同じ符号「３８」を用いる。）を形成する。具体的には、シリコン窒化膜３８は、図５（Ｂ）の工程のシリコン窒化膜と同様の条件を用いて、膜厚ｔ2を６０ｎｍに設定する。シリコン窒化膜の引っ張り応力は１．４GＰａになる。
このように形成すると第１領域１３ｐでは、ｔ1×Ｐ1＝１１２Pa・ｍ、ｔ2×Ｐ2＝８４Pa・ｍとなり上記式（３）の関係を有し、チャネル領域２８に圧縮応力が印加される。
次いで、図１３の工程の後に、図１３の構造体の表面に層間絶縁膜１６を形成し、さらに、図７と同様にしてコンタクト４２を形成する。ここで、第１の領域１３ｐの第２の応力制御膜および第１の応力制御膜を貫通するコンタクトホールの形成と、第２の領域の第２の応力制御膜を貫通するコンタクトホールの形成とを同時に行う。第１の応力制御膜２６は、第２の応力制御膜３８よりもエッチングレートが高い材料からなることが好ましく、あるいは、第２応力制御膜３８よりも第１応力制御膜２６のエッチングレートが高いエッチングガスを用いることが、第２領域１３ｎのシリサイド膜３５の損傷を抑制する点で好ましい。以上により、図１１に示す半導体装置６０が形成される。
本実施の形態によれば、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８とｎ型ＭＯＳトランジスタ１５のチャネル領域３９にそれぞれ圧縮応力、引っ張り応力が印加されているので、それぞれのキャリア移動度が増加し、いずれのトランジスタもオン電流が増加し、ＣＭＯＳトランジスタとしての半導体装置６０の性能が向上する。
また、本実施の形態によれば、第１応力制御膜２６を全面に形成し、第２領域１３ｎの第１応力制御膜２６だけを除去して第１領域１３ｐの第１応力制御膜２６を残し、次いで第１領域１３ｐおよび第２領域１３ｎの全面に第２応力制御膜３８を形成しているので、第１応力制御膜２６と第２応力制御膜３８がシリコン基板１１の表面およびゲート積層体２３、３４を覆っている。したがって、コンタクトホールを形成する際に、素子分離領域１２のオーバーエッチングやシリサイド膜２４、２５、３５、３６の表面の損傷を回避できる。
（第３の実施の形態）
図１４は、本発明の第３の実施の形態に係る半導体装置の断面図である。図１４は、ゲート長方向と平行な方向の断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１４を参照するに、半導体装置７０は、圧縮応力を有する第１応力制御膜２６が、第２領域１３ｎに形成されている部分に不純物が導入されて改質されている以外は、第１の実施の形態の半導体装置と同様に構成される。
第２領域１３ｎに形成されている第１応力制御膜（以下、「第３応力制御膜２６ａ」と呼ぶ。）は、圧縮応力を有する第１応力制御膜２６に、不純物が注入されている。第３応力制御膜２６ａは、不純物の注入により内部応力が緩和されるので、チャネル領域３９に印加される圧縮応力が低減され、チャネル領域３９に印加される正味の応力は引っ張り応力が増加する。なお、不純物は特に限定されないが、４価の元素がイオンを形成しない点で好ましく、特にＧｅおよびＣが好ましい。
図１５は、第３の実施の形態に係る半導体装置の製造工程図である。
図１５の工程では、第１の実施の形態の図６（Ｂ）の工程の第１応力制御膜２６の形成工程までを同様にして行う。次いで、第１応力制御膜２６上にレジスト膜７１を形成し、次いで、第２領域１３ｎのレジスト膜に開口部７１−１を形成する。
図１５の工程ではさらに、レジスト膜７１をマスクとしてイオン注入法を用いて不純物を第２領域１３ｎの第１応力制御膜２６に注入し、第１応力制御膜２６の内部応力を緩和させた第３応力制御膜２６ａに変換する。不純物の注入は、例えば、不純物にＧｅを用いて、加速電圧１００ｋｅＶ、ドーズ量５×１０14／ｃｍ2に設定して行う。不純物を注入することで圧縮応力を有する第１応力制御膜２６に応力緩和が生じ、チャネル領域３９に印加される圧縮応力を低減し、その結果引っ張り応力が増加することでオン電流を増加させる。この際、不純物の選択、加速電圧、およびドーズ量は下記式（４）の関係を満たすように適宜選択する。
ｔ3×Ｐ3＜ｔ2×Ｐ2 … （４）
ここで、第３応力制御膜２６ａの膜厚ｔ3、圧縮応力の大きさＰ3、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。
図１５の工程の後に、レジスト膜７１を除去し、次いで、図７の工程と同様にして、層間絶縁膜１６およびコンタクト４２を形成し、図１４の半導体装置が形成される。
本実施の形態によれば、第２領域１３ｎに形成した第１応力制御膜２６の圧縮応力を低減することで、第２領域１３ｎの第２応力制御膜３８を薄膜化することができる。その結果、層間絶縁膜１６、および第１応力制御膜２６、あるいは、第３応力制御膜２６ａと第２応力制御膜３８を貫通してコンタクトホールを形成する際に、第１領域１３ｐの第１応力制御膜２６と、第２領域１３ｎの第３応力制御膜２６ａと第２応力制御膜３８の膜厚の差を低減することができ、コンタクトホールを一度に形成し易くなる。
また、次に説明するように、上述した図１１に示す第２の実施の形態に係る半導体装置においても、同様に、第１応力制御膜２６と第２応力制御膜３８が積層した第１領域１３ｐにおいて、引っ張り応力を有する第２応力制御膜３８に不純物を導入し、応力緩和を生じさせ、引っ張り応力を低減してもよい。
図１６は、第３の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１６を参照するに、半導体装置７５は、引っ張り応力を有する第２応力制御膜３８が、第１領域１３ｐに形成されている部分に不純物が導入されて改質されている以外は、第２の実施の形態の半導体装置と同様に構成される。
第１領域１３ｐに形成されている第２応力制御膜（以下、「第４応力制御膜３８ａ」と呼ぶ。）は、引っ張り応力を有する第２応力制御膜３８に不純物が注入されている。第４応力制御膜３８ａは、不純物の注入により内部応力が緩和されるので、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８に印加される引っ張り応力が低減され、第１応力制御膜２６から印加される圧縮応力との正味の応力は、圧縮応力が増加する。なお、不純物は上述した第３の実施の形態と同様の不純物を用いる。
図１７は、第３の実施の形態の変形例に係る半導体装置の製造工程図である。
図１７の工程では、第２の実施の形態の図１３の工程の第２応力制御膜３８の形成工程までを同様にして行う。次いで、第２応力制御膜３８上にレジスト膜７６を形成し、次いで、第１領域１３ｐのレジスト膜に開口部７６−１を形成する。
図１７の工程ではさらに、レジスト膜７６をマスクとしてイオン注入法を用いて不純物を第１領域の第２応力制御膜３８に導入し、内部応力が緩和した第４応力制御膜３８ａに変換する。例えば、不純物にＧｅを用いて、加速電圧１００ｋｅＶ、ドーズ量５×１０14／ｃｍ2に設定する。不純物を導入することで第２応力制御膜３８の応力緩和が生じ、ｐ型ＭＯＳトランジスタのチャネル領域２８に印加される引っ張り応力を低減し、その結果圧縮応力が増加することでオン電流を増加させる。この際、不純物の選択、加速電圧、およびドーズ量は下記式（５）の関係を満たすように適宜選択する。
ｔ1×Ｐ1＞ｔ4×Ｐ4 … （５）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第４応力制御膜３８ａの膜厚ｔ4、引っ張り応力の大きさＰ4である。
図１７の工程の後に、レジスト膜を除去し、次いで、図７の工程と同様にして層間絶縁膜１６およびコンタクト４２を形成し、図１６の半導体装置が形成される。
本実施の形態の変形例によれば、第１応力制御膜２６の膜厚を薄膜化でき、上述した本実施の形態と同様の効果が得られる。
（第４の実施の形態）
図１８は、本発明の第４の実施の形態に係る製造方法により形成した半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１８を参照するに、半導体装置８０は、シリコン基板１１に素子分離領域１２により互いに離隔され、第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、これらのトランジスタ１４、１５を覆う層間絶縁膜１６等から構成されている。
第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆うように第１応力制御膜８１が形成されている。第１応力制御膜８１は、ゲート酸化膜２０の直下のチャネル領域２８に、ゲート長方向に圧縮応力を印加することでチャネル領域２８の正孔移動度を向上する。第１応力制御膜８１は、上述した第１の実施の形態の第１応力制御膜２６と同様の膜を用いることができる。
一方、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆うように第２応力制御膜８２が形成されている。第２応力制御膜８２は、ゲート酸化膜３１の直下のチャネル領域３９に、ゲート長方向に引っ張り応力を印加することでチャネル領域３９の電子移動度を向上する。第２応力制御膜８２は、上述した第１の実施の形態の第２応力制御膜３８と同様の膜を用いることができる。
次に、第４の実施の形態に係る半導体装置の製造方法を図１９〜図２１を参照しつつ具体的に説明する。図１９〜図２１は、本発明の第４の実施の形態に係る半導体装置の製造工程図である。
最初に、図１９（Ａ）の工程では、第１の実施の形態の図５（Ａ）と同様にして、シリサイド膜２４、２５、３５、３６までを形成する。
図１９（Ａ）の工程ではさらに、シリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４を覆うように、圧縮応力を有する第１応力制御膜８１を形成する。第１応力制御膜８１は、プラズマＣＶＤ法を用いてシリコン窒化膜を形成する。具体的には、プラズマＣＶＤ装置を用いて、例えば、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ4ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して、ＲＦパワー１００〜１０００Ｗに設定し、膜厚６０ｎｍのシリコン窒化膜を形成する。
図１９（Ａ）の工程ではさらに、第１応力制御膜８１を覆う、ＣＶＤ法によりＴＥＯＳガスを用いて形成したシリコン酸化膜（例えば膜厚６００ｎｍ）からなる第１絶縁膜８３を形成する。第１絶縁膜８３は、第１応力制御膜８１とエッチング選択性を有するものであれば、特に限定されず、例えばＢＰＳＧ（Bｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等を用いてもよい。
図１９（Ａ）の工程ではさらに、ＣＭＰ法により第１絶縁膜８３ａの表面を平坦化する。なお、第１絶縁膜８３ａのステップカバレッジが良好な場合は、平坦化処理を省略してもよい。
次いで、図１９（Ｂ）の工程では、図１９（Ａ）の表面が平坦となった第１絶縁膜８３上にレジスト膜８４を形成し、次いで、第２領域１３ｎのレジスト膜８４に開口部８４−１を形成する。
図１９（Ｂ）の工程ではさらに、レジスト膜８４をマスクとして、第２領域１３ｎの第１絶縁膜８３をＲＩＥ法によりＣＦ4とＨ2の混合ガスを用いてエッチングし、第１応力制御膜８１を露出させる。エッチングガスは、第１絶縁膜８３に対してエッチング速度が大であり、シリコン窒化膜からなる第１応力制御膜８１に対してエッチング選択性を有するものであればＣＦ4とＨ2の混合ガスに限定されない。
図１９（Ｂ）の工程ではさらに、レジスト膜をマスクとして、第２領域１３ｎの第１応力制御膜８１をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１の表面とゲート積層体３４を露出させる。ここで、エッチングガスは、シリコン窒化膜に対してエッチング速度が大であり、シリコン酸化膜およびシリコンに対してエッチング選択性を有するものであればＣＨＦ3ガスに限定されない。
次いで、図２０（Ａ）の工程では、図１９（Ｂ）のレジスト膜８４を除去し、第１領域１３ｐの第１絶縁膜８３を露出させる。次いで、第１領域１３ｐの第１絶縁膜８３と第２領域１３ｎのシリコン基板１１および素子分離領域１２の表面、およびゲート積層体３４を覆う第２応力制御膜８２を形成する。第２応力制御膜８２は、チャネル領域３１に引っ張り応力を印加するものであり、ここでは、熱ＣＶＤ法を用いてシリコン窒化膜を形成する。具体的には、熱ＣＶＤ装置を用いて、例えば、基板温度を５００℃〜７００℃、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ4＋Ｓｉ2Ｈ6ガス（流量５〜５０ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して膜厚６０ｎｍのシリコン窒化膜を形成する。なお、この際、第１絶縁膜８３の側壁にも第２応力制御膜８２が薄く付着する。
次いで、図２０（Ｂ）の工程では、図２０（Ａ）の構造体を覆う第２絶縁膜８５ａを形成する。第２絶縁膜８５は、上述した第１絶縁膜８３と同様の材料から選択され、同一の材料でもよく、異なる材料でもよい。ここでは、第１絶縁膜８３と同じシリコン酸化膜とする。
図２０（Ｂ）の工程ではさらに、ＣＭＰ法により第２絶縁膜８５ａの表面を平坦化し、第１絶縁膜の表面の第２応力制御膜８２を露出させる。次いで、ＣＭＰ法により第１絶縁膜８３の表面の第２応力制御膜８２を除去すると共に第２絶縁膜８５ａを平坦化して第１領域の第１絶縁膜８３を露出させる。
次いで、図２１の工程では、第１絶縁膜８３と第２絶縁膜８５とに挟まれた第２応力制御膜８２を例えばリン酸溶液を用いて時間制御によりエッチングする。第２応力制御膜８２のエッチングは、第１絶縁膜８３と第２絶縁膜８５とに挟まれた部分を除去して、エッチングされた第２応力制御膜８２ａが、他の第２応力制御膜８２の部分と同程度の膜厚になるまで行う。
図２１の工程の後に、図２１の第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去し、次いで、第１応力制御膜８１および第２応力制御膜８２を覆う層間絶縁膜８５を形成し、図１８に示す半導体装置が形成される。
本実施の形態によれば、第１領域１３ｐおよび第２領域１３ｎを覆う第１応力制御膜８１および第１絶縁膜８３をこの順に形成し、第１領域１３ｐを覆うと共に第２領域１３ｎを開口したレジスト膜８４を用いて、第２領域１３ｎの第１絶縁膜８３および第１応力制御膜８１をエッチングし、さらに、第２応力制御膜８２を形成する際は、第１領域１３ｐの第１応力制御膜８１がレジスト膜８４と同形の第１絶縁膜８３に覆われているので、第１応力制御膜８１と第２応力制御膜８２は互いに重なることなく、あるいは、第１応力制御膜８１と第２応力制御膜８２の端部が互いに離隔して素子分離領域１２やソース・ドレイン領域１９、３０の表面が露出することが回避される。したがって、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域１９、３０の表面に到達せずにコンタクトとソース・ドレイン領域１９、３０との接触不良の発生や、素子分離領域１２の打ち抜きを回避して接合リークの発生を防止できる。
なお、図２１の工程のかわりに図２２の工程に示すように、先に第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去してもよい。そして、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第２応力制御膜８２ｂの部分を例えばリン酸溶液を用いて時間制御によりエッチングする。この際、第１応力制御膜８１および第２応力制御膜８２の他の部分もわずかに浸食されるが、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第２応力制御膜８２ｂの部分は、薄板状でありその２面からエッチングされるのでエッチング速度が大きく、他に影響を与えることなく除去できる。
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置の製造方法は、第１応力制御膜よりも第２応力制御膜を先に形成し、その順序が異なる以外は第４の実施の形態とほぼ同様に形成する。
図２３〜図２５は、第５の実施の形態に係る半導体装置の製造工程図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
最初に、図２３（Ａ）の工程では、第４の実施の形態の図１９（Ａ）の工程と同様に、シリサイド膜２４、２５、３５、３６の形成までを行う。
図２３（Ａ）の工程ではさらに、上述した熱ＣＶＤ法により、シリコン基板１１および素子分離領域１２の表面、およびゲート積層体２３、３４を覆うように、引っ張り応力を有する第２応力制御膜８２を形成する。
図２３（Ａ）の工程ではさらに、第２応力制御膜８２を覆うシリコン酸化膜（例えば膜厚６００ｎｍ）からなる第１絶縁膜８３を形成し、その表面をＣＭＰ法により平坦化する。なお、第１絶縁膜８３のステップカバレッジが良好な場合は平坦化処理を省略してもよい。
次いで、図２３（Ｂ）の工程では、図２３（Ａ）の第１絶縁膜８３上にレジスト膜８６を形成し、次いで、第１領域１３ｐのレジスト膜８６に開口部８６−１を形成する。
図２３（Ｂ）の工程ではさらに、レジスト膜８６をマスクとして、第１領域１３ｐの第１絶縁膜８３をＲＩＥ法によりエッチングし、第２応力制御膜８２を露出させ、さらに、第１領域１３ｐの第２応力制御膜８２をＲＩＥ法によりエッチングし、シリコン基板表面とゲート積層体を露出させる。なお、エッチングガスは第４の実施の形態の図１９（Ｂ）の工程と同様のガスを用いる。
次いで、図２４（Ａ）の工程では、図２３（Ｂ）のレジスト膜８６を除去し、第２領域１３ｎの第１絶縁膜８３を露出させる。次いで、プラズマＣＶＤ法を用いて、第１領域１３ｐのシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３と、第２領域１３ｎの第１絶縁膜８３を覆う第１応力制御膜８１を形成する。第１応力制御膜８１は、チャネル領域２８に圧縮応力を印加するものである。なお、この際、第１絶縁膜８３の側壁にも第１応力制御膜８１が薄く付着する。
次いで、図２４（Ｂ）の工程では、図２４（Ａ）の構造体を覆う第２絶縁膜８５を形成する。第２絶縁膜８５は上述した第４の実施の形態の材料を用いることができるが、ここでは、第１絶縁膜８３と同じシリコン酸化膜とする。次いで、ＣＭＰ法により第２絶縁膜８５の表面を平坦化し、第１絶縁膜８３の表面の第１応力制御膜８１を露出させる。
図２４（Ｂ）の工程ではさらに、ＣＭＰ法により第１絶縁膜８３の表面の第１応力制御膜８１を除去すると共に平坦化して第２領域１３ｎの第１絶縁膜８３を露出する。
次いで、図２５（Ａ）の工程では、第１絶縁膜８３と第２絶縁膜８５とに挟まれた第１応力制御膜８１を例えばリン酸溶液を用いて時間制御によりエッチングする。第１応力制御膜８１のエッチングは、第１絶縁膜８３と第２絶縁膜８５とに挟まれた部分を除去して、エッチングされた第１応力制御膜８１ａが、他の第１応力制御膜８１の部分と同程度の膜厚になるまで行う。
次いで、図２５（Ｂ）の工程では、図２５（Ａ）の第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去し、次いで、第１応力制御膜８１および第２応力制御膜８２を覆う層間絶縁膜１６を形成し、図２５（Ｂ）に示す半導体装置が形成される。
なお、第４の実施の形態と同様に、図２５（Ａ）の工程では、先に第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去してもよい。その結果、図２６に示す構造体が得られる。そして、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第１応力制御膜の部分８１ｂを例えばリン酸溶液を用いて時間制御によりエッチングする。
本実施の形態によれば、第１領域１３ｐおよび第２領域１３ｎを覆う第２応力制御膜８２および第１絶縁膜８３をこの順に形成し、第２領域１３ｎを覆うと共に第１領域１３ｎを開口したレジスト膜８６を用いて、第１領域１３ｐの第１絶縁膜８３および第２応力制御膜８２をエッチングし、さらに、第１応力制御膜８１を形成する際は、第２領域１３ｎの第２応力制御膜８２がレジスト膜８６と同形の第１絶縁膜８３に覆われているので、第１応力制御膜８１と第２応力制御膜８２は互いに重なることなく、あるいは、第１応力制御膜８１と第２応力制御膜８２のそれぞれの端部が離隔して素子分離領域１２やソース・ドレイン領域１９、３０の表面が露出することが回避される。したがって、第４の実施の形態と同様に、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域１９、３０の表面に到達せずにコンタクトとソース・ドレイン領域との接触不良の発生や、素子分離領域１２の打ち抜きを回避して接合リークの発生を防止できる。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
以上の説明に関して更に以下の付記を開示する。
（付記１） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、該第２の応力制御膜を覆う前記第１の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記２） 前記第１の応力制御膜の膜厚と第２の応力制御膜の膜厚がほぼ同等であり、かつ第２の応力制御膜の引っ張り応力の大きさが第１の応力制御膜の圧縮応力の大きさよりも大きいことを特徴とする付記１記載の半導体装置。
（付記３） 前記第１の応力制御膜の圧縮応力の大きさと第２の応力制御膜の引っ張り応力の大きさがほぼ同等であり、かつ第２の応力制御膜の膜厚が第１の応力制御膜の膜厚よりも大きいことを特徴とする付記１記載の半導体装置。
（付記４） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、該第１の応力制御膜を覆う前記第２の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記５） 前記第１の応力制御膜の膜厚と第２の応力制御膜の膜厚がほぼ同等であり、かつ第１の応力制御膜の圧縮応力の大きさが第２の応力制御膜の引っ張り応力の大きさよりも大きいことを特徴とする付記４記載の半導体装置。
（付記６） 前記第１の応力制御膜の圧縮応力の大きさと第２の応力制御膜の引っ張り応力の大きさがほぼ同等であり、かつ第１の応力制御膜の膜厚が第２の応力制御膜の膜厚よりも大きいことを特徴とする付記４記載の半導体装置。
（付記７） 前記第２の応力制御膜は、第１の領域と第２の領域に亘って形成されてなることを特徴とする付記４〜６のうち、いずれか一項記載の半導体装置。
（付記８） 前記第１の応力制御膜または第２の応力制御膜を覆う層間絶縁膜と、
前記層間膜と、第１の応力制御膜および／または第２の応力制御膜を貫通しシリコン基板表面に形成されたシリサイド膜に電気的に接触するコンタクトを更に備えることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第２の応力制御膜を覆い、第２の領域に延在する前記第１の応力制御膜に不純物を導入して改質された第３の応力制御膜とを備え、
前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記１０） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第１の応力制御膜を覆い、前記第１の領域に延在する第２の応力制御膜に不純物を導入して改質された第４の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第４の応力制御膜の引っ張り応力の大きさをＰ4、膜厚をｔ4とすると、ｔ1×Ｐ1＞ｔ4×Ｐ4の関係を有することを特徴とする半導体装置。
（付記１１） 前記半導体基板の表面およびゲート積層体を覆うと共に、第１の領域の第１の応力制御膜および第２の領域の第２の応力制御膜の下側に、第１の応力制御膜と異なる材料からなるエッチング・ストッパ膜をさらに備えることを特徴とする付記１０記載の半導体装置。
（付記１２） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第１の領域の第２の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、
前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第１の応力制御膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置の製造方法。
（付記１３） 前記第１の応力制御膜を形成する工程の後に、該第１の応力制御膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する溝部を形成する工程と、
前記第１の領域において、前記溝部に連通し、第１の応力制御膜を貫通するコンタクトホールを形成すると共に、前記第２の領域において、前記溝部に連通し、第１の応力制御膜と第２の応力制御膜を貫通するコンタクトホールを形成する工程を更に備え、
前記第２の応力制御膜は、第１の応力制御膜よりもエッチングレートの大きな材料からなることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第２の領域の第１の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、
前記第１の領域の第１の応力制御膜と、第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記第２の応力制御膜を形成する工程の後に、該第２の応力制御膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する溝部を形成する工程と、
前記第１の領域において、前記溝部に連通し、第２の応力制御膜と第１の応力制御膜を貫通するコンタクトホールを形成すると共に、前記第２の領域において、前記溝部に連通し、第２の応力制御膜を貫通するコンタクトホールを形成する工程を更に備え、
前記第１の応力制御膜は、第２の応力制御膜よりもエッチングレートの大きな材料からなることを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、
前記第１の領域の第１の絶縁膜と前記第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１７） 前記除去工程は、前記第２の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする付記１６記載の半導体装置の製造方法。
（付記１８） 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第２の応力制御膜の一部を除去することを特徴とする付記１６記載の半導体装置の製造方法。
（付記１９） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第１の領域において第１の絶縁膜および第２の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、
前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第１の絶縁膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第２の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第１の応力制御膜の一部を平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第１の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２０） 前記除去工程は、前記第１の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする付記１９記載の半導体装置の製造方法。
（付記２１） 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第１の応力制御膜の一部を除去することを特徴とする付記１９記載の半導体装置の製造方法。
従来の半導体装置の断面図である。 （Ａ）および（Ｂ）は図１に示す半導体装置の製造工程を示す図である。 （Ａ）および（Ｂ）は図１に示す半導体装置の問題点を説明するための図である。 本発明の第１の実施の形態に係る半導体装置の断面図である。 （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その２）である。 第１の実施の形態に係る半導体装置の製造工程図（その３）である。 第１の実施の形態の変形例に係る半導体装置の断面図である。 第１の実施の形態の半導体装置の効果を説明するための図（その１）である。 第１の実施の形態の半導体装置の効果を説明するための図（その２）である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 （Ａ）および（Ｂ）は第２の実施の形態に係る半導体装置の製造工程図（その１）である。 第２の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 第３の実施の形態に係る半導体装置の製造工程図である。 第３の実施の形態の変形例に係る半導体装置の断面図である。 第３の実施の形態の変形例に係る半導体装置の製造工程図である。 本発明の第４の実施の形態に係る製造方法により形成した半導体装置の断面図である。 （Ａ）および（Ｂ）は第４の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）および（Ｂ）は第４の実施の形態に係る半導体装置の製造工程図（その２）である。 第４の実施の形態に係る半導体装置の製造工程図（その３）である。 第４の実施の形態に係る半導体装置の製造工程の変形例を示す図である。 （Ａ）および（Ｂ）は本発明の第５の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）および（Ｂ）は第５の実施の形態に係る半導体装置の製造工程図（その２）である。 （Ａ）および（Ｂ）は第５の実施の形態に係る半導体装置の製造工程図（その３）である。 第５の実施の形態に係る半導体装置の製造工程の変形例を示す図である。
符号の説明
１０、５０、６０、７０、７５、８０ 半導体装置
１１ シリコン基板
１２ 素子分離領域
１３ｎ 第２領域
１３ｐ 第１領域
１４ ｐ型ＭＯＳトランジスタ
１５ ｎ型ＭＯＳトランジスタ
１６ 層間絶縁膜
１６−１〜１６−２ コンタクトホール
１８ ｎ型ウェル領域
１９、３０ ソース・ドレイン領域
２０、３１ ゲート酸化膜
２１、３２ ゲート電極
２２、３３ 側壁絶縁膜
２３、３４ ゲート積層体
２４、２５、３５、３６ シリサイド膜
２６、８１ 第１応力制御膜
２８、３９ チャネル領域
２９ ｐ型ウェル領域
３８、８２ 第２応力制御膜
４０、６１、７１、７６、８４、８６ レジスト膜
４２ コンタクト
８３ 第１絶縁膜
８５ 第２絶縁膜

Claims (5)

  1. 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
    前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
    前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、該第２の応力制御膜を覆う前記第１の応力制御膜とを備え、
    前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
  2. 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
    前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、
    前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、該第１の応力制御膜を覆う前記第２の応力制御膜とを備え、
    前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
  3. 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
    前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
    前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第２の応力制御膜を覆い、第２の領域に延在する前記第１の応力制御膜に不純物を導入して改質された第３の応力制御膜とを備え、
    前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
  4. 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
    前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
    前記第１の領域の第２の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、
    前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第２の応力制御膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程とを備え、
    前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置の製造方法。
  5. 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
    前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
    前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、
    前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、
    前記第１の領域の第１の絶縁膜と前記第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
    前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
    前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を平坦化する工程と、
    前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
JP2004260140A 2004-09-07 2004-09-07 半導体装置およびその製造方法 Expired - Fee Related JP4794838B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004260140A JP4794838B2 (ja) 2004-09-07 2004-09-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004260140A JP4794838B2 (ja) 2004-09-07 2004-09-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006080161A true JP2006080161A (ja) 2006-03-23
JP4794838B2 JP4794838B2 (ja) 2011-10-19

Family

ID=36159393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004260140A Expired - Fee Related JP4794838B2 (ja) 2004-09-07 2004-09-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4794838B2 (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324278A (ja) * 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
JP2007208166A (ja) * 2006-02-06 2007-08-16 Sony Corp 半導体装置の製造方法
JP2007300090A (ja) * 2006-04-28 2007-11-15 Internatl Business Mach Corp <Ibm> 自己整合されたデュアル応力層を用いるｃｍｏｓ構造体及び方法
WO2007139142A1 (ja) * 2006-05-31 2007-12-06 Tokyo Electron Limited プラズマｃｖｄ方法、窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
JP2008130963A (ja) * 2006-11-24 2008-06-05 Sharp Corp 半導体装置及びその製造方法
JP2008532316A (ja) * 2005-03-01 2008-08-14 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｃｍｏｓデバイスのための自己整合型二元シリコン窒化物ライナを形成する方法
KR100868098B1 (ko) 2007-03-27 2008-11-11 삼성전자주식회사 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
JP2009187973A (ja) * 2008-02-01 2009-08-20 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2009534849A (ja) * 2006-04-21 2009-09-24 フリースケール セミコンダクター インコーポレイテッド ストレッサを備える構造及びその製造方法
JP2010021325A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法、及び半導体装置
US7781276B2 (en) 2006-11-16 2010-08-24 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities
US7785951B2 (en) 2006-09-28 2010-08-31 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby
JP2010192609A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US7816271B2 (en) 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
US7868390B2 (en) * 2007-02-13 2011-01-11 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor
US7902082B2 (en) 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7923365B2 (en) 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
JP2011142224A (ja) * 2010-01-07 2011-07-21 Panasonic Corp 半導体装置及びその製造方法
US8138103B2 (en) 2006-05-31 2012-03-20 Tokyo Electron Limited Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
US8461652B2 (en) 2007-03-29 2013-06-11 Fujitsu Semiconductor Limited Semiconductor device having an n-channel MOS transistor, a p-channel MOS transistor and a contracting film
US8749062B2 (en) 2006-03-03 2014-06-10 Fujitsu Semiconductor Limited Semiconductor device and process for producing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043151A1 (en) * 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043151A1 (en) * 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532316A (ja) * 2005-03-01 2008-08-14 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｃｍｏｓデバイスのための自己整合型二元シリコン窒化物ライナを形成する方法
JP2006324278A (ja) * 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
JP2007208166A (ja) * 2006-02-06 2007-08-16 Sony Corp 半導体装置の製造方法
JP4760414B2 (ja) * 2006-02-06 2011-08-31 ソニー株式会社 半導体装置の製造方法
US9287168B2 (en) 2006-03-03 2016-03-15 Fujitsu Semiconductor Limited Semiconductor device and process for producing the same
US8749062B2 (en) 2006-03-03 2014-06-10 Fujitsu Semiconductor Limited Semiconductor device and process for producing the same
JP2009534849A (ja) * 2006-04-21 2009-09-24 フリースケール セミコンダクター インコーポレイテッド ストレッサを備える構造及びその製造方法
JP2011124601A (ja) * 2006-04-28 2011-06-23 Internatl Business Mach Corp <Ibm> 自己整合されたデュアル応力層を用いるｃｍｏｓ構造体及び方法
JP2007300090A (ja) * 2006-04-28 2007-11-15 Internatl Business Mach Corp <Ibm> 自己整合されたデュアル応力層を用いるｃｍｏｓ構造体及び方法
US9318344B2 (en) 2006-04-28 2016-04-19 International Business Machines Corporation CMOS structures and methods for improving yield
US8901662B2 (en) 2006-04-28 2014-12-02 International Business Machines Corporation CMOS structures and methods for improving yield
US8569186B2 (en) 2006-05-31 2013-10-29 Tokyo Electron Limited Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
US8114790B2 (en) 2006-05-31 2012-02-14 Tokyo Electron Limited Plasma CVD method, silicon nitride film formation method, semiconductor device manufacturing method, and plasma CVD apparatus
WO2007139142A1 (ja) * 2006-05-31 2007-12-06 Tokyo Electron Limited プラズマｃｖｄ方法、窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
JP5341510B2 (ja) * 2006-05-31 2013-11-13 東京エレクトロン株式会社 窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
US8329596B2 (en) 2006-05-31 2012-12-11 Tokyo Electron Limited Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
US8138103B2 (en) 2006-05-31 2012-03-20 Tokyo Electron Limited Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
KR101063083B1 (ko) * 2006-05-31 2011-09-07 도쿄엘렉트론가부시키가이샤 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법, 반도체 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치
US7785951B2 (en) 2006-09-28 2010-08-31 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby
US7781276B2 (en) 2006-11-16 2010-08-24 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities
JP2008130963A (ja) * 2006-11-24 2008-06-05 Sharp Corp 半導体装置及びその製造方法
US8828815B2 (en) 2007-02-13 2014-09-09 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor
US7868390B2 (en) * 2007-02-13 2011-01-11 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor
US7534678B2 (en) 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
KR100868098B1 (ko) 2007-03-27 2008-11-11 삼성전자주식회사 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US7800134B2 (en) 2007-03-27 2010-09-21 Samsung Electronics Co., Ltd. CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein
US8461652B2 (en) 2007-03-29 2013-06-11 Fujitsu Semiconductor Limited Semiconductor device having an n-channel MOS transistor, a p-channel MOS transistor and a contracting film
US8697513B2 (en) 2007-03-29 2014-04-15 Fujitsu Semiconductor Limited Manufacturing method of semiconductor device having N-channel MOS transistor, P-channel MOS transistor and expanding or contracting film
US7816271B2 (en) 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
US7902082B2 (en) 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7923365B2 (en) 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
JP2009187973A (ja) * 2008-02-01 2009-08-20 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2010021325A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法、及び半導体装置
JP2010192609A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011142224A (ja) * 2010-01-07 2011-07-21 Panasonic Corp 半導体装置及びその製造方法
US8907425B2 (en) 2010-01-07 2014-12-09 Panasonic Corporation Semiconductor device

Also Published As

Publication number Publication date
JP4794838B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
JP4794838B2 (ja) 半導体装置およびその製造方法
US7262472B2 (en) Semiconductor device having stress and its manufacture method
JP4557508B2 (ja) 半導体装置
JP5274594B2 (ja) 自己整合されたデュアル応力層を用いるｃｍｏｓ構造体及び方法
JP5203669B2 (ja) 半導体装置およびその製造方法
KR101258285B1 (ko) 반도체 장치 및 그 제조 방법
US7932141B2 (en) Semiconductor device and method for fabricating the same
JP5002891B2 (ja) 半導体装置の製造方法
US20070196972A1 (en) Semiconductor device having carrier mobility raised by generating strain in channel region and its manufacture method
JP5211647B2 (ja) 半導体装置及びその製造方法
JP5091397B2 (ja) 半導体装置
JP2009503851A (ja) 応力ｍｏｓデバイスの製造方法
JP5223285B2 (ja) 半導体装置の製造方法
JP2008192686A (ja) 半導体装置及びその製造方法
JP2009152458A (ja) 半導体装置およびその製造方法
JP2009033173A (ja) 半導体素子およびその製造方法
JP2010157588A (ja) 半導体装置及びその製造方法
JP2007103842A (ja) 半導体装置
JP2009055027A (ja) Ｍｏｓトランジスタの製造方法、および、これにより製造されたｍｏｓトランジスタ
JP2010141102A (ja) 半導体装置およびその製造方法
US7994585B2 (en) Semiconductor device and method for manufacturing the same
KR100724574B1 (ko) 식각저지막을 갖는 반도체 소자 및 그의 제조방법
US8394693B2 (en) Method for manufacturing semiconductor device, and semiconductor device
JP4630235B2 (ja) 半導体装置及びその製造方法
JP2006060175A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070822

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110727

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees