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JP2006324278A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】引張応力膜と圧縮応力膜とを形成し、重なり合った応力膜について必要でない応力膜の応力を緩和することで、ＰＭＩＳトランジスタ上には圧縮応力膜を、ＮチャネルＭＩＳ型トランジスタ上には引張応力膜を形成することを可能とする。
【解決手段】基板（半導体基板１１）上にＮＭＩＳトランジスタ２１とＰＭＩＳトランジスタ３１とを備えた半導体装置１において、ＮＭＩＳトランジスタ２１上に形成された引張応力を有する第１層間膜４１と、第１層間膜４１上およびＰＭＩＳトランジスタ上に形成された圧縮応力を有する第２層間膜４２とを備え、第１層間膜４１上の第２層間膜４２は圧縮応力が緩和された応力緩和膜からなるものである。
【選択図】図１

Description

本発明は、ＮチャネルＭＩＳ型トランジスタ上に引張応力膜を形成し、ＰチャネルＭＩＳ型トランジスタ上に圧縮応力膜を形成することで、両方のトランジスタの電流駆動能力の向上を図ることが容易な半導体装置およびその製造方法に関するものである。
ＭＩＳ型トランジスタの高性能化は、ゲート等の微細化によって行われてきている。しかし、微細化による高性能化には限界があることが予測され、現在は微細化技術を超えるブレークスルー技術の追求が盛んになってきている。その中の一つに、窒化シリコン（ＳｉＮ）層間膜の応力を利用して、チャネル部の応力を変化させ、電流駆動能力を向上させる技術がある。
ＮチャネルＭＩＳ型トランジスタの電流駆動能力は、引張応力を持つ窒化シリコン（ＳｉＮ）膜を形成することで向上することが知られている。一方、圧縮応力を持つ窒化シリコン（ＳｉＮ）膜を形成することで劣化することが知られている。また、ＰチャネルＭＩＳ型トランジスタの電流駆動能力は、圧縮応力を持つ窒化シリコン（ＳｉＮ）膜を形成することで向上することが知られている。一方、引張応力を持つ窒化シリコン（ＳｉＮ）膜を形成することで劣化することが知られている。このように、圧縮応力膜、引張応力膜ともに、Ｐチャネル型のトランジスタ、Ｎチャネル型のトランジスタについて、トレードオフの関係にある。
そこで、ＮチャネルＭＩＳ型トランジスタの電流駆動能力およびＰチャネルＭＩＳ型トランジスタの電流駆動能力を同時に向上するためには、ＮチャネルＭＩＳ型トランジスタ上には引張応力を持つ窒化シリコン（ＳｉＮ）膜、ＰチャネルＭＩＳ型トランジスタ上には圧縮応力を持つ窒化シリコン（ＳｉＮ）膜が形成される構造を作る必要がある。
次に、従来の製造方法の一例（例えば、特許文献１参照）を図７によって説明する。
図７（１）に示すように、シリコン基板１１１にＮチャネルＭＩＳ型トランジスタ（以下、ＮＭＩＳトランジスタという）１２１とＰチャネルＭＩＳ型トランジスタ（以下、ＰＭＩＳトランジスタという）１３１とを形成する。その後、熱ＣＶＤ法もしくはプラズマＣＶＤ法を用いて、引張応力を持つ窒化シリコン（ＳｉＮ）膜で第１層間膜１４１を形成する。その際、第１層間膜１４１の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。このように、各ＭＩＳ型トランジスタのチャネル部の応力は、応力を持つ層間膜が成膜されることによって、層間膜の持つ応力や膜厚、各ＭＩＳ型トランジスタの構造によって影響を受けることが知られている（例えば、特許文献１参照。）。
次に、図７（２）に示すように、引張応力を持つ上記第１層間膜１４１の上に酸化シリコン（ＳｉＯ）膜１４２を形成する。これは、後にＮＭＩＳトランジスタ１２１上の圧縮応力を持つ第２層間膜をドライエッチングで除去する際、引張応力を持つ第１層間膜１４１がエッチングされるのを防ぐストッパー膜となる。
次に、図７（３）に示すように、リソグラフィープロセスにより、ＮＭＩＳトランジスタ１２１上をレジストパターン１５１で覆う。
次に図７（４）に示すように、上記レジストパターン１５１を用いて、ＰＭＩＳトランジスタ１３１上の酸化シリコン膜１４２をドライエッチングにより除去する。その後、レジストパターン１５１を除去する。このレジストパターン１５１の除去は例えばアッシャープロセスによる。
次に、図７（５）に示すように、酸化シリコン膜１４２をハードマスクにしてＰＭＩＳトランジスタ１３１上にある引張応力を持つ第１層間層間膜１４１をドライエッチングして除去する。
次に、図７（６）に示すように、熱ＣＶＤ法やプラズマＣＶＤ法によって、上記ＰＭＩＳトランジスタ１３１側の全面を被覆するように圧縮応力を持つ第２層間膜１４３を形成する。この第２層間膜１４３は、例えば圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成する。その際、第２層間膜１４３の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。
次に、図７（７）に示すように、リソグラフィープロセスにより、ＰＭＩＳトランジスタ１３１上をレジストパターン１５２で覆う。その際、レジストの下地膜への密着性を良くするため、圧縮応力を持つ第２層間膜１４３上に数ｎｍの酸化シリコン（ＳｉＯ）膜（図示せず）を形成、もしくはアッシング処理により第２層間膜１４３表面を酸化する場合もある。
次に、図７（８）に示すように、レジストパターン１５２〔前記図７（７）参照〕を用いてＮＭＩＳトランジスタ１２１上の圧縮応力を持つ第２層間膜１４３をドライエッチングにより除去する。
再公表特許（Ａ１） 国際公開番号ＷＯ ０２／０４３１５１号公報
解決しようとする問題点は、以下の点である。
図８（１）に示すように、シリコン基板１１１にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域となる埋め込み酸化膜１１２、１１３が形成されていて、上記シリコン基板１１１上に、引張応力をもつ第１層間膜１４１が形成され、その第１層間膜１４１上には酸化シリコン膜１４２が形成されている。また、埋め込み酸化膜１１２、１１３間を被覆する状態に圧縮応力を持つ第２層間膜１４３が形成され、その一部は上記引張応力を持つ第１層間膜１４１および酸化シリコン膜１４２上に形成されている。そして、上記第１層間膜１４１、第２層間膜１４３を被覆するように、シリコン基板１１１上には層間絶縁膜１４４が形成されている。
そして、図８（２）に示すように、上記層間絶縁膜１４４にコンタクトホール１４５を形成する。
その際、図８（３）に示すように、コンタクトホール１４５底部にある引張応力を持つ第１層間膜１４１上の酸化シリコン膜１４２を除去すると、同コンタクトホール１４５底部に露出している埋め込み酸化膜１１２、１１３の一部もエッチングされ、スリット１４７、１４８が形成されることになる。このことは、後にコンタクトホール１４５内面に形成されるバリア層（図示せず）の被覆性の劣化を招き、配線信頼性を劣化させるという問題の原因となる。またコンタクトホールがスリット１４６、１４８上に形成された場合、シリコン基板とのショートを引き起こすという問題もある。
また、図９（１）に示すように、引張応力を持つ第１層間膜１４１をエッチングした際、ストッパーとなる酸化シリコン膜１４２とのエッチング選択比により、酸化シリコン膜１４２の端部より引張応力を持つ第１層間膜１４１の端部が後退し、いわゆるサイドエッチングを生じる。
その後、図９（２）に示すように、上記引張応力を持つ第１層間膜１４１上に圧縮応力を持つ第２層間膜１４３を形成した場合、上記引張応力を持つ第１層間膜１４１端部と圧縮応力を持つ第２層間膜１４３との間に隙間１４９を生じる。
そして、図１０（３）、（４）に示すように、上記隙間１４９の部分を挟むようにコンタクトホール１４５、１５０が形成された場合、コンタクトホール１４５とコンタクトホール１５０とが隙間１４９によって連通されることになり、コンタクトホール１４５、１５０に導電性材料を埋め込んだ際に、隙間１４９にも導電性材料が埋め込まれて、コンタクトホール１４５、１５０間のショートの原因となり、配線信頼性を確保することが困難になるという問題がある。
本発明は、素子分離領域の過剰なエッチングを無くすとともに、コンタクトホール間のショートを無くして、配線信頼性を確保することを課題とする。
本発明の第１半導体装置は、基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを備えた半導体装置において、前記ＮチャネルＭＩＳ型トランジスタ上に形成された引張応力を有する第１層間膜と、前記第１層間膜上および前記ＰチャネルＭＩＳ型トランジスタ上に形成された圧縮応力を有する第２層間膜とを備え、前記第１層間膜上の前記第２層間膜は圧縮応力が緩和されていることを特徴とする。
上記第１半導体装置では、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。また、ＮチャネルＭＩＳ型トランジスタ上に引張応力を有する第１層間膜が形成されていることから、ＮチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。また、ＰチャネルＭＩＳ型トランジスタ上に圧縮応力を有する第２層間膜が形成されていることから、ＰチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。なお、上記圧縮応力を有する第２層間膜は、引張応力を有する第１層間膜上にも形成されているが、第１層間膜上の第２層間膜は圧縮応力が緩和されているから、ＮチャネルＭＩＳ型トランジスタ上は実質引張応力膜で被覆されていることになる。したがって、上記作用が得られる。
本発明の第２半導体装置は、基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを備えた半導体装置において、前記ＰチャネルＭＩＳ型トランジスタ上に形成された圧縮応力を有する第１層間膜と、前記第１層間膜上および前記ＮチャネルＭＩＳ型トランジスタ上に形成された引張応力を有する第２層間膜とを備え、前記ＰチャネルＭＩＳ型トランジスタ上の前記第２層間膜は引張応力が緩和されていることを特徴とする。
上記第２半導体装置では、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。また、ＰチャネルＭＩＳ型トランジスタ上に圧縮応力を有する第１層間膜が形成されていることから、ＰチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。また、ＮチャネルＭＩＳ型トランジスタ上に引張応力を有する第２層間膜が形成されていることから、ＮチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。なお、上記引張応力を有する第２層間膜は、圧縮応力を有する第１層間膜上にも形成されているが、第１層間膜上の第２層間膜は引張応力が緩和されているから、ＰチャネルＭＩＳ型トランジスタ上は実質圧縮応力膜で被覆されていることになる。したがって、上記作用が得られる。
本発明の半導体装置の第１製造方法は、基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを形成した後、前記ＮチャネルＭＩＳ型トランジスタを被覆する引張応力を有する第１層間膜を形成する工程と、前記第１層間膜および前記ＰチャネルＭＩＳ型トランジスタ上を覆うように圧縮応力を有する第２層間膜を形成する工程と、前記第１層間膜上の前記第２層間膜の圧縮応力を緩和する工程とを備えたことを特徴とする。
上記半導体装置の第１製造方法では、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜との間にストッパ膜を設ける必要がないので、ストッパ膜に起因する従来技術の問題点は発生しない。また、ＮチャネルＭＩＳ型トランジスタ上に引張応力を有する第１層間膜が形成され、その後にＮチャネルＭＩＳ型トランジスタ上の第１層間膜上に形成される圧縮応力を有する第２層間膜は圧縮応力が緩和されることから、ＮチャネルＭＩＳ型トランジスタ上の応力膜は実質的に引張応力膜となる。このため、ＮチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。また、ＰチャネルＭＩＳ型トランジスタ上に圧縮応力を有する第２層間膜が形成されていることから、ＰチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。
本発明の半導体装置の第２製造方法は、基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを形成した後、前記ＰチャネルＭＩＳ型トランジスタを被覆する圧縮応力を有する第１層間膜を形成する工程と、前記第１層間膜および前記ＮチャネルＭＩＳ型トランジスタ上を覆うように引張応力を有する第２層間膜を形成する工程と、前記第１層間膜上の前記第２層間膜の引張応力を緩和する工程とを備えたことを特徴とする。
上記半導体装置の第２製造方法では、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜との間にストッパ膜を設ける必要がないので、ストッパ膜に起因する従来技術の問題点は発生しない。また、ＰチャネルＭＩＳ型トランジスタ上に圧縮応力を有する第１層間膜が形成され、その後にＰチャネルＭＩＳ型トランジスタ上の第１層間膜上に形成される引張応力を有する第２層間膜は引張応力が緩和されることから、ＰチャネルＭＩＳ型トランジスタ上の応力膜は実質的に圧縮応力膜となる。このため、ＰチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。また、ＮチャネルＭＩＳ型トランジスタ上に引張応力を有する第２層間膜が形成されていることから、ＮチャネルＭＩＳ型トランジスタの電流駆動能力が向上される。
本発明の第１半導体装置は、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜上に層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成した場合、このコンタクトホールは配線信頼性の高いものとなる。また、ＮチャネルＭＩＳ型トランジスタ上には引張応力を有する第１層間膜と応力を緩和した第２層間膜が形成されるので、実質的に引張応力を有する層間膜が形成されていることになり、ＰチャネルＭＩＳ型トランジスタ上には圧縮応力を有する第２層間膜が形成されているため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。
本発明の第２半導体装置は、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜上に層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成した場合、このコンタクトホールは配線信頼性の高いものとなる。また、ＮチャネルＭＩＳ型トランジスタ上には引張応力を有する第２層間膜が形成され、ＰチャネルＭＩＳ型トランジスタ上には圧縮応力を有する第１層間膜と応力を緩和した第２層間膜が形成されるので、実質的に圧縮応力を有する層間膜が形成されていることになる。このため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。
本発明の半導体装置の第１製造方法は、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜との間に従来技術で用いられているストッパ膜を設けないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、引張応力を有する第１層間膜と圧縮応力を有する第２層間膜上に層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成した場合、配線信頼性の高いコンタクトホールを形成することができる。また、ＮチャネルＭＩＳ型トランジスタ上には引張応力を有する第１層間膜と圧縮応力を有する第２層間膜が形成されるが、その第２層間膜は応力が緩和されるので、実質的に引張応力を有する層間膜が形成されることになり、またＰチャネルＭＩＳ型トランジスタ上には圧縮応力を有する第２層間膜が形成されるため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。しかも、応力膜を形成する成膜工程は２層の異なる応力膜を形成するだけですむという利点がある。
本発明の半導体装置の第２製造方法は、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜との間に従来技術で用いられているストッパ膜を設けないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜上に層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成した場合、配線信頼性の高いコンタクトホールを形成することができる。また、ＰチャネルＭＩＳ型トランジスタ上には圧縮応力を有する第１層間膜と引張応力を有する第２層間膜とが形成されるが、第１層間膜上の第２層間膜の引張応力は緩和されるので、実質的に圧縮応力を有する層間膜が形成されることになる。また、ＮチャネルＭＩＳ型トランジスタ上には引張応力を有する第２層間膜が形成される。このため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。しかも、応力膜を形成する成膜工程は２層の異なる応力膜を形成するだけですむという利点がある。
配線信頼性を向上させるとともに各ＭＩＳ型トランジスタの電流駆動能力を向上させるという目的を、ＮＭＩＳトランジスタ上に引張応力膜を形成した後、ＰＭＩＳトランジスタ上の領域を含む全面に圧縮応力膜を形成し、その後ＮＭＩＳトランジスタ上の圧縮応力膜の応力を緩和することで、ＮＭＩＳトランジスタ上を、実質的に引張応力膜を形成した状態にする。これにより、従来のようなストッパ膜を形成することなく、ＭＩＳ型トランジスタの電流駆動能力の向上、配線信頼性の向上を実現した。
本発明の半導体装置に係る一実施例として第１実施例を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板（例えばシリコン基板）１１には、素子分離領域１５によって分離されて、ＮチャネルＭＩＳ型トランジスタ（以下、ＮＭＩＳトランジスタという）２１とＰチャネルＭＩＳ型トランジスタ（以下、ＰＭＩＳトランジスタという）３１とが形成されている。
上記ＮＭＩＳトランジスタ２１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜２２を介してゲート電極２３が形成され、上記ゲート電極２３の両側にサイドウォールスペーサー２５、２６が形成されている。なお、ゲート電極２３上にはシリサイド層２４が形成されている。また、ゲート電極２３下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１に，Ｎ型領域からなるソース・ドレイン領域２７、２８が形成されている。なお、サイドウォールスペーサー２５、２６の下部がソース・ドレイン領域２７、２８よりも浅接合のＮ型領域となる、エクステンション構造としてもよい。
上記ＰＭＩＳトランジスタ３１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜３２を介してゲート電極３３が形成され、上記ゲート電極３３の両側にサイドウォールスペーサー３５、３６が形成されている。なお、ゲート電極３３上にはシリサイド層３４が形成されている。また、ゲート電極３３下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１に、Ｐ型領域からなるソース・ドレイン領域３７、３８が形成されている。なお、なお、サイドウォールスペーサー３５、３６の下部がソース・ドレイン領域３７、３８よりも浅接合のＰ型領域となる、エクステンション構造としてもよい。
上記ＮＭＩＳトランジスタ２１の形成領域上には、引張応力を持つ第１層間膜４１が形成されている。この引張応力を持つ第１層間膜４１は、例えば熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、成膜時の成膜温度や成膜雰囲気の圧力等、膜の形成条件によって引張応力が調整された窒化シリコン（ＳｉＮ）膜で形成されたものであり、その膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールを形成する加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
上記ＰＭＩＳトランジスタ３１の形成領域上には、圧縮応力を持つ第２層間膜４２が形成されている。この圧縮応力を持つ第２層間膜４２は、例えば熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、成膜時の成膜温度や成膜雰囲気の圧力等、膜の形成条件によって圧縮応力が調整された窒化シリコン（ＳｉＮ）膜で形成されたものであり、その膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールを形成する加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
また、上記第２層間膜４２は、上記ＮＭＩＳトランジスタ２１上の引張応力を有する第１層間膜４１上にも形成されている。すなわち、ＮＭＩＳトランジスタ２１上およびＰＭＩＳトランジスタ３１上に形成されている第２層間膜４２は連続した１層の膜からなる。しかしながら、第１層間膜４１上の第２層間膜４２は応力が０もしくは０に近い状態に応力緩和された第２層間膜４３となっている。このため、第１層間膜４１と応力緩和された第２層間膜４３とを合わせた応力は引張応力になっている。
したがって、上記半導体装置１では、ＮＭＩＳトランジスタ２１上には引張応力を有する第１層間膜４１と応力が緩和された第２層間膜４３とが形成され、ＰＭＩＳトランジスタ３１上には圧縮応力を有する第２層間膜４２が形成されている。なお、応力が緩和された第２絶縁膜４３は応力が０の膜となるのが最も好ましいが、第１層間膜４１とその上部の応力が緩和された第２層間膜４３とを合わせて、実質的に引張応力を有する膜となっていればよい。
図示はしないが、上記応力が緩和された第２層間膜４３、圧縮応力を有する第２層間膜４２上には層間絶縁膜が形成され、この層間絶縁膜にはＮＭＩＳトランジスタ２１のゲート電極２３、ソース・ドレイン領域２６、２７、ＰＭＩＳトランジスタ３１のゲート電極３３、ソース・ドレイン領域３６、３７に通じるコンタクトホール４５が形成されている。
上記第１半導体装置１では、引張応力を有する第１層間膜４１と圧縮応力を有する第２層間膜４２との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、引張応力を有する第１層間膜４１と圧縮応力を有する第２層間膜４２上に層間絶縁膜（図示せず）を形成し、その層間絶縁膜にコンタクトホール（図示せず）を形成した場合、このコンタクトホールは配線信頼性の高いものとなる。また、ＰチャネルＭＩＳ型トランジスタ３１上に圧縮応力を有する第１層間膜４２が形成されていることから、ＰチャネルＭＩＳ型トランジスタ３１の電流駆動能力が向上される。また、ＮチャネルＭＩＳ型トランジスタ２１上には引張応力を有する第１層間膜４１と応力を緩和した第２層間膜４３が形成されるので、実質的に引張応力を有する層間膜が形成されていることになり、ＮチャネルＭＩＳ型トランジスタ２１の電流駆動能力が向上される。
本発明の半導体装置に係る一実施例として第２実施例を、図２の概略構成断面図によって説明する。
図２に示すように、半導体基板（例えばシリコン基板）１１には、素子分離領域１５によって分離されて、ＮチャネルＭＩＳ型トランジスタ（以下、ＮＭＩＳトランジスタという）２１とＰチャネルＭＩＳ型トランジスタ（以下、ＰＭＩＳトランジスタという）３１とが形成されている。
上記ＮＭＩＳトランジスタ２１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜２２を介してゲート電極２３が形成され、上記ゲート電極２３の両側にサイドウォールスペーサー２５、２６が形成されている。なお、ゲート電極２３上にはシリサイド層２４が形成されている。また、ゲート電極２３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１にＮ型領域からなるソース・ドレイン領域２７、２８が形成されている。なお、サイドウォールスペーサー２５、２６の下部がソース・ドレイン領域２７、２８よりも浅接合のＮ型領域となる、エクステンション構造としてもよい。
上記ＰＭＩＳトランジスタ３１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜３２を介してゲート電極３３が形成され、上記ゲート電極３３の両側にサイドウォールスペーサー３５、３６が形成されている。なお、ゲート電極３３上にはシリサイド層３４が形成されている。また、ゲート電極３３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１に、Ｐ型領域からなるソース・ドレイン領域３７、３８が形成されている。なお、サイドウォールスペーサー３５、３６の下部がソース・ドレイン領域３７、３８よりも浅接合のＰ型領域となる、エクステンション構造としてもよい。
上記ＰＭＩＳトランジスタ３１の形成領域上には、圧縮応力を持つ第１層間膜６１が形成されている。この圧縮応力を持つ第１層間膜６１は、例えば、熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、成膜時の成膜温度や成膜雰囲気の圧力等、膜の形成条件によって圧縮応力が調整された窒化シリコン（ＳｉＮ）膜で形成されたものであり、その膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールを形成する加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
上記ＮＭＩＳトランジスタ２１の形成領域上には、引張応力を持つ第２層間膜６２が形成されている。この引張応力を持つ第２層間膜６２は、例えば、熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、成膜時の成膜温度や成膜雰囲気の圧力等、膜の形成条件によって引張応力が調整された窒化シリコン（ＳｉＮ）膜で形成されたものであり、その膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールを形成する加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
また、上記第２層間膜６２は、上記ＰＭＩＳトランジスタ３１上の圧縮応力を有する第１層間膜６１上にも形成されている。すなわち、ＮＭＩＳトランジスタ２１上およびＰＭＩＳトランジスタ３１上に形成されている第２層間膜６２は連続した１層の膜からなる。しかしながら、第１層間膜６１上の第２層間膜６２は応力が０もしくは０に近い状態に応力緩和された第２層間膜６３となっている。このため、第１層間膜６１と応力緩和された第２層間膜６３とを合わせた応力は圧縮応力になっている。
したがって、上記半導体装置２では、ＰＭＩＳトランジスタ３１上には圧縮応力を有する第１層間膜６１と応力が緩和された第２層間膜６３とが形成され、ＮＭＩＳトランジスタ２１上には引張応力を有する第２層間膜６２が形成されている。なお、応力が緩和された第２絶縁膜６３は応力が０の膜となるのが最も好ましいが、第１層間膜６１とその上部の応力が緩和された第２層間膜６３とを合わせて、実質的に圧縮応力を有する膜となっていればよい。
図示はしないが、上記応力が緩和された第２層間膜６３、圧縮応力を有する第１層間膜６１上には層間絶縁膜が形成され、この層間絶縁膜にはＮＭＩＳトランジスタ２１のゲート電極２３、ソース・ドレイン領域２６、２７、ＰＭＩＳトランジスタ３１のゲート電極３３、ソース・ドレイン領域３６、３７に通じるコンタクトホール４５が形成されている。
本発明の第２半導体装置２は、圧縮応力を有する第１層間膜６１と引張応力を有する第２層間膜６２との間に従来技術で用いられているストッパ膜が設けられていないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、圧縮応力を有する第１層間膜６１と引張応力を有する第２層間膜６２上に層間絶縁膜（図示せず）を形成し、その層間絶縁膜にコンタクトホール（図示せず）を形成した場合、このコンタクトホールは配線信頼性の高いものとなる。また、ＮチャネルＭＩＳ型トランジスタ２１上には引張応力を有する第２層間膜６２が形成され、ＰチャネルＭＩＳ型トランジスタ３１上には圧縮応力を有する第１層間膜６１と応力を緩和した第２層間膜６３が形成されるので、実質的に圧縮応力を有する層間膜が形成されていることになる。このため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。
本発明の半導体装置の製造方法に係る一実施例として第１実施例を、図３および図４の製造工程断面図によって説明する。図３および図４では、前記図１によって説明した半導体装置１の製造工程を示す。
図３（１）に示すように、既知のトランジスタ形成技術によって、半導体基板（例えばシリコン基板）１１に、素子分離領域１５によって分離された、ＮチャネルＭＩＳ型トランジスタ（以下、ＮＭＩＳトランジスタという）２１とＰチャネルＭＩＳ型トランジスタ（以下、ＰＭＩＳトランジスタという）３１とを形成する。
上記ＮＭＩＳトランジスタ２１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜２２を介してゲート電極２３が形成され、上記ゲート電極２３の両側にサイドウォールスペーサー２５、２６が形成されている。なお、ゲート電極２３上にはシリサイド層２４が形成されている。また、ゲート電極２３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１にＮ型領域からなるソース・ドレイン領域２７、２８が形成されている。なお、サイドウォールスペーサー２５、２６の下部がソース・ドレイン領域２７、２８よりも浅接合のＮ型領域となる、エクステンション構造としてもよい。
上記ＰＭＩＳトランジスタ３１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜３２を介してゲート電極３３が形成され、上記ゲート電極３３の両側にサイドウォールスペーサー３５、３６が形成されている。なお、ゲート電極３３上にはシリサイド層３４が形成されている。また、ゲート電極３３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１に、Ｐ型領域からなるソース・ドレイン領域３７、３８が形成されている。なお、サイドウォールスペーサー３５、３６の下部がソース・ドレイン領域３７、３８よりも浅接合のＰ領域となる、エクステンション構造としてもよい。
その後、熱ＣＶＤ法もしくはプラズマＣＶＤ法を用いて、引張応力を持つ第１層間膜４１を形成する。この引張応力を持つ第１層間膜４１は、例えばシリコンと窒素とを主成分とする膜で形成することができ、例えば熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、窒化シリコン（ＳｉＮ）膜で形成する。その際、第１層間膜４１の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。また、膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールの加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
次に、図３（２）に示すように、リソグラフィープロセスにより、ＮＭＩＳトランジスタ２１上を被覆するレジストパターン５１を形成する。なお、下地の影響でレジスト剥がれ、倒れ等が生じる場合には、リソグラフィープロセスの前に、アッシャープロセスを行い、窒化シリコンからなる第１層間膜４１の表面を酸化しても良い。
次に、図３（３）に示すように、上記レジストパターン５１をエッチングマスクに用いてＰＭＩＳトランジスタ３１上の引張応力を持つ第１層間膜４１を除去する。この除去加工は、例えばドライエッチングにより行う。上記ドライエッチングの条件を決定する時には、引張応力を持つ第１層間膜４１のエッチング残りがＰＭＯＳトランジスタ３１のゲート電極３３の側部に形成されているサイドウォールスペーサー３５、３６周りに残り、後に形成する圧縮応力を持つ第２層間膜の効果を打ち消さないようにする必要がある。そのため、等方性エッチングを選択するのが望ましい。その後、レジストパターン５１を除去する。この除去加工は例えば酸素プラズマを用いたアッシャープロセスにより行う。
次に、図３（４）に示すように、熱ＣＶＤ法やプラズマＣＶＤ法によって、上記ＰＭＩＳトランジスタ３１側の全面を被覆するように圧縮応力を持つ第２層間膜４２を形成する。この第２層間膜４２は、例えばシリコンと窒素とを主成分とする膜で形成することができ、例えば圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成する。その際、第２層間膜４２の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。また、引張応力を持つ第１層間膜４１と同様に、膜厚が厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールの加工が困難になるといった副作用が生じるため、第２層間膜４２の膜厚は、例えば５０ｎｍ〜１００ｎｍが望ましい。
次に、図３（５）に示すように、リソグラフィープロセスにより、ＰＭＩＳトランジスタ３１上を被覆するレジストパターン５２を形成する。なお、下地の影響でレジスト剥がれ、倒れ等が生じる場合には、リソグラフィープロセスの前に、酸素プラズマを用いたアッシャープロセスを行い、窒化シリコンからなる第２層間膜４２の表面を酸化しても良い。
次に、図３（６）に示すように、ＮＭＩＳトランジスタ２１上の圧縮応力を持つ第２層間膜４２の応力を緩和するため、上記レジストパターン５２をイオン注入マスクに用いてイオン注入を行う。イオン種としては、第２層間膜４２の応力緩和を目的としているため、原子量が大きく、また、半導体基板１１に到達した時の副作用を抑制するため、シリコンと同族元素のイオンを選択するのが望ましい。例えばゲルマニウム（Ｇｅ）イオン、シリコン（Ｓｉ）イオン等を用いることができる。また、イオン注入条件としては、イオン種の濃度がピークとなる深さが応力緩和を行う第２層間膜４２内にあるように、注入エネルギーを調整する。また注入ドーズ量は、シリコン（Ｓｉ）をアモルファス化する程度のドーズ量を選択する。例えば１×１０-14／ｃｍ2以上が好ましい。注入エネルギーとしては、イオン種と第２層間膜４２の膜厚を考慮して決定するが、第１層間膜４１に突き抜けることがないように選択する必要がある。例えばＧｅイオンを７５ｎｍの膜厚の第２層間膜４２に注入する場合、例えば５５ｋｅＶに設定する。この結果、イオン注入された第２層間膜４３は応力が０になる、もしくは０に近くなる。少なくとも、第１層間膜４１とイオン注入された第２層間膜４３とを合わせた応力は引張応力になる。
次に、図３（７）に示すように、レジストパターン５２〔前記図３（６）参照〕を除去する。この除去加工は例えば酸素プラズマを用いたアッシャープロセスにより行う。以上により、ＮＭＩＳトランジスタ２１上には引張応力を有する第１層間膜４１と応力が緩和された第２層間膜４３とが形成され、ＰＭＩＳトランジスタ３１上には圧縮応力を有する第２層間膜４２が形成される。なお、応力が緩和された第２絶縁膜４３は応力が０の膜となるのが好ましいが、第１層間膜４１とその上部の応力が緩和された第２層間膜４３とを合わせて、実質的に引張応力を有する膜となっていればよい。
次に、図３（８）に示すように、応力が緩和された第２層間膜４３、圧縮応力を有する第２層間膜４２側の全面に、層間絶縁膜４４を形成する。
次に、図４（９）に示すように、リソグラフィープロセスによって、上記層間絶縁膜４４上にレジスト膜５３を形成した後、コンタクトホールパターン５４を形成する。その後、このレジスト膜５３をエッチングマスクに用いて、ドライエッチングによって、上記層間絶縁膜４４にコンタクトホール４５を形成する。図面では、複数のコンタクトホール４５が形成される。
その後、上記レジスト膜５３を除去する。この除去工程は例えば酸素プラズマを用いたアッシャープロセスにより行う。その結果、図４（１０）に示すように、ＮＭＩＳトランジスタ２１上に引張応力を有する第１層間膜４１が形成され、ＰＭＩＳトランジスタ３１上に圧縮応力を有する第２層間膜４２が形成された半導体装置１が完成する。
本発明の半導体装置の第１製造方法は、引張応力を有する第１層間膜４１と圧縮応力を有する第２層間膜４２との間に従来技術で用いられているストッパ膜を設けないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、引張応力を有する第１層間膜４１と圧縮応力を有する第２層間膜４２上に層間絶縁膜４４を形成し、その層間絶縁膜４４にコンタクトホール４５を形成した場合、配線信頼性の高いコンタクトホール４５を形成することができる。また、ＮチャネルＭＩＳ型トランジスタ２１上には引張応力を有する第１層間膜４１と圧縮応力を有する第２層間膜４２が形成されるが、その第２層間膜４２は応力が緩和されるので、実質的に引張応力を有する層間膜が形成されることになり、またＰチャネルＭＩＳ型トランジスタ３１上には圧縮応力を有する第２層間膜４２が形成されるため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。しかも、応力膜を形成する成膜工程は２層の異なる応力膜を形成するだけですむという利点がある。
本発明の半導体装置の製造方法に係る一実施例として第２実施例を、図５および図６の製造工程断面図によって説明する。図５および図６では、前記図２によって説明した半導体装置２の製造工程を示す。
図５（１）に示すように、既知のトランジスタ形成技術によって、半導体基板（例えばシリコン基板）１１に、素子分離領域１５によって分離された、ＮチャネルＭＩＳ型トランジスタ（以下、ＮＭＩＳトランジスタという）２１とＰチャネルＭＩＳ型トランジスタ（以下、ＰＭＩＳトランジスタという）３１とを形成する。
上記ＮＭＩＳトランジスタ２１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜２２を介してゲート電極２３が形成され、上記ゲート電極２３の両側にサイドウォールスペーサー２５、２６が形成されている。なお、ゲート電極２３上にはシリサイド層２４が形成されている。また、ゲート電極２３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１にＮ型領域からなるソース・ドレイン領域２７、２８が形成されている。なお、サイドウォールスペーサー２５、２６の下部がソース・ドレイン領域２７、２８よりも浅接合のＮ型領域となる、エクステンション構造としてもよい。
上記ＰＭＩＳトランジスタ３１は以下のような構成となっている。半導体基板１１上に形成したゲート絶縁膜３２を介してゲート電極３３が形成され、上記ゲート電極３３の両側にサイドウォールスペーサー３５、３６が形成されている。なお、ゲート電極３３上にはシリサイド層３４が形成されている。また、ゲート電極３３の下部の上記半導体基板１１がチャネル形成領域となるように、そのチャネル形成領域の両側の上記半導体基板１１に、Ｐ型領域からなるソース・ドレイン領域３７、３８が形成されている。なお、サイドウォールスペーサー３５、３６の下部がソース・ドレイン領域３７、３８よりも浅接合のＮ型領域となる、エクステンション構造としてもよい。
その後、熱ＣＶＤ法もしくはプラズマＣＶＤ法を用いて、圧縮応力を持つ第１層間膜６１を形成する。この圧縮応力を持つ第１層間膜６１は、例えば熱ＣＶＤ法もしくはプラズマＣＶＤ法によって、窒化シリコン（ＳｉＮ）膜で形成する。その際、第１層間膜６１の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。また、膜厚は厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールの加工が困難になるといった副作用が生じるため、例えば５０ｎｍ〜１００ｎｍが望ましい。
次に、図５（２）に示すように、リソグラフィープロセスにより、ＰＭＩＳトランジスタ３１上を被覆するレジストパターン７１を形成する。なお、下地の影響でレジスト剥がれ、倒れ等が生じる場合には、リソグラフィープロセスの前に、アッシャープロセスを行い、窒化シリコンからなる第１層間膜６１の表面を酸化しても良い。
次に、図５（３）に示すように、上記レジストパターン７１をエッチングマスクに用いてＮＭＩＳトランジスタ２１上の圧縮応力を持つ第１層間膜６１を除去する。この除去加工は、例えばドライエッチングにより行う。上記ドライエッチングの条件を決定する時には、圧縮応力を持つ第１層間膜６１のエッチング残りがＮＭＩＳトランジスタ２１のゲート電極２３の側部に形成されているサイドウォールスペーサー２５、２６周りに残り、後に形成する引張応力を持つ第２層間膜の効果を打ち消さないようにする必要がある。そのため、少なくとも上記エッチング工程の後半では等方性エッチングを選択するのが望ましい。その後、レジストパターン７１を除去する。この除去加工は例えば酸素プラズマを用いたアッシャープロセスにより行う。
次に、図５（４）に示すように、熱ＣＶＤ法やプラズマＣＶＤ法によって、上記ＮＭＩＳトランジスタ２１側の全面を被覆するように引張応力を持つ第２層間膜６２を形成する。この第２層間膜６２は、例えば引張応力を有する窒化シリコン（ＳｉＮ）膜で形成する。その際、第２層間膜６２の持つ応力は、成膜温度や成膜雰囲気の圧力等、膜の形成条件によって調整する。また、圧縮応力を持つ第１層間膜６１と同様に、膜厚が厚い方がより電流駆動能力を向上することが可能となるが、厚すぎるとコンタクトホールの加工が困難になるといった副作用が生じるため、第２層間膜６２の膜厚は、例えば５０ｎｍ〜１００ｎｍが望ましい。
次に、図５（５）に示すように、リソグラフィープロセスにより、ＮＭＩＳトランジスタ２１上を被覆するレジストパターン７２を形成する。なお、下地の影響でレジスト剥がれ、倒れ等が生じる場合には、リソグラフィープロセスの前に、酸素プラズマを用いたアッシャープロセスを行い、窒化シリコンからなる第２層間膜６２の表面を酸化しても良い。
次に、図５（６）に示すように、ＰＭＩＳトランジスタ３１上の引張応力を持つ第２層間膜６２の応力を緩和するため、上記レジストパターン７２をイオン注入マスクに用いてイオン注入を行う。イオン種としては、第２層間膜６２の応力緩和を目的としているため、原子量が大きく、また、半導体基板１１に到達した時の副作用を抑制するため、シリコン（Ｓｉ）と同族元素のイオンを選択するのが望ましい。例えばゲルマニウム（Ｇｅ）イオン、シリコン（Ｓｉ）イオン等を用いることができる。また、イオン注入条件としては、イオン種の濃度がピークとなる深さが応力緩和を行う第２層間膜６２内にあるように、注入エネルギーを調整する。また注入ドーズ量は、シリコン（Ｓｉ）をアモルファス化する程度のドーズ量を選択する。例えば１×１０-14／ｃｍ2以上が好ましい。注入エネルギーとしては、イオン種と第２層間膜６２の膜厚を考慮して決定するが、第１層間膜６１に突き抜けることがないように選択する必要がある。例えばＧｅイオンを７５ｎｍの膜厚の第２層間膜６２に注入する場合、例えば５５ｋｅＶに設定する。この結果、イオン注入された第２層間膜６３は応力が０になる、もしくは０に近くなる。少なくとも、第１層間膜６１とイオン注入された第２層間膜６３とを合わせた応力は圧縮応力になる。
次に、図５（７）に示すように、レジストパターン７２〔前記図５（６）参照〕を除去する。この除去加工は例えば酸素プラズマを用いたアッシャープロセスにより行う。以上により、ＰＭＩＳトランジスタ３１上には圧縮応力を有する第１層間膜６１と応力が緩和された第２層間膜６３とが形成され、ＮＭＩＳトランジスタ２１上には引張応力を有する第２層間膜６２が形成される。なお、応力が緩和された第２絶縁膜６３は応力が０の膜となるのが好ましいが、第１層間膜６１とその上部の応力が緩和された第２層間膜６３とを合わせて、実質的に圧縮応力を有する膜となっていればよい。
次に、図５（８）に示すように、応力が緩和された第２層間膜６３、圧縮応力を有する第２層間膜６２側の全面に、層間絶縁膜６４を形成する。
次に、図６（９）に示すように、リソグラフィープロセスによって、上記層間絶縁膜６４上にレジスト膜７３を形成した後、コンタクトホールパターン７４を形成する。その後、このレジスト膜７３をエッチングマスクに用いて、ドライエッチングによって、上記層間絶縁膜６４にコンタクトホール６５を形成する。
その後、上記レジスト膜７３を除去する。この除去工程は例えば酸素プラズマを用いたアッシャープロセスにより行う。その結果、図６（１０）に示すように、ＰＭＩＳトランジスタ３１上に圧縮応力を有する第１層間膜６１が形成され、ＮＭＩＳトランジスタ２１上に引張応力を有する第２層間膜６２が形成された半導体装置２が完成する。
本発明の半導体装置の第２製造方法は、圧縮応力を有する第１層間膜と引張応力を有する第２層間膜との間に従来技術で用いられているストッパ膜を設けないので、ストッパ膜に起因する従来技術の問題点は発生しない。このため、圧縮応力を有する第１層間膜６１と引張応力を有する第２層間膜６２上に層間絶縁膜６４を形成し、その層間絶縁膜６４にコンタクトホール６５を形成した場合、配線信頼性の高いコンタクトホール６５を形成することができる。また、ＰチャネルＭＩＳ型トランジスタ３１上には圧縮応力を有する第１層間膜６１と引張応力を有する第２層間膜６２とが形成されるが、第１層間膜６１上の第２層間膜６２の引張応力は緩和されるので、実質的に圧縮応力を有する層間膜が形成されることになる。また、ＮチャネルＭＩＳ型トランジスタ２１上には引張応力を有する第２層間膜６２が形成される。このため、各ＭＩＳ型トランジスタの電流駆動能力を向上させることができるという利点がある。しかも、応力膜を形成する成膜工程は２層の異なる応力膜を形成するだけですむという利点がある。
本発明の半導体装置に係る一実施例として第１実施例を示した概略構成断面図である。 本発明の半導体装置に係る一実施例として第２実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る一実施例として第１実施例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施例として第１実施例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施例として第２実施例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施例として第２実施例を示した製造工程断面図である。 従来技術に係る一例を示した製造工程断面である。 従来技術に係る問題点を示した図面である。 従来技術に係る問題点を示した図面である。 従来技術に係る問題点を示した図面である。
符号の説明
１１…半導体基板、２１…ＮＭＩＳトランジスタ、３１…ＰＭＩＳトランジスタ、４１…第１層間膜（引張応力膜）、４２…第２層間膜（圧縮応力膜）、４３…第２層間膜（応力緩和膜）

Claims (8)

  1. 基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを備えた半導体装置において、
    前記ＮチャネルＭＩＳ型トランジスタ上に形成された引張応力を有する第１層間膜と、
    前記第１層間膜上および前記ＰチャネルＭＩＳ型トランジスタ上に形成された圧縮応力を有する第２層間膜とを備え、
    前記第１層間膜上の前記第２層間膜は圧縮応力が緩和されている
    ことを特徴とする半導体装置。
  2. 前記第１層間膜上の前記第２層間膜はイオン注入により圧縮応力が緩和されている
    ことを特徴とする請求項１記載の半導体装置。
  3. 基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを備えた半導体装置において、
    前記ＰチャネルＭＩＳ型トランジスタ上に形成された圧縮応力を有する第１層間膜と、
    前記第１層間膜上および前記ＮチャネルＭＩＳ型トランジスタ上に形成された引張応力を有する第２層間膜とを備え、
    前記ＰチャネルＭＩＳ型トランジスタ上の前記第２層間膜は引張応力が緩和されている
    ことを特徴とする半導体装置。
  4. 前記第１層間膜上の前記第２層間膜はイオン注入により引張応力が緩和されている
    ことを特徴とする請求項３記載の半導体装置。
  5. 基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを形成した後、
    前記ＮチャネルＭＩＳ型トランジスタを被覆する引張応力を有する第１層間膜を形成する工程と、
    前記第１層間膜および前記ＰチャネルＭＩＳ型トランジスタ上を覆うように圧縮応力を有する第２層間膜を形成する工程と、
    前記第１層間膜上の前記第２層間膜の圧縮応力を緩和する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  6. 前記第１層間膜上の前記第２層間膜はイオン注入により圧縮応力が緩和される
    ことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを形成した後、
    前記ＰチャネルＭＩＳ型トランジスタを被覆する圧縮応力を有する第１層間膜を形成する工程と、
    前記第１層間膜および前記ＮチャネルＭＩＳ型トランジスタ上を覆うように引張応力を有する第２層間膜を形成する工程と、
    前記第１層間膜上の前記第２層間膜の引張応力を緩和する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  8. 前記第１層間膜上の前記第２層間膜はイオン注入により引張応力が緩和される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
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