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JP4557508B2 - 半導体装置 - Google Patents

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JP4557508B2
JP4557508B2 JP2003170335A JP2003170335A JP4557508B2 JP 4557508 B2 JP4557508 B2 JP 4557508B2 JP 2003170335 A JP2003170335 A JP 2003170335A JP 2003170335 A JP2003170335 A JP 2003170335A JP 4557508 B2 JP4557508 B2 JP 4557508B2
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Description

【0001】
【発明の属する技術分野】
本発明は、MISFETを備えた半導体装置及びその製造方法に係り、特に、キャリアの移動度を高めるための対策に関するものである。
【0002】
【従来の技術】
以前より、半導体結晶層に応力を生じさせると、結晶の格子間隔が変化するためにバンド構造が変化し、キャリア移動度が変化することがピエゾ抵抗効果として知られている。キャリア移動度が大きくなるか小さくなるかは、基板の面方向と、キャリアの移動する方向と、応力が引張応力か圧縮応力かの相違とによって異なる。例えば、{100}面を主面とするシリコン基板であるSi(100)基板内においては、キャリアの移動する方向が[011]方向のとき、キャリアが電子の場合はチャネル領域の電子が移動する方向に引張応力を生じさせるとキャリアの移動度が高まり、キャリアが正孔の場合はチャネル領域の正孔が移動する方向に圧縮応力を生じさせるとキャリアの移動度が高まり、キャリアの移動度が高められる割合は応力の大きさに比例している。
【0003】
そこで、従来より、半導体結晶層に応力を印加してキャリア移動度を高めることにより、トランジスタ等の動作速度を高速化するための提案がなされている。
たとえば、特許文献1では、外部装置を用いて半導体基板全体を曲げることにより、トランジスタの活性領域に応力を生じさせている。
【0004】
【特許文献1】
特許第1024528号(要約書)
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、半導体基板以外に外部装置が必要であるという不具合と、トランジスタ等の活性領域が設けられている半導体基板の主面側領域全体にわたって同じ方向の応力しか生じさせることができず、例えばSi(100)基板を用いた場合には、電子と正孔の両方の移動度を高めることができないという不具合とがあった。
【0006】
本発明の目的は、外部装置を用いることなく、半導体層にキャリアの移動度を高めるような応力を生じさせることにより、高速化されたPMISFET及びNMISFETを備えた半導体装置及びその製造方法を提供することにある。
【0007】
【課題を解決するための手段】
本発明の半導体装置は、MISFETが形成されている活性領域のうちチャネル領域におけるゲート長方向に応力を生じさせる内部応力膜を備えている。
【0008】
これにより、ピエゾ効果を利用して、MISFETのキャリアの移動度を高めることが可能になる。
【0009】
内部応力膜は、ソース・ドレイン領域の一方,又は双方を覆っていることができる。そして、nMISFETにおいては、内部応力膜はチャネル領域におけるゲート長方向(電子の移動方向)に実質的に平行な方向に引張応力を生じさせる膜であり、pMISFETにおいては、内部応力膜はチャネル領域におけるゲート長方向(正孔の移動方向)に実質的に平行な方向に圧縮応力を生じさせる膜である。
【0010】
内部応力膜は、ゲート電極の両側面,又は両側面及び上面を覆っていることにより、ゲート電極を介してチャネル領域の縦方向に応力を生じさせキャリアの移動度を高めることができる。
【0011】
また、内部応力膜は、ゲート電極の一部を挟む2箇所においてゲート電極の側面及び半導体基板の上面を覆っていることにより、nMISFET,pMISFETのいずれの場合にも、MISFETのゲート幅方向に実質的に平行な方向に引張応力を生じさせて、キャリアの移動を高めることができる。
【0012】
本発明の第1の半導体装置の製造方法は、半導体基板の第1の活性領域にnMISFETを、第2の活性領域にpMISFETを形成してから、nMISFET,pMISFETの各ソース・ドレイン領域を覆い,各チャネル領域におけるゲート長方向に実質的に平行な方向にそれぞれ引張応力,圧縮応力を生じさせる第1,第2の内部応力膜を形成する方法である。
【0013】
この方法により、高速動作化されたCMOSデバイスを得ることができる。
【0014】
本発明の第2の半導体装置の製造方法は、内部応力膜を先に形成して、内部応力膜に溝を形成してから、溝内にゲート絶縁膜,埋め込み型ゲート電極を形成し、その後、内部応力膜を除去する方法である。
【0015】
この方法によっても、ゲート絶縁膜に残存する応力を利用してチャネル領域にキャリアの移動度を高めるような応力を生じさせることができる。
【0016】
【発明の実施の形態】
(第1の実施形態)
図1は、第1の実施形態における半導体装置の断面図である。同図に示すように、Si(100)基板である半導体基板1の表面領域は、素子分離領域2によって複数の活性領域1a,1bに区画されている。半導体装置には、活性領域1aを含み,nMISFETを形成するためのnMISFET形成領域Rnと、活性領域1bを含み,pMISFETを形成するためのpMISFET形成領域Rpとがある。
【0017】
nMISFETは、n型低濃度不純物拡散領域,n型高濃度不純物拡散領域及びCoSi2 等のシリサイド層を含むn型ソース・ドレイン領域3a,4aと、活性領域1a上に形成されたシリコン酸化膜,シリコン酸窒化膜等からなるゲート絶縁膜5と、ゲート絶縁膜5の上に形成されたポリシリコン,アルミニウム等からなるゲート電極6aと、ゲート電極6aの側面を覆う絶縁膜からなるサイドウォール7とを有している。そして、活性領域1aのうちゲート電極6aの下方に位置する領域が、nMISFETの動作時に電子が移動する(走行する)チャネル領域1xである。
【0018】
pMISFETは、p型低濃度不純物拡散領域,p型高濃度不純物拡散領域及びCoSi2 等のシリサイド層を含むp型ソース・ドレイン領域3b,4bと、活性領域1b上に形成されたシリコン酸化膜,シリコン酸窒化膜等からなるゲート絶縁膜5と、ゲート絶縁膜5の上に形成されたポリシリコン,アルミニウム等からなるゲート電極6bと、ゲート電極6bの側面を覆う絶縁膜からなるサイドウォール7とを有している。そして、活性領域1bのうちゲート電極6bの下方に位置する領域が、pMISFETの動作時に正孔が移動する(走行する)チャネル領域1yである。
【0019】
また、nMISFETのソース・ドレイン領域3a,4a上に形成された,厚さ約20nmのシリコン窒化膜等からなる第1種内部応力膜8aと、pMISFETのソース・ドレイン領域3b,4b上に形成された,厚さ約20nmのTEOS膜等からなる第2種内部応力膜8bと、nMISFET及びpMISFETを覆い,表面が平坦化された層間絶縁膜9と、層間絶縁膜9上に形成された引き出し電極10と、層間絶縁膜9を貫通して各ソース・ドレイン領域3a,3b,4a,4bと引き出し電極10とを接続するコンタクト11とが設けられている。
【0020】
ここで、内部応力膜とは、他の部材と直接接触するか、他の部材と薄い膜を挟んで対向した状態で、それ自体の内部に応力が生じるような性質を有する膜をいう。応力には、引張応力と圧縮応力とがあり、本実施形態及び他の実施形態においては、MISFETのチャネル領域においてキャリアの移動方向(ゲート長方向)に実質的に平行な方向に引張応力を生じさせる内部応力膜を第1種内部応力膜といい、MISFETのチャネル領域においてキャリアの移動方向に実質的に平行な方向に圧縮応力を生じさせる内部応力膜を第2種内部応力膜という。
【0021】
ここで、半導体基板1は、主面が{100}面であるSi基板であり、便宜上Si(100)基板と呼ぶ。ただし、{100}面とは、(±1 0 0)面,( 0±1 0)面,( 0 0±1)面の総称であり、厳密に{100}面でなくても、10°を超えない範囲で{100}面からずれている面も実質的に{100}面というものとする。また、本実施形態においては、nMISFETの電子の移動方向及びpMISFETの正孔の移動方向(つまり,各MISFETのゲート長方向)は、いずれも[011]方向である。ただし、本実施形態において、Si(100)基板の主面上で[011]方向と記載したときは、[ 0 1 1]に等価な方向である,[ 0 1-1]方向,[ 0-1 1]方向,[ 0-1-1]方向,つまり、総称<011>方向の範囲に含まれる方向であり、厳密に[011]方向でなくても、10°を超えない範囲で<011>方向からずれている方向も実質的に[011]方向というものとする。
【0022】
本実施形態によれば、以下のような作用効果が得られる。
【0023】
nMISFETにおいて、第1種内部応力膜8aと半導体層とを、直接接触させるか薄い膜を挟んで対向させると、第1種内部応力膜8aには、自分自身を縮める力,つまり圧縮応力が生じる。その結果、第1種内部応力膜8aにより、それに隣接する半導体層を境界面に垂直な方向に伸ばすことができる。つまり、第1種内部応力膜8aは、nMISFETの活性領域1aにおけるソース領域3aとドレイン領域4aとには主面に平行な方向に圧縮応力を与える結果、ソース領域3aとドレイン領域4aとの間にある領域,つまりチャネル領域1xにはゲート長方向(nMISFETの動作時に電子が移動する方向)に引張応力を与える。そして、この引張応力により、電子がピエゾ抵抗効果を受け、電子の移動度が高められる。ここで、「実質的に平行な方向」とは、10°を越えない範囲で電子が移動する方向とずれた方向をも含む意味である。
【0024】
例えば、半導体基板1がSi(100)基板であり、電子が移動する方向が[ 0 1 1]方向であるとき、半導体層に隣接する第1種内部応力膜8aの内部応力がシリコン窒化膜の一般的な値である1.5GPaで、厚さが20nmで、ソース・ドレイン領域3a,4aのうち各第1種内部応力膜8aにそれぞれ接触している部分同士の間隔つまりチャネル領域1xの長さが0.2μmであるとき、表面から深さ10nmの位置に生じるゲート長方向の引張応力は0.3GPaとなり(J. Appl. Phys., vol.38-7, pp.2913, 1967)、このときの電子の移動度の向上率は+10%になる(Phys. Rev., vol.94, pp.42, 1954 )。これよりも大きな移動度変化を得るためには、半導体の引張応力を大きくすればよいので、第1種内部応力膜8aとして大きな内部応力を有する膜を使うか、第1種内部応力膜8aの厚さを大きくするか、ソース・ドレイン領域3a,4aのうち各第1種内部応力膜8aにそれぞれ接触している部分同士の間隔つまりチャネル領域1xの長さを短くすればよい。たとえば、第1種内部応力膜8aの膜厚を2倍、ソース・ドレイン領域3a,3bのうち各第1種内部応力膜8aにそれぞれ接触している部分同士の間隔つまりチャネル領域1xの長さを半分にすると、電子の移動度の向上率は+40%になる。別の大きな移動度を得る方法として、電子の移動する方向を[ 0 1 1]方向から[ 0 1 0]方向に変化させることにより、引張応力に対する電子の移動度の向上率が変化し、同じ引張応力で移動度の向上率が約3.5倍になる。ソース・ドレイン領域3a,4aも第1種内部応力膜8aにより圧縮応力を受けるが、低抵抗の高ドープ半導体やシリサイド膜を用いているのでピエゾ抵抗効果は小さい。また、層間絶縁膜9の内部応力がチャネル領域に与える影響は無視しうる。層間絶縁膜9が基板全面を覆っているので、層間絶縁膜9中の内部応力が打ち消しあい、活性領域1a,1bに応力を印加する機能は小さいからである。
【0025】
pMISFETにおいて、第2種内部応力膜8bと半導体層とを、直接接触させるか薄い膜を挟んで対向させると、第2種内部応力膜8bには、自分自身を伸ばす力,つまり引張応力が生じる。その結果、第2種内部応力膜8bにより、それに隣接する半導体層を境界面に垂直な方向には縮める作用が働く。つまり、第2種内部応力膜8bは、pMISFETの活性領域1bにおけるソース領域3bとドレイン領域4bとには主面に平行な方向に引張応力を与える結果、ソース領域3bとドレイン領域4bとの間にある領域,つまりチャネル領域1yにはゲート長方向(pMISFETの動作時に正孔が移動する方向)に実質的に平行な方向に圧縮応力を与える。そして、この圧縮応力により、正孔がピエゾ抵抗効果を受け、正孔の移動度が高められる。ここで、「実質的に平行な方向」とは、10°を越えない範囲で正孔が移動する方向とずれた方向をも含む意味である。
【0026】
なお、内部応力膜8a,8bに代えて、ソース・ドレイン領域3a,4a,3b,4bが形成されている半導体膜自体が内部応力を有する膜,たとえばSOI基板における最上の半導体層などであってもよい。
さらに、内部応力膜8a,8bが単層ではなく複層となっていても、全体として基板に力を与えることができればよい。
【0027】
また、本実施形態においては、Si(100)基板を用いているが、Si(110)基板を用いても、電子の移動方向を[001]方向にすれば、電子の移動度は引張応力によって高められる。一般に、どの基板の面方向であっても応力の向きに応じて、移動度が高められる電子の移動方向や正孔の移動方向がある。
【0028】
本実施形態においては、内部応力膜8a,8bは、各ソース・ドレイン領域3a,4a,3b,4bの上に存在するが、ソース・ドレイン領域3a,4aのうちの一方の領域,又はソース・ドレイン領域3a,3bのうちの一方の領域の上のみに存在する場合でも、キャリアの移動度の増大作用が得られる。ただし、移動度の向上率は半分になる。以下のすべての実施形態において、ソース・ドレイン領域のいずれか一方の領域の上にのみ内部応力膜が存在する場合、双方の領域上に内部応力膜が存在する場合に比べると、移動度の向上率は半分になるが、移動度は高められる。
【0029】
図2(a)−(c)及び図3(a)−(c)は、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【0030】
まず、図2(a)に示す工程で、Si(100)基板である半導体基板1の一部にトレンチの形成と埋め込み酸化膜の形成とを行なって、活性領域1a,1b,…を区画する素子分離領域2を形成する。その後、各活性領域1a,1bの表面の熱酸化によるゲート絶縁膜5の形成と、ゲート電極用のポリシリコン膜の堆積とを行なった後、リソグラフィを用いたパターニングと異方向性ドライエッチングによりポリシリコン膜とゲート絶縁膜5とをエッチングしてゲート電極6a,6bを形成する。各ゲート電極6a,6bのゲート長方向は、[011]方向である。次に、nMISFETのゲート電極6aをマスクとして、nMISFET形成領域Rnに低濃度のn型不純物(たとえば砒素)のイオン注入を、注入エネルギー10keV,ドーズ量1×1013/cm2 の条件で行ない、pMISFETのゲート電極6bをマスクとして、pMISFET形成領域Rpに低濃度のp型不純物(たとえばボロン)のイオン注入を、注入エネルギー2keV,ドーズ量1×1015/cm2 の条件で行なう。その後、厚さ約50nmのサイドウォール用絶縁膜を基板上に堆積してから、エッチバックにより、ゲート電極6a,6bの側面上にサイドウォール7を形成する。次に、nMISFETのゲート電極6a及びサイドウォール7をマスクとして、nMISFET形成領域Rnに高濃度のn型不純物(たとえば砒素)のイオン注入を、注入エネルギー20keV,ドーズ量1×1014/cm2 の条件で行ない、pMISFETのゲート電極6b及びサイドウォール7をマスクとして、pMISFET形成領域Rpに高濃度のp型不純物(たとえばボロン)のイオン注入を、注入エネルギー5keV,ドーズ量1×1016/cm2 の条件で行なう。その後、不純物活性化のための熱処理(RTA)を行なう。以上の処理により、nMISFET形成領域Rnには、n型低濃度不純物拡散領域及びn型高濃度不純物拡散領域からなるソース・ドレイン領域3a,4aが形成され、pMISFET形成領域Rpには、p型低濃度不純物拡散領域及びp型高濃度不純物拡散領域からなるソース・ドレイン領域3b,4bが形成される。
【0031】
次に、図2(b)に示す工程で、基板上に、シリコン窒化膜8xを表面が平坦になるように厚めに形成する。この時点では、シリコン窒化膜8xは、各MISFETのゲート電極6a,6bの上面を覆っている。その後、リソグラフィーによりシリコン窒化膜8x上にレジスト膜12を形成し、レジスト膜12をマスクとして、シリコン窒化膜8xをパターニングして、nMISFET形成領域Rnのみにシリコン窒化膜8xを残す。
【0032】
次に、図2(c)に示す工程で、レジスト膜12を除去した後、シリコン窒化膜8xをエッチバックして、シリコン窒化膜8xのうちゲート電極6a上に位置する部分を除去し、さらに厚みを薄くして、厚さ約20nmの第1種内部応力膜8aを形成する。つまり、第1種内部応力膜8aは、nMISFETのゲート電極6aの上には存在せず、ソース・ドレイン領域3a,4a上にだけ存在している。
【0033】
次に、図3(a)に示す工程で、基板上に、TEOS膜8yを表面が平坦になるように厚めに形成する。この時点では、TEOS膜8yは、各MISFETのゲート電極6a,6bの上面を覆っている。その後、リソグラフィーによりTEOS膜8y上にレジスト膜(図示せず)を形成し、レジスト膜をマスクとして、TEOS膜8yをパターニングして、pMISFET形成領域Rpの上にTEOS膜8yを残す。
【0034】
次に、図3(b)に示す工程で、レジスト膜を除去した後、TEOS膜8yをエッチバックすることにより、TEOS膜8yのうちゲート電極6a,6b上に位置する部分を除去し、さらに厚みを薄くして、第1種内部応力膜8aとほぼ同じ厚さの第2種内部応力膜8bを形成する。つまり、第2種内部応力膜8bは、pMISFETのゲート電極6b及び第1種内部応力膜8aの上には存在せず、ソース・ドレイン領域3b,4bにだけ存在している。
【0035】
以上の工程により、nMISFETのソース・ドレイン領域3a,4a上と、pMISFETのソース・ドレイン領域3b,4b上とに、互いに逆向きの応力を印加するための内部応力膜8a,8bがそれぞれ形成される。
【0036】
次に、図3(c)に示す工程で、基板上に、層間絶縁膜9を形成した後、リソグラフィー及びドライエッチングにより、層間絶縁膜9を貫通して、nMISFETのソース・ドレイン領域3a,4aと、pMISFETのソース・ドレイン領域3b,4bと、各ゲート電極6a,6bとにそれぞれ到達するコンタクトホールを形成する。その後、各コンタクトホール内に金属(たとえばタングステン)を埋め込んで、コンタクトプラグ11を形成する。さらに、層間絶縁膜9上に、アルミニウム合金膜等の金属膜を堆積した後、金属膜をパターニングしてコンタクトプラグ11に接続される引き出し電極10を形成する。これにより、各MISFETのソース・ドレイン領域3a,4a,3b,4bやゲート電極6a,6bが外部から電気的に接続可能になる。
【0037】
本実施形態の製造方法において、2種類の内部応力膜8a,8bを形成する順序はどちらが先でもよく、各内部応力膜8a,8bが素子分離領域2の上やソース・ドレイン領域3a,4a,3b,4b上で互いにオーバーラップしていてもよい。
【0038】
−第1の実施形態の変形例−
図4(a)−(c)は、第1の実施形態に係る第1〜第3の変形例を示す断面図である。
【0039】
図4(a)に示す第1の変形例に係る半導体装置は、第1の実施形態におけるサイドウォール7を省略した構造を有している。また、ソース・ドレイン領域3a,4a,3b,4bは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第1の実施形態の半導体装置と同じである。この変形例によると、内部応力膜をつける際にサイドウォールが存在しないことから、ソース・ドレイン領域3a,4aのうち各第1種内部応力膜8aにそれぞれ接触している部分同士の間隔が短くなる。よって、チャネル領域1x,1yに印加される応力が大きくなるので、第1の実施形態よりもさらに大きなキャリア移動度の向上効果が得られることになる。
【0040】
図4(b)に示す第2の変形例に係る半導体装置は、第1の実施形態におけるシリコン酸化膜からなるサイドウォール7に代えて、シリコン窒化膜からなる第1種内部応力膜8aによってnMISFETのゲート電極6aの側面を覆い、TEOS膜からなる第2種内部応力膜8bによってpMISFETのゲート電極6bの側面を覆った構造を有している。また、ソース・ドレイン領域3a,4a,3b,4bは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第1の実施形態の半導体装置と同じである。
【0041】
この変形例によると、第1の変形例の作用効果に加えて、以下の作用効果が得られる。nMISFETにおいては、第1種内部応力膜8aとゲート電極6aとがゲート電極6aのほぼ全側面で接触しているので、第1種内部応力膜8aによってゲート電極6aが下方に圧縮される。そして、ゲート電極6aが下方に圧縮されることにより、チャネル領域1xにおいて、主面に垂直な方向に圧縮応力が生じ、nMISFETの電子の移動度がさらに向上する。
【0042】
また、pMISFETにおいては、第2種内部応力膜8bとゲート電極6bとがゲート電極6bのほぼ全側面で接触しているので、第2種内部応力膜8bによってゲート電極6bが上方に引っ張られる。そして、ゲート電極6aが上方に引っ張られることにより、チャネル領域1yにおいて、主面に垂直な方向に引張応力が生じ、pMISFETの正孔の移動度がさらに向上する。
【0043】
したがって、この構造の場合、第1の変形例よりもさらに移動度の向上率が大きくなる。
【0044】
図4(c)に示す第3の変形例に係る半導体装置は、第1の実施形態におけるシリコン酸化膜からなるサイドウォール7に代えて、シリコン窒化膜からなる第1種内部応力膜8aによってnMISFETのゲート電極6aの側面及び上面を覆い、TEOS膜からなる第2種内部応力膜8bによってpMISFETのゲート電極6bの側面及び上面を覆った構造を有している。また、ソース・ドレイン領域3a,4a,3b,4bは、いずれも低濃度不純物拡散領域を有しておらず、高濃度不純物拡散領域のみを含んでいる。その他の部分の構造は、第1の実施形態の半導体装置と同じである。
【0045】
この変形例によると、第2の変形例の作用効果に加えて、以下の作用効果が得られる。nMISFETにおいては、第1種内部応力膜8aとゲート電極6aとがゲート電極6aのほぼ全側面及び上面で接触しているので、第1種内部応力膜8aによってゲート電極6aが下方に圧縮される作用がより大きくなる。そして、ゲート電極6aがより強く下方に圧縮されることにより、チャネル領域1xにおいて、主面に垂直な方向に圧縮応力が生じ、nMISFETの電子の移動度がますます向上する。
【0046】
また、pMISFETにおいては、第2種内部応力膜8bとゲート電極6bとがゲート電極6bのほぼ全側面及び上面で接触しているので、第2種内部応力膜8bによってゲート電極6bが上方に引っ張られる力がより大きくなる。そして、ゲート電極6aがより強く上方に引っ張られることにより、チャネル領域1yにおいて、主面に垂直な方向に引張応力が生じ、pMISFETの正孔の移動度がますます向上する。
【0047】
したがって、この構造の場合、第2の変形例よりもさらに移動度の向上率が大きくなる。
【0048】
上記第1〜第3の変形例では、ソース・ドレイン領域として高濃度不純物領域のみの構造となっているが、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域であっても良い。この場合、図2(a)に示すように、ゲート電極及びサイドウォールを用いて低濃度不純物領域、及び高濃度不純物領域を形成し、その後サイドウォールを除去してから図4(a)〜(c)に示すように内部応力膜を形成すれば、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域を形成することができる。
【0049】
−第1の変形例の製造方法−
図5(a)−(d)は、第1の実施形態における第1の変形例に係る半導体装置の製造工程を示す断面図である。
【0050】
まず、図5(a)に示す工程に至るまでに、第1の実施形態における図2(a)に示す工程と同じ処理を行なって、活性領域1a,1b,…を区画する素子分離領域2と、ゲート絶縁膜5と、ゲート電極6a,6bと、n型高濃度不純物拡散領域のみを含むソース・ドレイン領域3a,4aと、p型高濃度不純物拡散領域のみを含むソース・ドレイン領域3b,4bとを形成する。ここでは、ソース・ドレイン領域3a,4a,3b,4bは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、図2(a)に示す工程によって、サイドウォールをマスクにして高濃度不純物拡散領域を形成した後、サイドウォールを除去することによって、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域を形成することができる。
【0051】
次に、図5(a)に示す工程で、基板上に、シリコン窒化膜8xを表面が平坦になるように厚めに形成する。この時点では、シリコン窒化膜8xは、各MISFETのゲート電極6a,6bの上面を覆っている。その後、リソグラフィーによりシリコン窒化膜8x上にレジスト膜12を形成し、レジスト膜12をマスクとして、シリコン窒化膜8xをパターニングして、nMISFET形成領域Rnの上にシリコン窒化膜8xを残す。
【0052】
次に、図5(b)に示す工程で、レジスト膜12を除去した後、シリコン窒化膜8xをエッチバックして、シリコン窒化膜8xのうちゲート電極6a上に位置する部分を除去し、さらに厚みを薄くして、厚さ約20nmの第1種内部応力膜8aを形成する。つまり、第1種内部応力膜8aは、nMISFETのゲート電極6aの上には存在せず、ソース・ドレイン領域3a,4a上にだけ存在している。
【0053】
次に、図5(c)に示す工程で、基板上に、TEOS膜8yを表面が平坦になるように厚めに形成する。この時点では、TEOS膜8yは、各MISFETのゲート電極6a,6bの上面を覆っている。
【0054】
次に、図5(d)に示す工程で、TEOS膜8yをエッチバックして、TEOS膜8yのうち第1種内部応力膜8a上とpMISFETのゲート電極6b上とに位置する部分を除去し、さらに厚みを薄くして、第1種内部応力膜8aとほぼ同じ厚さを有する第2種内部応力膜8bを形成する。
【0055】
以上の工程により、nMISFETのソース・ドレイン領域3a,4a上と、pMISFETのソース・ドレイン領域3b,4b上とに、互いに逆向きの応力を印加するための内部応力膜8a,8bがそれぞれ形成される。
【0056】
その後の工程の図示は省略するが、図3(c)に示す工程と同様の工程により、層間絶縁膜の形成と、層間絶縁膜を貫通して、nMISFETのソース・ドレイン領域3a,4a,pMISFETのソース・ドレイン領域3b,4b,及び各ゲート電極6a,6bにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグの形成とを行なう。さらに、層間絶縁膜上に引き出し電極を形成することにより、各MISFETのソース・ドレイン領域3a,4a,3b,4bやゲート電極6a,6bが外部から電気的に接続可能になる。
【0057】
本実施形態によれば、第1種内部応力膜8a及び第2種内部応力膜8bを形成することで、図4(a)に示す構造が得られる。したがって、サイドウォールが存在しないことから、ソース・ドレイン領域3a,3bのうち各第1種内部応力膜8aにそれぞれ接触している部分同士の間隔が短くなる。よって、チャネル領域1x,1yに印加される応力が大きくなるので、第1の実施形態よりもさらに大きなキャリア移動度の向上効果が得られることになる。活性領域1aと第1種内部応力膜8aの距離が近くなるので、活性領域1aに生じる引張応力は大きくなる。
【0058】
−第3の変形例の製造方法−
図6(a)−(c)は、第1の実施形態における第3の変形例に係る半導体装置の製造工程を示す断面図である。
【0059】
まず、図6(a)に示す工程に至るまでに、第1の実施形態における図2(a)に示す工程と同じ処理を行なって、活性領域1a,1b,…を区画する素子分離領域2と、ゲート絶縁膜5と、ゲート電極6a,6bと、n型高濃度不純物拡散領域のみを含むソース・ドレイン領域3a,4aと、p型高濃度不純物拡散領域のみを含むからなるソース・ドレイン領域3b,4bとを形成する。ここでは、ソース・ドレイン領域3a,4a,3b,4bは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、図2(a)に示す工程によって、サイドウォールをマスクにして高濃度不純物拡散領域を形成した後、サイドウォールを除去する。
【0060】
次に、図6(a)に示す工程で、基板上に、ゲート電極6a,6bよりも薄い,厚さ約20nmのシリコン窒化膜を形成する。この時点では、シリコン窒化膜は、各MISFETのゲート電極6a,6bの側面から上面を覆っている。その後、リソグラフィーによりシリコン窒化膜上にレジスト膜12を形成し、レジスト膜12をマスクとして、シリコン窒化膜をパターニングして、nMISFET形成領域Rnのみに、シリコン窒化膜からなる圧縮応力膜8aを形成する。
【0061】
次に、図6(b)に示す工程で、レジスト膜12を除去した後、基板上に、ゲート電極6a,6bよりも薄い,厚さ約20nmのTEOS膜を形成する。この時点では、TEOS膜は、各MISFETのゲート電極6a,6bの側面から上面を覆い、かつ、第1種内部応力膜8aをも覆っている。次に、リソグラフィーによりTEOS膜上にレジスト膜13を形成し、レジスト膜13をマスクとして、TEOS膜をパターニングして、TEOS膜のうちpMISFETのゲート電極6b上に位置する部分を除去し、素子分離領域2上で第1種内部応力膜8aとオーバーラップする第2種内部応力膜8bを形成する。この時に、理想的には、第1種内部応力膜8aと第2種内部応力膜8bとの重なりはないほうが好ましいが、素子分離領域2上やソース・ドレイン領域上で重なっていても、距離が離れているため第2種内部応力膜8bが活性領域1aに与える応力は小さい。
【0062】
以上の工程により、nMISFETのソース・ドレイン領域3a,4a上と、pMISFETのソース・ドレイン領域3b,4b上とに、互いに逆向きの応力を印加するための内部応力膜8a,8bがそれぞれ形成される。
【0063】
次に、図6(c)に示す工程で、レジスト膜13を除去し、第1の実施形態の図3(c)に示す工程と同じ処理を行なって、層間絶縁膜9の形成と、層間絶縁膜9を貫通して、nMISFETのソース・ドレイン領域3a,4a,pMISFETのソース・ドレイン領域3b,4b,及び各ゲート電極6a,6bにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグ11の形成とを行なう。さらに、層間絶縁膜9上に引き出し電極10を形成することにより、各MISFETのソース・ドレイン領域3a,4a,3b,4bやゲート電極6a,6bが外部から電気的に接続可能になる。
【0064】
シリコン窒化膜からなる第1種内部応力膜8aによってnMISFETのゲート電極6aの側面及び上面を覆い、TEOS膜からなる第2種内部応力膜8bによってpMISFETのゲート電極6bの側面及び上面を覆った構造を有している。その他の部分の構造は、第1の実施形態の半導体装置と同じである。
【0065】
この変形例によると、以下の作用効果が得られる。nMISFETにおいては、第1種内部応力膜8aとゲート電極6aとがゲート電極6aのほぼ全側面及び上面で接触しているので、第1種内部応力膜8aによってゲート電極6aが下方に強く圧縮される。そして、ゲート電極6aが下方に圧縮されることにより、チャネル領域1xにおいて、主面に垂直な方向に圧縮応力が生じる。本実施形態では、Si(100)基板を用い、電子の移動方向が[011]であるので、この圧縮応力によって、nMISFETの電子の移動度がさらに向上する。
【0066】
また、pMISFETにおいては、第2種内部応力膜8bとゲート電極6bとがゲート電極6bのほぼ全側面及び上面で接触しているので、第2種内部応力膜8bによってゲート電極6bが上方に強く引っ張られる。そして、ゲート電極6aが上方に引っ張られることにより、チャネル領域1yにおいて、主面に垂直な方向に引張応力が生じる。本実施形態では、Si(100)基板を用い、正孔の移動方向が[011]であるので、この引張応力によって、pMISFETの正孔の移動度がさらに向上する。
【0067】
さらに、本実施形態の製造方法の場合、シリコン窒化膜から第1種内部応力膜8aを形成する工程と、TEOS膜から第2種内部応力膜8bを形成する工程とにおいて、エッチバックの代わりにパターニングを行なうので、より簡単な製造方法になる。
【0068】
(第2の実施形態)
図7(a)−(d)および図8(a)−(d)は、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【0069】
まず、図7(a)に示す工程で、半導体基板1の一部にトレンチの形成と埋め込み酸化膜の形成とを行なって、活性領域1a,1b,…を区画する素子分離領域2を形成する。
【0070】
次に、図7(b)に示す工程で、基板上に、シリコン窒化膜をゲート電極よりも厚めに形成する。この時点では、各MISFETのゲート電極は形成されていないので、シリコン窒化膜は各活性領域1a,1b及び素子分離領域2を覆っている。その後、リソグラフィーによりシリコン窒化膜の上にレジスト膜12を形成し、レジスト膜12をマスクとして、シリコン窒化膜をパターニングして、nMISFET形成領域Rnのみにシリコン窒化膜からなる第1種内部応力膜8aを形成する。
【0071】
次に、図7(c)に示す工程で、基板上に、TEOS膜をゲート電極よりも厚めに形成する。この時点においても、各MISFETのゲート電極は形成されていないので、TEOS膜は第1種内部応力膜8a,活性領域1b及び素子分離領域2を覆っている。その後、リソグラフィーによりTEOS膜上にレジスト膜13を形成し、レジスト膜13をマスクとして、TEOS膜をパターニングして、pMISFET形成領域RpにTEOS膜からなる第2種内部応力膜8bを形成する。このとき、素子分離領域2上で、第1種内部応力膜8aと第2種内部応力膜8bとがオーバーラップしている。
【0072】
次に、図7(d)に示す工程で、第1種内部応力膜8a及び第2種内部応力膜8bの上に、リソグラフィーにより、各MISFETのゲート形成領域を開口してなるレジスト膜14を形成し、レジスト膜14をマスクとして、第1種内部応力膜8a及び第2種内部応力膜8bをエッチングして、半導体基板1の上面に達する溝6x,6yを形成する。このとき、活性領域1aのうちのチャネル領域1xには、第1種内部応力膜8aによって横方向の引張応力が生じ、活性領域1bのうちのチャネル領域1yには圧縮応力が生じる。
【0073】
次に、図8(a)に示す工程で、レジスト膜14を除去した後、半導体基板1のうち溝6x,6yの底面に露出している領域の熱酸化を行なって、ゲート絶縁膜5を形成する。次に、溝6x,6y内及び第1種内部応力膜8a及び第2種内部応力膜8bの上にポリシリコン膜6をその上面がほぼ平坦になる厚さまで堆積する。
【0074】
次に、図8(b)に示す工程で、ポリシリコン膜6をエッチバックして、第1種内部応力膜8a及び第2種内部応力膜8bの上方に位置する部分を除去し、各溝6x,6y内にポリシリコン膜を埋め込んで、ゲート電極6a,6bを形成する。さらに、リソグラフィー及びイオン注入を行なって、nMISFET形成領域Rnのゲート電極8aにはn型不純物を、pMISFET形成領域Rpのゲート電極8bにはp型不純物をそれぞれドープして、各ゲート電極6a,6bを低抵抗化する。
【0075】
次に、図8(c)に示す工程で、選択的エッチングにより内部応力膜8a,8bを除去した後、リソグラフィー及び各ゲート電極6a,6bをマスクとしたイオン注入を行なって、nMISFET形成領域Rnにはn型不純物を、pMISFET形成領域Rpにはp型不純物をそれぞれ注入する。これにより、nMISFETのn型高濃度不純物拡散領域のみを含むソース・ドレイン領域3a,4aと、pMISFETのp型高濃度不純物拡散領域のみを含むソース・ドレイン領域3b,4bとを形成する。内部応力膜8a,8bによって各チャネル領域1xこm1yに与えられていた応力は、内部応力膜8a,8bを除去することにより減少する。しかし、チャネル領域1x,1yに応力が発生している状態でゲート絶縁膜6が形成されるので、ゲート絶縁膜5の直下の領域であるチャネル領域1x,1yの応力をゲート絶縁膜5が保持することになる。例えば、半導体基板1としてSi(100)基板を用い、ゲート絶縁膜5としてシリコン酸化膜を用いたとき、内部応力膜8a,8bを除去すると、シリコン酸化膜とSi(100)基板のヤング率の比が1:3なので、チャネル領域1x,1y中の応力は4分の1に減少する。引張応力や圧縮応力を大きく保つためには、ヤング率がSi(100)基板よりも大きな絶縁性材料をゲート絶縁膜5として用いればよい。ヤング率がSi(100)基板よりも大きい絶縁性材料としては、たとえばシリコン窒化膜がある。ここでは、ソース・ドレイン領域3a,4a,3b,4bは高濃度不純物拡散領域のみで形成しているが、低濃度不純物拡散領域及び高濃度不純物拡散領域からなるソース・ドレイン領域であっても良い。この場合、ゲート電極をマスクにして低濃度イオン注入により低濃度不純物領域を形成した後、ゲート電極の側面上にサイドウォールを形成し、その後サイドウォールをマスクにして高濃度イオン注入により高濃度不純物拡散領域を形成すれば良い。
【0076】
次に、図8(d)に示す工程で、第1の実施形態の図3(c)に示す工程と同様の処理を行なって、層間絶縁膜9の形成と、層間絶縁膜9を貫通して、nMISFETのソース・ドレイン領域3a,4a,pMISFETのソース・ドレイン領域3b,4b,及び各ゲート電極6a,6bにそれぞれ到達するコンタクトホールの形成と、コンタクトプラグ11の形成とを行なう。さらに、層間絶縁膜9上に引き出し電極10を形成することにより、各MISFETのソース・ドレイン領域3a,4a,3b,4bやゲート電極6a,6bが外部から電気的に接続可能になる。
【0077】
本実施形態によれば、第1の実施形態に比べて以下のような利点がある。第1の実施形態においては、チャネル領域1x,1yに応力を生じさせるときに、ゲート電極6a,6bが存在しているので、第1種内部応力膜8a及び第2種内部応力膜8bがチャネル領域1x、1yに生じさせようとする応力がゲート電極6a,6bに遮られて減少する可能性がある。それに対し、本実施形態では、図7(d)に示す工程で、溝6x,6yを形成したときには、内部応力膜8a,8bと接する部材としては、半導体基板1しかないので、チャネル領域1x,1yに生じる応力が大きくなる。
【0078】
なお、本実施形態においては、ゲート電極8a,8bとして、不純物がドープされたポリシリコン膜を用いている。しかし、ゲート電極8a,8bを形成するための膜として、ポリシリコン膜に代えて、不純物をドープしなくても導電性がある膜(たとえば,銅膜,タングステン膜,コバルト膜,ニッケル膜などの金属膜)を用いることにより、後にイオン注入する必要がなくなり、工程の簡素化を図ることができる。
【0079】
また、本実施形態においては、ソース・ドレイン領域3a,4a,3b,4bを形成するためのイオン注入を行なうために、内部応力膜8a,8bを除去している。しかし、内部応力膜8a,8bの厚さが薄ければ、不純物イオンを内部応力膜8a,8b越しに半導体基板1内に注入することができるので、内部応力膜8a,8bを除去することなく残しておくこともできる。
【0080】
また、図8(a)に示す工程では、ゲート絶縁膜を形成するために半導体基板の露出している表面部を熱酸化したが、CVD又はPVDによってゲート絶縁膜を堆積することも可能である。その場合、ゲート電極6a,6bの側面上にゲート絶縁膜用の絶縁膜(たとえばシリコン酸化膜)が残るが、この側面上の膜はサイドウォールとして残しても不具合はない。
【0081】
(第3の実施形態)
図9(a),(b)は、それぞれ順に、第3の実施形態における半導体装置中の1つのMISFETの平面図、及びIX-IX 線断面(ゲート幅方向断面)における構造を示す断面図である。本実施形態においては、MISFETのゲート幅方向,つまり半導体基板の主面に平行かつキャリアの移動方向に垂直な方向に応力を生じさせるための構造について説明する。
【0082】
図9(a),(b)に示すように、Si(100)基板である半導体基板1の活性領域17には、ゲート絶縁膜5,ゲート電極15及びソース・ドレイン領域3,4を備えているMISFETが設けられている。MISFETは、nMISFET又はpMISFETのいずれでもよい。また、ゲート電極15の両端部には、ゲート電極15の側面,端面及び上面から半導体基板1及び素子分離領域2に跨る,シリコン窒化膜からなる第1種内部応力膜16,16が設けられている。
【0083】
本実施形態においては、第1種内部応力膜16により、ソース・ドレイン領域3,4のうち第1種内部応力膜16の直下方に位置する両端部に圧縮応力が生じ、ソース・ドレイン領域3,4のうち上部に第一種内部応力膜16が存在しない領域は、ゲート幅方向に引っ張り応力が生じる。さらに、ゲート電極15も両端部が第一種内部応力膜16により圧縮されることでゲート電極15の第一種内部応力膜16が存在しない部分ではゲート幅方向に引張応力が生じる。その結果、チャネル領域17xには、引っ張り応力を受けているソース・ドレイン領域3,4による応力と引っ張り応力を受けているゲート電極15に釣られて引っ張られることによる応力が発生し、ゲート幅方向に大きな引張応力が生じる。この引張応力の方向は、半導体基板1の主面に平行な方向で、かつ、キャリアの移動する方向に直交する方向である。半導体基板1としてSi(100)基板を用い、ゲート長方向を[011]方向に設定した場合、チャネル領域17xを走行するキャリアが電子,正孔のいずれであっても(つまりnMISFET,pMISFETのいずれにおいても)、ピエゾ抵抗効果によってキャリア移動度が向上する。
【0084】
なお、図9(a),(b)に示す構造では、2つの第1種内部応力膜16,16がゲート電極15の各端部における側面及び上面を覆っているが、第1種内部応力膜16,16がゲート電極15の側面のみを覆っていても、チャネル領域17xにおけるゲート幅方向の引張応力を生じさせることができる。
【0085】
さらに、第1種内部応力膜16がゲート電極15の一方の端部のみに設けられている場合でも、チャネル領域17xにある程度の引張応力を生じさせることが可能である。
【0086】
また、この構造に加えて、ゲート電極15の両端部の下方に第1種内部応力膜が設けられていてもよい。
【0087】
【発明の効果】
以上のように、本発明は、内部応力膜により半導体基板に応力を生じさせることで、現在の半導体製造工程に親和性のある製造工程を使って、半導体基板上の任意の位置に応力を生じさせる事ができ、キャリアの移動度を高めることができる。
【図面の簡単な説明】
【図1】第1の実施形態における半導体装置の断面図である。
【図2】(a)−(c)は、第1の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図3】(a)−(c)は、第1の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図4】(a)−(c)は、第1の実施形態に係る第1〜第3の変形例を示す断面図である。
【図5】(a)−(d)は、第1の実施形態における第1の変形例に係る半導体装置の製造工程を示す断面図である。
【図6】(a)−(c)は、第1の実施形態における第3の変形例に係る半導体装置の製造工程を示す断面図である。
【図7】(a)−(d)は、第2の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図8】(a)−(d)は、第2の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図9】(a),(b)は、それぞれ順に、第3の実施形態における半導体装置中の1つのMISFETの平面図、及びIX-IX 線断面(ゲート幅方向断面)における構造を示す断面図である。
【符号の説明】
1 半導体基板
1a,1b 活性領域
1x,1y チャネル領域
2 素子分離領域
3 ソース領域
4 ドレイン領域
5 ゲート絶縁膜
6 ポリシリコン膜
6a,6b ゲート電極
6x,6y 溝
7 サイドウォール
8a 第1種内部応力膜
8b 第2種内部応力膜
8x シリコン窒化膜
8y TEOS膜
9 層間絶縁膜
10 引き出し電極
11 コンタクト
Rn nMISFET形成領域
Rp pMISFET形成領域
12 レジスト膜
13 レジスト膜
14 レジスト膜
15 ゲート電極
16 第1種内部応力膜
17 活性領域
17x チャネル領域

Claims (7)

  1. 半導体基板の活性領域にMISFETを設けてなる半導体装置であって、
    上記MISFETは、
    上記活性領域の上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜の上に設けられたゲート電極と、
    上記ゲート電極の側面上に形成されたサイドウォールと、
    上記活性領域のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、
    上記ソース・ドレイン領域の双方の領域における上記サイドウォールの側方に位置する部分の上に形成され、上記活性領域のうち上記ソース・ドレイン領域間に挟まれる領域であるチャネル領域におけるゲート長方向に実質的に平行な方向に応力を生じさせる内部応力膜とを備え、
    上記内部応力膜は、上記ゲート電極の上面上には形成されていない,半導体装置。
  2. 請求項1記載の半導体装置において、
    上記MISFETがnMISFETであり、
    上記内部応力膜は、上記チャネル領域におけるゲート長方向に実質的に平行な方向に引張応力を生じさせるものである,半導体装置。
  3. 請求項記載の半導体装置において、
    上記内部応力膜は、シリコン窒化膜からなる,半導体装置。
  4. 請求項1記載の半導体装置において、
    上記MISFETがpMISFETであり、
    上記内部応力膜は、上記チャネル領域におけるゲート長方向に実質的に平行な方向に圧縮応力を生じさせるものである,半導体装置。
  5. 請求項記載の半導体装置において、
    上記内部応力膜は、TEOS膜からなる,半導体装置。
  6. 請求項記載の半導体装置において、
    上記半導体基板は、他の活性領域を有しており、
    上記他の活性領域の上に設けられた他のゲート絶縁膜と、上記他のゲート絶縁膜の上に設けられた他のゲート電極と、上記他の活性領域のうち上記他のゲート電極の両側方に位置する領域に設けられた他のソース・ドレイン領域とを有するpMISFETと、
    上記他のソース・ドレイン領域の上に形成され、上記他の活性領域のうち上記他のソース・ドレイン領域間に挟まれる領域である他のチャネル領域におけるゲート長方向に実質的に平行な方向に圧縮応力を生じさせる他の内部応力膜とをさらに備え、
    上記他の内部応力膜は、上記他のゲート電極の上面上には形成されていない,半導体装置。
  7. 請求項1〜のうちいずれか1つに記載の半導体装置において、
    上記半導体基板の主面は実質的に{100}面であり、
    上記MISFETの上記ゲート電極のゲート長方向は、実質的に<011>方向である,半導体装置。
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