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JP2006049341A - 半導体装置およびその製造方法 - Google Patents

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JP2006049341A
JP2006049341A JP2004223664A JP2004223664A JP2006049341A JP 2006049341 A JP2006049341 A JP 2006049341A JP 2004223664 A JP2004223664 A JP 2004223664A JP 2004223664 A JP2004223664 A JP 2004223664A JP 2006049341 A JP2006049341 A JP 2006049341A
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JP
Japan
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semiconductor chip
semiconductor
semiconductor device
power mos
region
Prior art date
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JP2004223664A
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English (en)
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Masaki Shiraishi
正樹 白石
Tomoaki Uno
友彰 宇野
Nobuyoshi Matsuura
伸悌 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Priority to TW104142353A priority patent/TWI600135B/zh
Priority to TW106116570A priority patent/TWI624930B/zh
Priority to TW094115821A priority patent/TWI381514B/zh
Priority to TW104142354A priority patent/TWI591799B/zh
Priority to CNB2005100772120A priority patent/CN100521201C/zh
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Abstract

【課題】 半導体装置の電源電圧の変換効率を向上させる。
【解決手段】 ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。
【選択図】 図１０

Description

本発明は、半導体装置およびその製造技術に関し、特に、電源回路を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイド用のパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とローサイド用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイド用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイド用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
ところで、デスクトップ型のパーソナルコンピュータ、サーバおよびゲーム機等の電源回路に用いられる非絶縁型のＤＣ−ＤＣコンバータは、駆動するＣＰＵ（Central Processing Unit）等の大電流化やチョークコイルおよび入力・出力容量等のような受動部品の小型化の要求に伴い、大電流化および高周波化する傾向にある。しかし、大電流化および高周波化が進むと、ハイサイド用のパワーＭＯＳ・ＦＥＴおよびローサイド用のパワーＭＯＳ・ＦＥＴが共にオフする期間（デットタイム期間）中のローサイド用のパワーＭＯＳ・ＦＥＴに寄生するボディーダイオードにおける導通損失およびリカバリー損失が大きくなる。そこで、ローサイド用のパワーＭＯＳ・ＦＥＴに並列にショットキーバリアダイオード（Schottky Barrier Diode：以下、ＳＢＤと略す）を接続し、デットタイム期間中に、ボディーダイオードではなく、ＳＢＤに電流を流すことで、ダイオードの導通損失およびリカバリー損失を低減する手法が取られている。
ＤＣ−ＤＣコンバータについては、例えば特開平１０−１５０１４０号公報に記載があり、ＭＯＳ・ＦＥＴと、そのＭＯＳ・ＦＥＴに並列に接続されるＳＢＤとを別々の半導体ダイに形成し、その各々の半導体ダイを同一パッケージに内包する構成が開示されている（特許文献１参照）。
また、例えば特開２００３−１２４４３６号公報には、ＤＣ−ＤＣコンバータを構成するハイ側のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ロー側のパワーＭＯＳ・ＦＥＴおよびそれに並列に接続されるＳＢＤが形成された半導体チップとを同一パッケージ内に内包する構成が開示されている（特許文献２参照）。
さらに、例えば特開平９−１０２６０２号公報には、ロー側のＭＯＳ・ＦＥＴおよびそれに並列に接続されるＳＢＤが形成された半導体チップにおいて、ＳＢＤをロー側のＭＯＳ・ＦＥＴのアクティブセル内に形成する構成が開示されている（特許文献３参照）。
特開平１０−１５０１４０号公報 特開２００３−１２４４３６号公報 特開平９−１０２６０２号公報
ところが、ローサイドのパワーＭＯＳ・ＦＥＴとＳＢＤとを別々の半導体チップに形成する上記特許文献１の技術では、ローサイドのパワーＭＯＳ・ＦＥＴとＳＢＤとを接続する配線のインダクタンスの影響によりデットタイム期間中のＳＢＤへの転流が小さくなる結果、ボディダイオードよりも順方向電圧が低いＳＢＤを接続したにもかかわらず、ダイオードの導通損失やリカバリー損失を低減する上で充分な効果が得られないという問題がある。
また、ローサイドのパワーＭＯＳ・ＦＥＴのゲート抵抗は、ハイサイドのパワーＭＯＳ・ＦＥＴのゲート抵抗ほど重視されていないのが現状であるが、上記のように大電流および高周波化に伴い、ローサイドのパワーＭＯＳ・ＦＥＴのゲート抵抗がある値以上になると急激にセルフターンオン現象が顕著になり、損失が著しく増大する問題があることを本発明者が初めて見出した。セルフターンオン現象は、ローサイドのパワーＭＯＳ・ＦＥＴをオフ、ハイサイド用のパワーＭＯＳ・ＦＥＴをオンにした時に、ローサイドのパワーＭＯＳ・ＦＥＴとハイサイドのパワーＭＯＳ・ＦＥＴとを結ぶ配線の電位が上昇し、ローサイドのパワーＭＯＳ・ＦＥＴのドレイン−ゲート間の容量と、ソース−ゲート間の容量との比に応じてローサイドのパワーＭＯＳ・ＦＥＴのゲート電圧が上昇する結果、ローサイドのパワーＭＯＳ・ＦＥＴが意に反してオンしてしまう誤動作である。そこで、本発明者らの検討によれば、ローサイドのパワーＭＯＳ・ＦＥＴのゲート抵抗を下げるために半導体チップの主面のアクティブセル領域にも複数のメタル配線（ゲートフィンガ）を引き延ばし配置することが好ましいとされている。上記特許文献２においては、ロー側のパワーＭＯＳ・ＦＥＴと、それに並列に接続されるＳＢＤとを同一の半導体チップに形成することについては開示されているが、大電流化および高周波化に伴うセルフターンオン現象の多発化とこれに起因する損失増大の問題やその対策のゲートフィンガの構成、さらにはＳＢＤ領域、パワーＭＯＳ・ＦＥＴ領域およびゲートフィンガの好ましい配置について何ら開示されていない。
さらに、上記特許文献３では、ＳＢＤをロー側のＭＯＳ・ＦＥＴのアクティブセル内に形成することが開示されているが、ロー側のパワーＭＯＳ・ＦＥＴのチャネル層とショットーメタルとのオーミックコンタクトについて何ら開示がないので、そのオーミックコンタクトの形成手段についても何ら記載されていない。また、ＳＢＤのショットキー接触部でリーク電流が増大する問題についても開示がないので、そのリーク電流の低減手段についても何ら記載されていない。
本発明の目的は、半導体装置の電源電圧の変換効率を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、電界効果トランジスタとＳＢＤとを有する半導体チップにおいて、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域が、前記ＳＢＤの配置領域を挟むように配置されており、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記ＳＢＤの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されているものである。
また、本発明は、第１電位の供給用の第１電源端子と、前記第１電位よりも低い第２電位の供給用の第２電源端子と、前記第１、第２電源端子の間に直列に接続された第１、第２電界効果トランジスタと、これら第１、第２電界効果トランジスタの入力と電気的に接続され、その第１、第２電界効果トランジスタの動作を制御する制御回路と、前記第１、第２電界効果トランジスタを結ぶ配線に接続された出力配線部と、前記出力配線部と前記第２電源端子との間に、前記第２電界効果トランジスタに並列に接続されたＳＢＤとを備え、前記第２電界効果トランジスタおよび前記ＳＢＤは同一の半導体チップに形成されており、前記半導体チップには、前記第２電界効果トランジスタを形成する複数のトランジスタセルの形成領域が前記ＳＢＤの配置領域を挟むように配置され、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記ＳＢＤの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されているものである。
また、本発明は、第１電位の供給用の第１電源端子と、前記第１電位よりも低い第２電位の供給用の第２電源端子と、前記第１、第２電源端子の間に直列に接続された第１、第２電界効果トランジスタと、これら第１、第２電界効果トランジスタの入力と電気的に接続され、その第１、第２電界効果トランジスタの動作を制御する制御回路と、前記第１、第２電界効果トランジスタを結ぶ配線に接続された出力配線部と、前記出力配線部と前記第２電源端子との間に、前記第２電界効果トランジスタに並列に接続されたＳＢＤとを備え、前記第１電界効果トランジスタは第１の半導体チップに形成され、前記第２電界効果トランジスタおよび前記ＳＢＤは同一の第２の半導体チップに形成され、前記制御回路は第３の半導体チップに形成されており、前記第２の半導体チップには、前記第２電界効果トランジスタを形成する複数のトランジスタセルの形成領域が前記ＳＢＤの配置領域を挟むように配置され、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記ＳＢＤの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されており、前記第１、第２および第３の半導体チップが同一の封止体に封止されているものである。
また、本発明は、電界効果トランジスタとＳＢＤとを有する半導体チップにおいて、前記ＳＢＤが前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域に形成されており、前記ＳＢＤを形成するメタルと前記半導体チップを形成する半導体基板との接触部に、前記半導体基板の不純物濃度よりも低い半導体領域が形成されているものである。
また、本発明は、電界効果トランジスタとＳＢＤとを有する半導体チップにおいて、前記ＳＢＤが前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域に形成されており、前記ＳＢＤを形成するメタルと前記複数のトランジスタセルの各々のチャネル層との接触部に前記チャネル層の不純物濃度よりも高い第１半導体領域が形成されており、前記ＳＢＤを形成するメタルと前記半導体チップを形成する半導体基板との接触部に、前記半導体基板の不純物濃度よりも低い第２半導体領域が形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記電界効果トランジスタと前記メタルゲート配線とを有する半導体チップ内に前記ＳＢＤを良好に形成することができるので、前記電界効果トランジスタと前記ＳＢＤとを接続する配線のインダクタンスを低減できる。このため、半導体装置の電源電圧の変換効率を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態では電界効果トランジスタを代表するＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる非絶縁型ＤＣ−ＤＣコンバータである。図１は、その非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。非絶縁型ＤＣ−ＤＣコンバータ1は、制御回路２、ドライバ回路（第１、第２制御回路）３ａ，３ｂ、パワーＭＯＳ（第１、第２電界効果トランジスタ）Ｑ１，Ｑ２、ＳＢＤ（Schottky Barrier Diode）Ｄ１、コイルＬ１およびコンデンサＣ１等のような素子を有している。
制御回路２は、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路等のようなパワーＭＯＳＱ１，Ｑ２の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２は、パワーＭＯＳＱ１，Ｑ２とは別にパッケージングされている。この制御回路２の出力（制御信号用の端子）は、ドライバ回路３ａ，３ｂの入力に電気的に接続されている。ドライバ回路３ａ，３ｂの出力は、それぞれパワーＭＯＳＱ１、Ｑ２のゲートに電気的に接続されている。ドライバ回路３ａ，３ｂは、制御回路２から供給された制御信号によって、それぞれパワーＭＯＳＱ１，Ｑ２のゲートの電位を制御し、パワーＭＯＳＱ１，Ｑ２の動作を制御する回路である。ドライバ回路３ａ，３ｂは、例えばＣＭＯＳインバータ回路によって形成されている。ドライバ回路３ａの回路図の一例を図２に示す。ドライバ回路３ａは、ｐチャネル型のパワーＭＯＳＱ３とｎチャネル型のパワーＭＯＳＱ４とが直列に相補接続された回路構成を有している。ドライバ回路３ａは、制御用の入力信号ＩＮ１に基づいて制御され、パワーＭＯＳＱ１を介して、出力信号ＯＵＴ１のレベルを制御している。なお、符合のＧはゲート、Ｄはドレイン、Ｓはソースを示している。また、ドライバ回路３ｂの動作はドライバ回路３ａとほぼ同じなので説明を省略する。
図１に示した上記パワーＭＯＳＱ１，Ｑ２は、入力用電源電位（第１電源電位）Ｖｉｎ供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２電源電位）ＧＮＤ供給用の端子（第２電源端子）との間に直列に接続されている。すなわち、パワーＭＯＳＱ１は、そのソース・ドレイン経路が、端子ＥＴ１と出力ノード（出力端子）Ｎ１との間に直列に接続されるように設けられ、パワーＭＯＳＱ２は、そのソース・ドレイン経路が出力ノードＮ１と接地電位ＧＮＤ供給用の端子との間に直列に接続されるように設けられている。入力電源電位Ｖｉｎは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（パワーＭＯＳＱ１，Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
パワーＭＯＳＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＯＳＱ１は、そのチャネルが半導体チップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーＭＯＳＱ１では、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなるにつれスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルが半導体チップの主面（半導体チップの厚さ方向に対して交差する面）に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量（ゲート寄生容量）を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗（オン抵抗）を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約２．５倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＯＳＱ２は、パワーＭＯＳＱ１と同様にチャネルが半導体チップの厚さ方向に沿って形成される縦型のパワーＭＯＳにより形成されている。これは、例えば次の理由からである。図３は、非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートの一例を示している。Ｔｏｎはハイサイドスイッチ用のパワーＭＯＳＱ１のオン時のパルス幅、Ｔはパルス周期を示している。この図３に示すように、ローサイド用のパワーＭＯＳＱ２は、そのオン時間（電圧をかけている間の時間）が、ハイサイドスイッチ用のパワーＭＯＳＱ１のオン時間よりも長い。このため、パワーＭＯＳＱ２では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーＭＯＳＱ２を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。
図１の非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する上記出力ノードＮ１が設けられている。出力ノードＮ１は、出力配線を介してコイルＬ１と電気的に接続され、さらに出力配線を介して負荷回路４と電気的に接続されている。この出力ノードＮ１とコイルＬ１とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記ＳＢＤＤ１がパワーＭＯＳＱ２と並列になるように電気的に接続されている。このＳＢＤＤ１は、パワーＭＯＳＱ２の寄生ダイオードＤｐよりも順方向電圧Ｖｆが低いダイオードである。ＳＢＤＤ１のアノードは基準電位ＧＮＤ供給用の端子と電気的に接続され、カソードは、出力ノードＮ１とパワーＭＯＳＱ２のドレインとを結ぶ出力配線に電気的に接続されている。このようにＳＢＤＤ１を接続することにより、パワーＭＯＳＱ２をオフにした時のデットタイムの電圧降下を小さくし、ダイオードの導通損失の低減ができ、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失の低減ができるような構成とされている。
上記コイルＬ１と負荷回路４とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記コンデンサＣ１が電気的に接続されている。負荷回路４は、上記電子機器のＣＰＵ（Central Processing Unit）またはＤＳＰ(Digital Signal Processor)等を例示できる。また、図１の端子ＥＴ２，ＥＴ３は、それぞれドライバ回路３ａ，３ｂへの電源電圧供給用の端子である。
このような回路では、パワーＭＯＳＱ１，Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１がオンの時、パワーＭＯＳＱ１のドレインに電気的に接続された端子ＥＴ１からパワーＭＯＳＱ１を通じて出力ノードＮ１に電流（第１電流）Ｉ１が流れ、ハイサイドスイッチ用のパワーＭＯＳＱ１がオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイドスイッチ用のパワーＭＯＳＱ２をオンすることで、電圧降下を少なくすることができる。上記電流Ｉ１は、例えば２０Ａ程度の大電流である。
ところで、図４は、ローサイドのパワーＭＯＳＱ２とＳＢＤＤ１とを別々の半導体チップに形成した場合の非絶縁型ＤＣ−ＤＣコンバータ５０Ａの構成の一例を示している。この非絶縁型ＤＣ−ＤＣコンバータ５０Ａでは、ハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２、ドライバ回路３ａ，３ｂおよびショットキーバリアダイオードＤ１がそれぞれ別々の半導体チップ５ａ〜５ｄに形成されている。しかし、このような構成では、以下の問題があることを本発明者は見出した。
第１の問題は、ＳＢＤＤ１を別チップにしたことにより、ＳＢＤＤ１のカソードと非絶縁型ＤＣ−ＤＣコンバータ５０Ａの出力配線とを電気的に接続する配線の経路やＳＢＤＤ１のアノードと接地用の配線とを電気的に接続する配線の経路が長くなり、それらの配線に寄生する寄生インダクタンスＬｋ，Ｌａが増大し、非絶縁型ＤＣ−ＤＣコンバータ５０Ａのデットタイム（両パワーＭＯＳＱ１，Ｑ２がターンオフした期間）中における負荷電流の転流が上記寄生インダクタンスＬｋ，Ｌａにより阻害されＳＢＤＤ１に流れ難くなり、パワーＭＯＳＱ２の寄生ダイオードＤｐに流れてしまう結果、ボディダイオードＤｐよりも順方向電圧が低いＳＢＤＤ１を接続したにもかかわらず、ダイオード導通損失の低減および逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失の低減の上で充分な効果が得られず、ＳＢＤＤ１による電圧変換効率の向上効果が阻害されるという問題である。近年、非絶縁型ＤＣ−ＤＣコンバータでは、負荷回路４の駆動電流の増大に伴い非絶縁型ＤＣ−ＤＣコンバータに必要とされる駆動電流が増大している上、定電圧を安定的に供給する観点や、コイルＬ１およびコンデンサＣ１を小型化（素子個数を低減させて全体的な寸法を縮小）する観点から非絶縁型ＤＣ−ＤＣコンバータの動作周波数も高くなってきているので、上記配線のインダクタンスＬｋ，Ｌａに起因する問題は益々顕著な問題となる。
第２の問題は、上記ＳＢＤＤ１への負荷電流の転流が配線の寄生インダクタンスＬｋ，Ｌａにより阻害されることに起因して、ドライバ回路３ａ，３ｂが形成されたドライバチップ（半導体チップ５ｃ）で生じる問題である。この問題を図５および図６により説明する。図５はドライバ回路３，３ｂとその出力段とを含む非絶縁型ＤＣ−ＤＣコンバータの回路の説明図、図６はドライバ回路３ａが形成された半導体チップ５ｃの寄生素子の動作の説明図をそれぞれ示している。図５の端子ＥＴ４は上記基準電位ＧＮＤ供給用の端子であり、端ＥＴ５は非絶縁型ＤＣ−ＤＣコンバータ１の出力端子である。端子ＥＴ６（ＢＯＯＴ）はハイサイドスイッチ用のパワーＭＯＳＱ１のゲートを制御するための、ブートストラップ回路用の端子であり、パワーＭＯＳＱ１のソースの電位が基準電位ＧＮＤに対して高い値（浮いている）なので、その電圧に対して端子ＥＴ６から電圧を供給している。符号のＵＶＬは、端子ＥＴ５と端子ＥＴ６との間の電圧が、ある一定の基準電圧に達していない場合に、異常状態と判断し、非絶縁型ＤＣ−ＤＣコンバータ１の出力の発生を自動的に停止する機能を持つ保護回路である。また、符号のＧＨは、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲートを示している。また、図６の半導体基板ＳＵＢは、上記半導体チップ５ｃの基板部であり、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＮＩＳＯは、ｎ型の半導体領域、ＰＷはｐ型の半導体領域（ｐウエル）、ＣＨＮはｐチャネル型のパワーＭＯＳＱ３のチャネルが形成されるｎ型の半導体領域、ＣＨＰはｎチャネル型のパワーＭＯＳＱ４のチャネルが形成されるｐ型の半導体領域、ＰＲ１はｐチャネル型のパワーＭＯＳＱ３のソース・ドレイン用のｐ+型の半導体領域、ＮＲ１はｎチャネル型のパワーＭＯＳＱ４のソース・ドレイン用のｎ+型の半導体領域をそれぞれ示している。
このような構成では、両パワーＭＯＳＱ１，Ｑ２のデットタイム時に、負荷電流はＳＢＤＤ１を通じて供給される。しかし、重負荷時に、上記のように配線の寄生インダクタンスＬｋ，Ｌａに起因してＳＢＤＤ１に流れる負荷電流が小さくなり、ローサイドスイッチ用のパワーＭＯＳＱ２の寄生ダイオード（ボディダイオード）Ｄｐにも負荷電流が流れると、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの出力側の端子ＥＴ５（ＶＳＷＨ）の電位が寄生ダイオードＤｐの順方向電圧Ｖｆ分だけ負電位に落ち、パワーＭＯＳＱ１に電気的に接続されているドライバチップ（制御用ＩＣ）の出力も負電位になる結果、半導体チップ５ｃ内で寄生のｎｐｎ型のバイポーラトランジスタＱｐがオンしてしまい、ドライバチップの消費電流が増加する問題がある。さらに、端子ＥＴ６（ＢＯＯＴ）から電荷を引き抜く量が大きくなり、端子ＥＴ５と端子ＥＴ６との間の電位が規定の電位値より低くなると、上記保護回路ＵＶＬが自動的に動作し、パワーＭＯＳＱ１の動作を意に反して停止させるという誤動作が生じる問題がある。
第３の問題は、ショットキーバリアダイオードＤ１が別パッケージなのでシステムが大形化する問題である。特に１つの負荷回路４に複数の非絶縁型ＤＣ−ＤＣコンバータが電気的に接続されることで全体的なシステムが構築される場合、個々の非絶縁型ＤＣ−ＤＣコンバータに別パッケージでショットキーバリアダイオードＤ１が接続されると、全体的なシステムの小型化が阻害されてしまう問題がある。
そこで、本実施の形態１では後述するようにパワーＭＯＳＱ２とＳＢＤＤ１とを同一の半導体チップ内に形成する。これにより、パワーＭＯＳＱ２とＳＢＤ１とを接続する配線に寄生する寄生インダクタンスＬａ，Ｌｋを大幅に低減することができるので、デットタイム期間中に、ボディーダイオードＤｐよりもＳＢＤＤ１に電流が流れるようにすることができる。すなわち、ＳＢＤＤ１の機能を充分に発揮させることができる。したがって、ダイオードの導通損失およびリカバリー損失を低減することができるので、非絶縁型ＤＣ−ＤＣコンバータ１の電源電圧の変換効率を向上させることができる。また、ＳＢＤＤ１の効果を充分に発揮できるので、ドライバ回路３ａ，３ｂが形成された半導体チップ５ｃ内で寄生のｎｐｎ型のバイポーラトランジスタＱｐがオンしてしまうのを抑制または防止でき、半導体チップ５ｃ内の回路の消費電流の増大を抑制または防止できる。さらに、上記図５に示した端子ＥＴ６からの電荷の引き抜きを抑えることができるので、端子ＥＴ５と端子ＥＴ６との間の電位が規定の電位値より低くなってしまうのを抑制または防止できる。このため、保護回路ＵＶＬの動作によるパワーＭＯＳＱ１の停止動作（誤動作）を抑制または防止できるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作信頼性を向上させることができる。しかも、ＳＢＤＤ１がパワーＭＯＳＱ２が形成された半導体チップ５ｂに形成されているのでシステムを小型化することができる。
次に、図７は、本発明者が検討したローサイドスイッチ用のパワーＭＯＳＱ２が形成された現状の半導体チップ５１の全体平面図の一例を示している。なお、図７のＸは第１方向、Ｙは第１方向Ｘに直交する第２方向を示している。
この半導体チップ５１の主面上には、半導体チップ５１の外周に沿ってゲートフィンガ６ａが形成されている。また、半導体チップ５１の１つの角部近傍には、パワーＭＯＳＱ２のゲート電極用の幅広のボンディングパッド（以下、単にパッドという）６ＢＰが、上記ゲートフィンガ６ａと一体的に形成されている。半導体チップ５１の主面上の中央にはゲートフィンガは配置されておらず、パワーＭＯＳＱ２のソース電極およびＳＢＤＤ１のアノード電極用のパッドＢＰ50が配置されている。さらに、半導体チップ５１の長手方向（第１方向Ｘ）中央には、上記ＳＢＤＤ１の形成領域ＳＤＲが半導体チップ５１の短方向（第２方向Ｙ）の端辺から反対側の端辺に延在するように配置されている。このＳＢＤＤ１の配置領域ＤＲの左右両側にパワーＭＯＳＱ２の複数の単位トランジスタセルが配置されている。
しかし、このようにゲートフィンガ６ａが半導体チップ５１の主面外周にしかない構造では、パワーＭＯＳＱ２のゲート抵抗を低減できずスイッチング速度が遅くなる。特にこのような構成を非絶縁型ＤＣ−ＤＣコンバータ１のローサイドのパワーＭＯＳＱ２に適用した場合、ローサイドのパワーＭＯＳＱ２のゲート抵抗がある値以上になると急激にセルフターンオン現象が顕著になり損失が著しく増大するという問題があることを本発明者が初めて見出した。セルフターンオン現象は、ローサイドのパワーＭＯＳＱ２をオフ、ハイサイド用のパワーＭＯＳＱ１をオンにした時に、ローサイドのパワーＭＯＳＱ２とハイサイドのパワーＭＯＳＱ１とを結ぶ配線の電位が上昇し、ローサイドのパワーＭＯＳＱ２のドレイン−ゲート間の容量と、ソース−ゲート間の容量との比に応じてローサイドのパワーＭＯＳＱ２のゲート電圧が上昇する結果、ローサイドのパワーＭＯＳＱ２が意に反してオンしてしまう誤動作である。図８は、例えば入力用電源電位Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝１．３Ｖ、出力電流Ｉｏｕｔ＝２５Ａ、動作周波数ｆ＝１ＭＨｚの条件でのローサイドのパワーＭＯＳＱ２のゲート抵抗と損失との依存性の計算結果の概略を示している。図８のグラフの横軸の抵抗（ローサイドのパワーＭＯＳＱ２のゲート抵抗＋ドライバ回路３ｂの出力段の抵抗）が、２．４Ωを超えるあたりから、セルフターンオン現象が起こり初め、損失が増大することが分かる。現状は、非絶縁型ＤＣ−ＤＣコンバータ１の電流値も小さく周波数も低いためセルフターンオン現象による損失増大の影響が小さく、ローサイドのパワーＭＯＳＱ２のゲート抵抗は、ハイサイドのパワーＭＯＳＱ１のゲート抵抗ほど重視されていないが、上記のように非絶縁型ＤＣ−ＤＣコンバータ１の大電流および高周波化に伴い、セルフターンオン現象による損失増大が問題となる。
そこで、本実施の形態１では、ローサイドのパワーＭＯＳＱ２のゲート抵抗を下げるために半導体チップ５ｂの主面のアクティブセル領域にも複数のゲートフィンガ（メタルゲート配線）が配置されている。これにより、セルフターンオン現象を抑制できる。このため、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減できる。また、非絶縁型ＤＣ−ＤＣコンバータ１の大電流および高周波化にも対応できる。
次に、本実施の形態１のローサイドのパワーＭＯＳＱ２およびＳＢＤＤ１が形成された半導体チップ５ｂの具体例を図９〜図１７に示す。
図９は半導体チップ５ｂの全体平面図を示している。なお、図９は平面図であるが図面を見易くするためにゲートフィンガ６ａ，６ｂおよびパッドＢＰ１にハッチングを付す。
半導体チップ５ｂの平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。この半導体チップ５ｂの主面の第２方向Ｙの中央には、上記ＳＢＤＤ１の形成領域ＳＤＲが第１方向Ｘの端辺から反対側端辺に延在するように配置されている。このＳＢＤＤ１の形成領域ＳＤＲの第２方向Ｙにおける上下には、上記パワーＭＯＳＱ２を形成する複数の単位トランジスタセル群の形成領域が上記ＳＢＤＤ１の形成領域ＳＤＲを挟むように配置されている。見方を変えると、半導体チップ５ｂの主面のパワーＭＯＳＱ２の複数の単位トランジスタセル群の形成領域が、上記ＳＢＤＤ１の形成領域ＳＤＲの配置により、上下にほぼ均等に２分割されている。
このように、本実施の形態１では、ＳＢＤＤ１の上下両側にパワーＭＯＳＱ２の複数の単位トランジスタセルを配置（特に半導体チップ５ｂの主面のパワーＭＯＳＱ２の複数の単位トランジスタセルの形成領域を上記ＳＢＤＤ１の形成領域ＳＤＲでほぼ均等に２分割）したことにより、ＳＢＤＤ１から最も遠いパワーＭＯＳＱ２の単位トランジスタセルまでの距離を、ＳＢＤＤ１の形成領域ＳＤＲを一方の辺に偏らせて配置する場合のそれよりも短くすることができる。そして、その分割の際に、図７に示したように長手方向（第１方向Ｘ）で２分割するのではなく、短方向（第２方向Ｙ）で２分割することにより、ＳＢＤＤ１から最も遠いパワーＭＯＳＱ２の単位トランジスタセルまでの距離を図７の場合のそれよりも短くできる。また、ＳＢＤＤ１の形成領域ＳＤＲを半導体チップ５ｂの長手方向（第１方向Ｘ）に沿って延在させることにより、ＳＢＤＤ１に近接するパワーＭＯＳＱ２の単位トランジスタの数を、図７の場合のそれよりも増やすことができる。これにより、ＳＢＤＤ１の機能を半導体チップ５ｂ内のパワーＭＯＳＱ２の複数の単位トランジスタセルの全体に渡ってより効果的に発揮させることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減できる。
この半導体チップ５ｂの主面には、ゲートフィンガ（第１メタルゲート配線）６ａおよびパッド（メタルゲート端子）６ＢＰが図７と同様に配置されている。ここで異なるのは、パワーＭＯＳＱ２の複数の単位トランジスタセル群の形成領域上にも複数のゲートフィンガ（第２メタルゲート配線）６ｂが配置されていることである。各ゲートフィンガ６ｂは、外周のゲートフィンガ６ａと一体的に形成されており、上記ＳＢＤＤ１の形成領域ＳＤＲを挟み込むように、半導体チップ５ｂの長辺側のゲートフィンガ６ａの複数箇所から半導体チップ５ｂの第２方向Ｙの中央のＳＢＤＤ１の形成領域ＳＤＲに近接する位置までに延びている。このようにゲートフィンガ６ｂをパワーＭＯＳＱ２の複数の単位トランジスタセル群の形成領域上にも配置したことにより、パワーＭＯＳＱ２のゲート抵抗を低減でき、セルフターンオン現象を抑制できるので、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減でき、また、非絶縁型ＤＣ−ＤＣコンバータ１の大電流および高周波化にも対応できる。しかも本実施の形態１の場合は、上記のようにＳＢＤＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向（第２方向Ｙ）の中央に配置したことにより、ゲートフィンガ６ｂの長さを、ＳＢＤＤ１の形成領域ＳＤＲを一方の辺に偏らせて配置する場合のそれよりも短くすることができる。すなわち、パワーＭＯＳＱ２のゲート抵抗を、ＳＢＤＤ１の形成領域ＳＤＲを一方の辺に偏らせて配置する場合のそれよりも低減できる。そして、以上の理由から上記位置にＳＢＤＤ１の形成領域ＳＤＲを配置することにより、パワーＭＯＳＱ２のゲート抵抗の低減効果を阻害することなく、パワーＭＯＳＱ２が形成された半導体チップ５ｂにＳＢＤＤ１を形成することができる。
半導体チップ５ｂの主面上において、ゲートフィンガ６ａ，６ｂに囲まれた領域には、パッドＢＰ１が平面櫛歯状に形成されている。ここでは、パッドＢＰ１の歯状の部分が、上下（第２方向）両方に形成されている場合が例示されている。このパッドＢＰ１は、パワーＭＯＳＱ２のソース電極と、ＳＢＤＤ１のアノード電極との共通電極となっている。ゲートフィンガ６ａ，６ｂおよびパッド６ＢＰとパッドＢＰ１とは、同一のメタルをエッチングによりパターニングすることで形成されているが、互いに絶縁されている。
次に、図１０は図９にボンディングワイヤ（以下、単にワイヤという）ＷＡおよび外部電極（端子）７Ｅを配置した様子を示す半導体チップ５ｂの全体平面図を示している。なお、図１０も平面図であるが図面を見易くするためにゲートフィンガ６ａ，６ｂおよびパッドＢＰ１にハッチングを付す。
ここでは、半導体チップ５ｂの一方の短辺と長辺とに沿うように平面Ｌ字状の外部電極７Ｅが配置されている場合が例示されている。この外部電極７Ｅは、複数本のワイヤＷＡを通じて上記ソースおよびアノード用のパッドＢＰ１と電気的に接続されている。ワイヤＷＡは、例えば金（Ａｕ）からなるメタル細線である。本実施の形態１では、上記のようにＳＢＤＤ１を半導体チップ５ｂの短方向（第２方向Ｙ）の中央に配置することにより、ＳＢＤＤ１と外部電極７Ｅとの距離がそれほど遠くならないようにできる。これにより、ＳＢＤ１のアノード側の寄生インダクタンスＬａを増加させることもない。また、上記のようにＳＢＤＤ１を半導体チップ５ｂの短方向（第２方向Ｙ）の中央に配置することにより、パワーＭＯＳＱ２と外部電極７Ｅとの距離もそれほど遠くならないようにできる。これにより、パワーＭＯＳＱ２のソース側の寄生インダクタンスおよびインピーダンスを増加させることもないので、パワーＭＯＳＱ２での損失増加も抑制できる。また、ＳＢＤＤ１を半導体チップ５ｂの長手方向（第１方向Ｘ）に沿って延在させたことにより、ＳＢＤＤ１およびパワーＭＯＳＱ２に対するワイヤＷＡの本数をできる限り多く配置できる。これにより、ＳＢＤ１のアノードおよびパワーＭＯＳＱ２のソースの寄生インダクタンスおよびインピーダンスを低減できる。以上のことから、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減できる。
次に、図１１は図９の領域Ａの拡大平面図、図１２は図１１のＹ１−Ｙ１線の断面図、図１３は図１１のＹ２−Ｙ２線の断面図、図１４はＳＢＤＤ１の要部拡大断面図、図１５はパワーＭＯＳＱ２の単位トランジスタセルの拡大断面図、図１６は図１１のＸ１−Ｘ１線の断面図、図１７は図１６の要部拡大断面図をそれぞれ示している。なお、図１１では、図面を見易くするためパッドＢＰ１を取り除くとともに、ゲートフィンガ６ａ，６ｂを透かして示し、パッドＢＰ１およびゲートフィンガ６ａ，６ｂの下層のゲートパターン８（ゲート電極８Ｇおよびゲート配線８Ｌ）を見易くするためにゲートパターン８に梨地のハッチングを付して示した。
半導体チップ５ｂは、素子が形成される主面（デバイス形成面：第１面）と、その反対側の裏面電極ＬＢＥが形成される裏面（裏面電極形成面：第２面）とを有している。この半導体チップ５ｂを構成する半導体基板（第１半導体層）５ＬＳは、例えばｎ+型のシリコン単結晶からなり、その上層には、ｎ-型のシリコン単結晶からなるエピタキシャル層（第２半導体層）５ＬＥＰが形成されている。このエピタキシャル層５ＬＥＰの主面には、例えば酸化シリコン（ＳｉＯ2等）からなるフィールド絶縁膜ＦＬＤが形成されている。このフィールド絶縁膜ＦＬＤとその下層のｐウエルＰＷＬ１とに囲まれた活性領域にパワーＭＯＳＱ２の複数の単位トランジスタセルおよびＳＢＤＤ１が形成されている。エピタキシャル層５ＬＥＰの主面上には、例えばＰＳＧ（Phospho Silicate Glass）等のような絶縁層９ａを介して上記パッドＢＰ１が形成されている。パッドＢＰ１は、例えば図１４に示すように、チタンタングステン（ＴｉＷ）等のようなバリアメタル層１０ａと、例えばアルミニウム（Ａｌ）等のようなメタル層１０ｂとを下層から順に積み重ねた構成を有している。上記ＳＢＤＤ１の形成領域ＳＤＲにおいて、パッドＢＰ１のバリアメタル層１０ａは、絶縁層９ａに形成されたコンタクトホール１１ａを通じてエピタキシャル層５ＬＥＰの主面と接しており、そのバリアメタル層１０ａとエピタキシャル層５ＬＥＰとの接触部に上記ＳＢＤＤ１が形成されている。ＳＢＤＤ１のリーク電流を低減するため、エピタキシャル層５ＬＥＰの不純物濃度は、例えば５×１０15／ｃｍ3程度のやや低めの濃度にされている。
一方、上記ゲートフィンガ６ａ，６ｂとＳＢＤＤ1の形成領域ＳＤＲとで囲まれた活性領域には、上記パワーＭＯＳＱ２の複数の単位トランジスタセルの形成領域ＬＱＲが配置されている。この形成領域ＬＱＲには、例えばトレンチゲート構造のｎチャネル型の縦型のパワーＭＯＳＱ２が形成されている。トレンチゲート構造とすることにより、パワーＭＯＳＱ２の単位トランジスタセルの微細化及び高集積化が可能となっている。この単位トランジスタセルは、ドレイン領域としての機能を持つ半導体基板５ＬＳおよびｎウエルＮＷＬ１と、チャネル形成領域としての機能を持つｐ型の半導体領域（第３半導体層）１２と、ソース領域としての機能を持つ上記ｎ+型の半導体領域（第４半導体層）１３と、エピタキシャル層５ＬＥＰの厚さ方向に掘られた溝（第１の溝）１４と、溝１４の底面および側面に形成されたゲート絶縁膜１５と、溝１４内にゲート絶縁膜１５を介して埋め込まれたゲート電極８Ｇとを有している。上記のようにエピタキシャル層５ＬＥＰの不純物濃度をやや低めに設定しているので、このままエピタキシャル層５ＬＥＰにパワーＭＯＳＱ２の単位トランジスタセルを形成するとその単位トランジスタの形成領域ＬＱＲでのエピタキシャル層５ＬＥＰの抵抗成分が大きくなり、パワーＭＯＳＱ２のオン抵抗が増大してしまう。そこで、パワーＭＯＳＱ２の複数の単位トランジスタの形成領域ＬＱＲには、深いｎウエルＮＷＬ１を形成することにより、エピタキシャル層５ＬＥＰの不純物濃度を、例えば２×１０16／ｃｍ3程度まで高濃度化している。これにより、ＳＢＤＤ１と、パワーＭＯＳＱ２との両方を含む半導体チップ５ｂにおいて、ＳＢＤＤ１のリーク電流の低減と、パワーＭＯＳＱ２の低オン抵抗とを両立できる。
ここでは、溝１４およびゲート電極８Ｇがストライプ状に配置されている場合が例示されている。すなわち、パワーＭＯＳＱ２の各単位トランジスタ群の形成領域において、第１方向Ｘに延在する平面帯状の複数のゲート電極８Ｇが、第２方向Ｙに沿って複数並んで配置されている。溝１４およびゲート電極８Ｇの平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。溝１４の深さは、ｎウエルＮＷＬ１に達する程度とされている。ゲート電極８Ｇは、例えば低抵抗な多結晶シリコンからなり、これと一体形成された多結晶シリコンからなるゲート配線８Ｌを通じてフィールド絶縁膜ＦＬＤ上に引き出されている。ゲート電極８Ｇおよびゲート配線８Ｌの表面は上記絶縁層９ａで覆われており、パッドＢＰ１との絶縁が図られているが、ゲート配線８Ｌは絶縁層９ａに形成されたコンタクトホール１１ｂを通じて上記ゲートフィンガ６ａ，６ｂと電気的に接続されている。ゲートフィンガ６ａ，６ｂの構成は上記パッドＢＰ１と同じである。パワーＭＯＳＱ２の複数の単位トランジスタセルの形成領域ＬＱＲにおいて、パッドＢＰ１は、絶縁層９ａに形成されたコンタクトホール１１ｃを通じてソース用のｎ+型の半導体領域１３と電気的に接続されている他、エピタキシャル層５ＬＥＰに掘られた溝１６を通じてｐ+型の半導体領域１７と電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域１２とも電気的に接続されている。パワーＭＯＳＱ２の動作電流は、各単位トランジスタセルにおいてｎウエルＮＷＬ１とｎ+型の半導体領域１３との間をゲート電極８Ｇの側面（すなわち、溝１４の側面）に沿って半導体基板５ＬＳの厚さ方向に流れるようになっている。このような縦型のパワーＭＯＳＱ２は、横型の電界効果トランジスタ（チャネルが半導体基板の主面に対して水平な方向に形成される）より、単位トランジスタセル面積あたりのゲート面積が大きく、またゲート電極８Ｇとドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位トランジスタセル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。
半導体チップ５ｂの主面最上層には、表面保護膜１８が堆積されている。表面保護膜１８は、例えば酸化シリコン膜および窒化シリコン（Ｓｉ3Ｎ4）膜の積層膜あるいはその積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。ゲートフィンガ６ａ，６ｂの表面は、表面保護膜１８により覆われているが、パッドＢＰ１，６ＢＰの一部は、表面保護膜１８の一部に形成された開口部１９を通じて露出されている。この露出領域は、ワイヤが接続されるボンディング領域となっている。一方、半導体基板５ＬＳの裏面には、例えば金（Ａｕ）等からなる上記裏面電極ＬＢＥが形成されている。この裏面電極ＬＢＥは、上記パワーＭＯＳＱ２のドレイン電極と、上記ＳＢＤＤ１のカソード電極との共通電極となっている。
次に、図１８は、デットタイム期間中にＳＢＤに転流する電流の計算結果を、ＳＢＤがＭＯＳが形成された半導体チップとは別の半導体チップに形成された場合ＩＡ（破線）と、本実施の形態１のようにＳＢＤとＭＯＳとが同一の半導体チップに形成された場合ＩＢ（実線）とで比較して示している。
ＳＢＤの面積は、例えば２ｍｍ2としている。ＭＯＳとＳＢＤとの間の寄生インダクタンスは、ＳＢＤが別の半導体チップの場合、例えば1ｎＨ、ＳＢＤが同一の半導体チップの場合、例えば０.１ｎＨで計算した。以下の計算条件は全て、例えば入力用電源電位Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝１．３Ｖ、出力電流Ｉｏｕｔ＝２５Ａ、動作周波数ｆ＝１ＭＨｚである。図１８に示すように、本実施の形態１のようのＳＢＤとＭＯＳとを同一の半導体チップに形成した場合の方が、ＳＢＤを別の半導体チップに形成した場合に比べて、デットタイム期間中に、より多くの電流がＳＢＤに転流することが分かる。ＳＢＤは順方向電圧が寄生ダイオード（ボディダイオードＤｐ）に比べて低く電子が動作に寄与するので、損失が小さく動作が速い。したがって、多くの電流がＳＢＤに流れることで、デットタイム期間中の導通損失およびリカバリー損失を低減できる。
次に、図１９は、ＳＢＤを、ＭＯＳとは別の半導体チップに形成した場合と、ＭＯＳと同一の半導体チップに形成した場合との損失の計算結果を示している。ＳＢＤ無しよりは別の半導体チップでＳＢＤを搭載した方が損失は小さいが、さらにＳＢＤを同一の半導体チップに形成することにより、より多くの電流がＳＢＤに転流するため、ＭＯＳの寄生ダイオード（ボディダイオード）の導通損失およびリカバリー損失を低減でき、結果として、ＳＢＤとＭＯＳとを１チップ化した場合が最も損失を低減できる。
次に、図２０は、上記半導体チップ５ａ，５ｂを収容したパッケージ２０Ａ内の構成例の平面図を示し、図２１は、図２０のＸ２−Ｘ２線の断面図を示している。なお、図２０では図面を見やすくするため樹脂封止体ＭＢを取り除いて示している。
パッケージ２０Ａ内には、２つのダイパッド７ａ１，７ａ２と、その周囲に配置されたリード７ｂ（７ｂ１，７ｂ２，７ｂ３，７ｂ６，７ｂ７）とが互いに近接した状態で配置されている。ダイパッド７ａ１上には、上記ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａがその主面を上に向けた状態で配置されている。この半導体チップ５ａの主面には、パワーＭＯＳＱ１のソース電極用のパッドＢＰ２およびゲート電極用のパッド６ＢＰ１が配置されている。このソース電極用のパッドＢＰ２は、複数本のワイヤＷＡ１を通じてダイパッド７ａ２と一体形成されているリード７ｂ３と電気的に接続されている。また、上記ゲート電極用のパッド６ＢＰ１は、ワイヤＷＢ２を通じてリード７ｂ６と電気的に接続されている。このリード７ｂ６には、上記ドライバ回路３ａからの出力信号が入力される。さらに、半導体チップ５ａの裏面はパワーＭＯＳＱ１のドレインと接続されるドレイン電極となっており、ダイパッド７ａ１を通じてダイパッド７ａ１の外周に一体的に形成された複数のリード７ｂ１と電気的に接続されている。このリード７ｂ１は上記端子ＥＴ１と電気的に接続される。なお、ワイヤＷＡ１は、第１方向Ｘに隣接するワイヤＷＡ１が上下のパッドＢＰ２に交互に接続されるように、千鳥配置されている。
相対的に大きなダイパッド７ａ２には、上記ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂがその主面を上に向けた状態で配置されている。半導体チップ５ｂの上記パッドＢＰ１は、複数本のワイヤＷＡ２を通じてリード７ｂ２（７ｂ）と電気的に接続され、上記パッド６ＢＰ２は、ワイヤＷＢ３を通じてリード７ｂ７と電気的に接続されている。このリード７ｂ７には、上記ドライバ回路３ｂからの出力信号が入力される。さらに、半導体チップ５ｂの裏面電極ＬＢＥは、ダイパッド７ａ２を通じてダイパッド７ａ２の外周に一体的に形成された複数のリード７ｂ３（７ｂ）と電気的に接続されている。このリード７ｂ３は出力用の上記端子ＥＴ５と電気的に接続される。
この２つの半導体チップ５ａ，５ｂおよびワイヤＷＡ１，ＷＡ２，ＷＢ２，ＷＢ３は、樹脂封止体ＭＢにより封止されている。このように２つの半導体チップ５ａ，５ｂを１つのパッケージ２０Ａ内に収容することにより、半導体チップ５ａ，５ｂ間の寄生インダクタンスを低減でき、損失を低減できる。なお、半導体チップ５ａの構成や半導体チップ５ａ，５ｂの配置等については後述の実施の形態で詳細に説明する。
次に、図２２は図２０の変形例の平面図を示し、図２３は図２２のＸ３−Ｘ３線の断面図を示している。なお、図２２では図面を見やすくするため樹脂封止体ＭＢを取り除いて示している。
ここでは、パッドＢＰ２とリード７ｂ３、パッドＢＰ１とリード７ｂ２とがそれぞれワイヤに代えて金属板配線２１により接続されている。この金属板配線２１は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなり、バンプ電極２２を介してパッドＢＰ１，ＢＰ２やリード７ｂ２，７ｂ３と電気的に接続されている。バンプ電極２２は、例えば鉛（Ｐｂ）／錫（Ｓｎ）または金（Ａｕ）等のような金属からなる。バンプ電極２２に代えて導電性樹脂を用いても良い。金属板配線２２もその全体が樹脂封止体ＭＢにより覆われている。
このようにワイヤに代えて金属板配線２１を用いたことにより、配線経路に寄生するインダクタンス及びインピーダンスをさらに低減できるので、スイッチング損失および導通損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
また、ＳＢＤＤ１のアノード電極が大面積の金属板配線２１を通じて基準電位ＧＮＤに電気的に接続されるようになるので、アノード側の配線抵抗およびアノード電極側に寄生するインダクタンスＬａを大幅に低減できる。したがって、ＳＢＤＤ１の効果をさらに発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。また、インダクタンスＬｋ，Ｌａを低減できるので、ノイズをさらに低減することもできる。
次に、図２４は図２２の変形例であって図２２のＸ３−Ｘ３に相当する箇所の断面図を示している。
ここでも、パッドＢＰ２とリード７ｂ３、パッドＢＰ１とリード７ｂ２とがそれぞれ金属板配線２１により接続されている。ただし、その金属板配線２１の一部が樹脂封止体ＭＢから露出されている。金属板配線２１は、特に半導体チップ５ａ，５ｂの熱発生源であるパワーＭＯＳＱ１，Ｑ２の形成領域を覆うように配置されている。ここでは、半導体チップ５ａ，５ｂを覆う２つの金属板配線２１の両方が樹脂封止体ＭＢの上面から露出している場合が例示されているが、発熱量が相対的に高いローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂ側の金属板配線２１のみを露出させるような構成としても良い。また、樹脂封止体ＭＢの上面に放熱フィンを載せ金属板配線２１の露出面に接合することにより、放熱性をさらに向上させることもできる。図２４の構成によれば、上記で説明した効果の他に、金属板配線２１に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べて半導体装置の組み立て工程を簡略化でき、半導体装置の組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
（実施の形態２）
本実施の形態２では、半導体チップ内におけるＳＢＤの配置位置の変形例について説明する。図２５は半導体チップ５ｂの全体平面図、図２６は図２５にワイヤＷＡおよび外部電極７Ｅを配置した様子を示す半導体チップ５ｂの全体平面図を示している。なお、図２５および図２６は平面図であるが図面を見易くするためにゲートフィンガ６ａ，６ｂおよびパッドＢＰ１にハッチングを付す。
本実施の形態２では、ＳＢＤＤ１の形成領域ＳＤＲが半導体チップ５ｂの片側の長辺に寄って配置されている。特に図２６に示すように、ＳＢＤＤ１の形成領域ＳＤＲが外部電極７Ｅに近い長辺側に配置されている。これにより、ＳＢＤＤ１のアノード側の寄生インダクタンスを低減できるので、ＳＢＤＤ１により多くの電流を転流させることができる。このため、前記実施の形態１よりもダイオードの導通損失およびリカバリー損失を低減できる。前記実施の形態１の図９および図１０で説明した構成と、本実施の形態２の構成とで、どちらがより効果的かは実際の使用条件によって異なる。すなわち、デットタイム期間中のダイオードの導通損失やリカバリー損失が支配的な使用条件では、本実施の形態２のような構成を用いることが好ましく、ＭＯＳの導通損失が支配的な使用条件では、前記実施の形態１の図９および図１０で説明した構成を用いることが好ましい。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の使用条件によって各々の構成を使い分けるようにする。
なお、ゲートフィンガ６ｂは、半導体チップ５ｂの一方の長辺側のゲートフィンガ６ａからＳＢＤＤ１の形成領域ＳＤＲの近傍まで延びている。これにより、ＳＢＤＤ１の形成領域ＳＤＲは、ゲートフィンガ６ａとゲートフィンガ６ｂとにより挟まれている。また、パッドＢＰ１は、片側に歯のある櫛歯形状とされている。
（実施の形態３）
本実施の形態３では、半導体チップ内におけるＳＢＤの配置位置の他の変形例について説明する。図２７は半導体チップ５ｂの全体平面図、図２８は図２７にワイヤＷＡおよび外部電極７Ｅを配置した様子を示す半導体チップ５ｂの全体平面図を示している。なお、図２７および図２８は平面図であるが図面を見易くするためにゲートフィンガ６ａ，６ｂおよびパッドＢＰ１にハッチングを付す。
本実施の形態３では、ＳＢＤＤ１の形成領域ＳＤＲが半導体チップ５ｂの片側の短辺に寄って配置されている。ここではＳＢＤＤ１の形成領域ＳＤＲが半導体チップ５ｂの短辺（第２方向Ｙ）に沿って延びている。特に図２８に示すように、ＳＢＤＤ１の形成領域ＳＤＲが外部電極７Ｅに近い短辺側に配置されている。これにより、ＳＢＤＤ１のアノード側の寄生インダクタンスを低減できるので、ＳＢＤＤ１により多くの電流を転流させることができる。このため、前記実施の形態１よりもダイオードの導通損失およびリカバリー損失を低減できる。
また、本実施の形態３では、ＳＢＤＤ１の形成領域ＳＤＲがゲート用のパッド６ＢＰの配置位置に対して逆の位置に配置されている。これにより、パッドＢＰ１に接続するワイヤＷＡと、ゲート用のパッド６ＢＰに接続するワイヤとを、互いに邪魔し合うことなく配置することができる。
また、ゲートフィンガ６ｂは、半導体チップ５ｂの一方の長辺側のゲートフィンガ６ａから他方の長辺側のゲートフィンガ６ａの近傍まで延びている。これにより、ＳＢＤＤ１の形成領域ＳＤＲは、その四辺がゲートフィンガ６ａ，６ｂにより取り囲まれたような状態とされている。ゲートフィンガ６ｂをさらに延ばして一方の長辺側のゲートフィンガ６ａと他方の長辺側のゲートフィンガ６ａと接続し、個々のパッドＢＰ１および単位トランジスタセル群を孤立させた構成としても良い。しかし、その場合、パワーＭＯＳＱ２の複数の単位トランジスタセルの検査に際して、ゲートフィンガ６ｂで区切られた複数のパッドＢＰ１毎に単位トランジスタ群の検査を行わなければならない。そこで、本実施の形態３では、パッドＢＰ１をゲートフィンガ６ａで完全に切断してしまうことなく１つのパッドＢＰ１として繋がっている構成とした。これにより、パワーＭＯＳＱ２の複数の単位トランジスタの検査が１度で済ませることができる。
（実施の形態４）
前記実施の形態１は、ローサイドのパワーＭＯＳとＳＢＤとを同一の半導体チップに形成する構成について説明した。しかし、図４の非絶縁型ＤＣ−ＤＣコンバータ５０Ａにおいて、各半導体チップ５ａ〜５ｄを別々のパッケージに収容する構成とすると、以下の課題があり、ローサイドのパワーＭＯＳとＳＢＤとを１チップ化した効果が低減されてしまう。本実施の形態４では、これを解決するための構成例を説明する。
まず、課題について説明する。すなわち、前記した図４においてハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２、ドライバ回路３ａ，３ｂおよびショットキーバリアダイオードＤ１を別々のパッケージに収容したことにより、各半導体チップ５ａ〜５ｄ（パッケージ）間の配線経路が長くなり、その配線部に寄生するインダクタンスが増大する結果、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が低下するという問題である。図２９は非絶縁型ＤＣ−ＤＣコンバータ５０Ａに寄生するインダクタンス成分を示した等価回路である。符号ＬｄＨ，Ｌｇｈ，ＬｓＨ，ＬｄＬ，ＬｇＬ，ＬｓＬは、パワーＭＯＳＱ１，Ｑ２のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またＶｇＨはパワーＭＯＳＱ１をオンにするためのゲート電圧、符号のＶｇＬはパワーＭＯＳＱ２をオンにするためのゲート電圧を示している。ハイサイドスイッチ用のパワーＭＯＳＱ１のソース側に寄生するインダクタンスＬｓＨとゲート側に寄生するＬｇＨ、ローサイドスイッチ用のパワーＭＯＳＱ２のソース側に寄生するインダクタンスＬｓＬの影響により非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が低下する。特に寄生のインダクタンスＬｓＨが増加すると、ハイサイドスイッチ用のパワーＭＯＳＱ１のターンオン損失およびターンオフ損失（特にターンオン損失）が著しく大きくなり、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が著しく低下する。ターンオン損失およびターンオフ損失は、周波数および出力電流に比例するので、上記のように非絶縁型ＤＣ−ＤＣコンバータ５０Ａの大電流化および高周波化が進むにつれ損失成分が大きくなる。
次に、寄生のインダクタンスＬｓＨが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失およびターンオフ損失が増加する原因について説明する。図３０は非絶縁型ＤＣ−ＤＣコンバータ５０Ａの回路動作の説明図、図３１は図３０の回路動作時のデバイス断面の説明図である。
ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電圧がしきい値電圧を超え、パワーＭＯＳＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって電流（第１電流）Ｉ１が流れ始めると、寄生のインダクタンスＬｓＨにより、逆起電力（ＬｓＨ×ｄｉ/ｄｔ）が発生し、出力ノードＮ１に比べ、ハイサイドスイッチ用のパワーＭＯＳＱ１のソース電位が高くなる。パワーＭＯＳＱ１のゲート電圧は、ドライバ回路３ａにより、出力ノードＮ１を基準に与えられるので、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲートと接続されるゲート電極Ｇ１とソース領域ＳＲ１との間に印加される電圧は、ゲート電圧ＶｇＨよりも低くなる。このため、ハイサイドスイッチ用のパワーＭＯＳＱ１のチャネル抵抗Ｒ１が充分に下がらないので、電流Ｉ１の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化および高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化および高周波化により逆起電力（ＬｓＨ×ｄｉ/ｄｔ）が増加するからである。
また、ハイサイドスイッチ用のパワーＭＯＳＱ１は、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、ドライバ回路３ａとパワーＭＯＳＱ１との間には、寄生のインダクタンスＬｇＨが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。
一方、ローサイドスイッチ用のパワーＭＯＳＱ２では、上記のようなスイッチング損失がパワーＭＯＳＱ１よりは生じ難い構成になっている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１をオフすると、ローサイドスイッチ用のパワーＭＯＳＱ２に並列に接続されているショットキーバリアダイオードＤ１を通じて出力側に電流（第２電流）Ｉ２１が流れ、また、寄生ダイオードＤｐを通じて基準電位ＧＮＤからパワーＭＯＳＱ２のドレイン領域ＤＲ２に向かって電流（第２電流）Ｉ２２が流れる。この状態で、ローサイドスイッチ用のパワーＭＯＳＱ２のゲートと接続されるゲート電極Ｇ２にゲート電圧ＶｇＬを印加しオンすると、パワーＭＯＳＱ２のソース領域ＳＲ２からパワーＭＯＳＱ２のチャネル領域を通じてドレイン領域ＤＲ２に向かって電流（第３電流）Ｉ２３が流れるが、その前に既に上記電流Ｉ２１，Ｉ２２が流れており、電流Ｉ２３が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスＬｓＬによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。しかし、上記のようにショットキーバリアダイオードＤ１のアノードおよびカソード側に寄生するインダクタンスＬａ，Ｌｋが大きいと、ショットキーバリアダイオードＤ１側に流れる電流Ｉ２１が小さくなり、順方向電圧が寄生ダイオードＤｐよりも小さいショットキーバリアダイオードＤ１を接続したことによる効果が充分に得られない。なお、ハイサイドスイッチ用のパワーＭＯＳＱ１においても、同様に寄生ダイオードＤｐが存在するが、ハイサイドスイッチ用のパワーＭＯＳＱ１側の寄生ダイオードＤｐは、それぞれパワーＭＯＳＱ１のソース領域ＳＲ１側にアノード、パワーＭＯＳＱ１のドレイン領域ＤＲ１側にカソードが形成されており、パワーＭＯＳＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって流れる電流（第１電流）Ｉ１と同じ向きに対して順方向に接続されていない。このため、ゲート電圧ＶｇＨを印加しオンする前にパワーＭＯＳＱ１に電流が流れておらず、単位時間当たりの電流変化量が小さくならないことからスイッチング損失が生じる。
また、パワーＭＯＳＱ２は、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、上記のようにパワーＭＯＳＱ２のオン時間は、パワーＭＯＳＱ１よりも長いので、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、パワーＭＯＳＱ２と基準電位ＧＮＤが供給される端子（第２電源端子）ＥＴ４との間には、寄生のインダクタンスＬｓＬによって生じる配線抵抗（配線インピーダンス）のため、オン抵抗は増加し、電流変換効率は低下する。
そこで、本実施の形態４では、図１に示した非絶縁型ＤＣ−ＤＣコンバータ１を構成するハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａ、ローサイドスイッチ用のパワーＭＯＳＱ２およびＳＢＤＤ１が形成された半導体チップ５ｂ、ドライバ回路３ａ，３ｂが形成された半導体チップ５ｃを同一のパッケージに収容する構成とした。このように半導体チップ５ａ〜５ｃを同一のパッケージ内に収容したことにより、それぞれを別パッケージに収容する構成に比べて、各半導体チップ５ａ〜５ｃの配線経路を短くすることができるので、その配線に寄生するインダクタンスＬｄＨ，Ｌｇｈ，ＬｓＨ，ＬｄＬ，ＬｇＬ，ＬｓＬを低減できる。このため、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、非絶縁型ＤＣ−ＤＣコンバータ１を小型化することができる。
ここで、小型化やインダクタンス低減のみに着目した場合、ハイサイドスイッチ用のパワーＭＯＳＱ１とローサイドスイッチ用のパワーＭＯＳＱ２とを同一の半導体チップに形成した方が好ましいと考えられるが、各々のトランジスタを同一の半導体チップに形成すると、それぞれの素子特性が充分に引き出されない。また、製造プロセスが複雑になり半導体チップの製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用のパワーＭＯＳＱ２は、上記のようにハイサイドスイッチ用のパワーＭＯＳＱ１に比べてオン時間が長いため発熱し易い。したがって、両パワーＭＯＳＱ１，Ｑ２を同一の半導体チップに形成してしまうと、ローサイドスイッチ用のパワーＭＯＳＱ２の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用のパワーＭＯＳＱ１に悪影響を及ぼすことも懸念される。このような観点から、ハイサイドスイッチ用のパワーＭＯＳＱ１と、ローサイドスイッチ用のパワーＭＯＳＱ２と、ドライバ回路３ａ，３ｂとを、それぞれ別体の半導体チップ５ａ〜５ｃに分けて形成している。これにより、ハイサイドスイッチ用のパワーＭＯＳＱ１とローサイドスイッチ用のパワーＭＯＳＱ２とドライバ回路３ａ、３ｂとを同一の半導体チップに形成する場合に比べて、それぞれの素子特性を充分に引き出すことができる。また、非絶縁型ＤＣ−ＤＣコンバータ１の製造プロセスを容易にすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の製造時間を短縮でき、また、コストを低減できる。また、ハイサイドスイッチ用のパワーＭＯＳＱ１およびドライバ回路３ａ，３ｂがローサイドスイッチ用のパワーＭＯＳの動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。なお、ドライバ回路３ａ，３ｂは、互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点から同一の半導体チップ５ｃに形成している。
ところで、上記のように、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させるには、各半導体チップ５ａ〜５ｃを同一のパッケージに収容することが重要であるが、ただ単純に同一のパッケージに収容しただけでは、電圧変換効率を向上させる上で充分な効果が得られない。そこで、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させる上で重要なパッケージ内の具体的な構成例について説明する。
図３２はパッケージ２０Ｂの主面側の全体平面図、図３３は図３２のパッケージ２０Ｂの側面図、図３４は図３２のパッケージ２０Ｂの裏面側の全体平面図、図３５は図３２のパッケージ２０Ｂの外観斜視図をぞれぞれ示している。
本実施の形態４のパッケージ２０Ｂは、例えばＱＦＮ（Quad Flat Non-leaded package）構成とされている。ただし、ＱＦＮに限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Out-line Package）等のようなフラットパッケージ構成としても良い。
パッケージ２０Ｂを構成する樹脂封止体ＭＢは、その外観が薄板状に形成されている。樹脂封止体ＭＢは、例えばエポキシ系の樹脂からなる。また、樹脂封止体ＭＢの材料として低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。樹脂封止体ＭＢの形成方法としては、大量生産に好適なトランスファーモールディング法を用いている。この樹脂封止体ＭＢの裏面からは、例えば平面略矩形状の３つのダイパッド（第１〜第３チップ搭載部）７ａ１，７ａ２，７ａ３の裏面が露出されている。また、樹脂封止体ＭＢの四側面および裏面外周からは、樹脂封止体ＭＢの外周に沿って複数のリード（外部端子）７ｂの一部が露出されている。ダイパッド７ａ１，７ａ２，７ａ３およびリード７ｂは、例えば４２アロイ等のような金属材料を主材料として形成されており、その厚さは、例えば２００μｍ程度である。ダイパッド７ａ１，７ａ２，７ａ３およびリード７ｂの他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。後述のように、ダイパッド７ａ１，７ａ２の主面には、それぞれ上記半導体チップ５ａ，５ｂが搭載されている。また、ダイパッド７ａ３の主面には、上記半導体チップ５ｃが搭載されている。ダイパッド７ａ３の１つの角部には位置決め用のテーパＴＲ１（インデックスマーク）が形成されている。このテーパＴＲ１は、例えばパッケージ２０Ｂを出荷するときの向き合わせやパッケージ２０Ｂに商標等を印す時にパッケージ２０Ｂの主裏面の区別をする時に使用されるもので、例えばエッチングにより形成されている。パワーＭＯＳＱ１，Ｑ２が形成された半導体チップ５ａ，５ｂを搭載するダイパッド７ａ１，７ａ２は、第１、第２電源端子から電流Ｉ１，Ｉ２が供給される部分であるため、テーパＴＲ１を形成すると外形寸法が小さくなり電流特性に影響を及ぼす虞がある。これに対して、ダイパッド７ａ３にはダイナミックな電流が流れず、電位は固定されているため、電流特性をあまり気にする必要がないので、位置決め用のテーパＴＲ１はダイパッド７ａ３の一部に形成することが好ましい。
なお、この構造ではダイパッド７ａ１〜７ａ３の裏面（半導体チップ５ａ、５ｂ、５ｃが搭載された面の反対側の面）も、リード７ｂの裏面（配線基板の端子と接合される接合面）も、パッケージ２０Ｂの搭載面（パッケージ２０Ｂを配線基板に搭載するときに配線基板に対向する面）に存在する。
次に、図３６はパッケージ２０Ｂの内部を透かして見たときのパッケージ２０Ｂの主面側の全体平面図、図３７は図３６のＹ３−Ｙ３線の断面図、図３８は図３６のＸ４−Ｘ４線の断面図をそれぞれ示している。なお、図３６は平面図であるが、図面を見易くするために、ダイパッド７ａ１〜７ａ３、リード７ｂおよび配線部７ｃにハッチングを付した。
パッケージ２０Ｂ内には、上記した３つのダイパッド７ａ１〜７ａ３（第１〜第３チップ搭載部）と、そのダイパッド７ａ１〜７ａ３上に後述のように搭載された複数の半導体チップ５ａ〜５ｃと、半導体チップ５ａ〜５ｃのパッドＢＰ１〜ＢＰ１１を各部に電気的に接続するワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６とが封止されている。
ダイパッド７ａ１〜７ａ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。半導体チップ５ａ〜５ｃの動作時に発生した熱は、主に半導体チップ５ａ〜５ｃの裏面からダイパッド７ａ１〜７ａ３を通じてその裏面側から外部に放熱されるようになっている。このため、各々のダイパッド７ａ１〜７ａ３は、半導体チップ５ａ〜５ｃの面積よりも大きく形成されている。これにより、非絶縁型ＤＣ−ＤＣコンバータ１の放熱性を向上させることができ、動作安定性を向上させることができる。ダイパッド７ａ１〜７ａ３およびリード７ｂの裏面側の外周一部は、その厚さが薄くなるようにハーフエッチング領域が形成されている。これは、ダイパッド７ａ１〜７ａ３およびリード７ｂと樹脂封止体ＭＢとの密着性を向上させてダイパッド７ａ１〜７ａ３およびリード７ｂの剥離や変形不良を低減または防止するためである。
図３６の左上のダイパッド７ａ１上には、上記ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａがその主面を上に向けた状態で配置されている。この半導体チップ５ａの主面には、パワーＭＯＳＱ１のソース電極用のパッドＢＰ２およびゲート電極用のパッド６ＢＰ１が配置されている。このソース電極用のパッドＢＰ２は、複数本のワイヤＷＡ１を通じてダイパッド７ａ２と電気的に接続されているとともに、複数本のワイヤＷＢ１を通じて半導体チップ５ｃのドライバ回路３ａのソース電極用のパッドＢＰ３と電気的に接続されている。また、上記ゲート電極用のパッド６ＢＰ１は、複数本のワイヤＷＢ２を通じて半導体チップ５ｃのドライバ回路３ａの出力（ドレイン）電極用のパッドＢＰ４と電気的に接続されている。さらに、半導体チップ５ａの裏面はパワーＭＯＳＱ１のドレインと接続されるドレイン電極となっており、ダイパッド７ａ１を通じてダイパッド７ａ１の外周に一体的に形成された複数のリード７ｂ１（７ｂ）と電気的に接続されている。このリード７ｂ１は上記端子ＥＴ１と電気的に接続される。なお、ワイヤＷＡ１は、第１方向Ｘに隣接するワイヤＷＡ１が上下のパッドＢＰ２に交互に接続されるように、千鳥配置されている。
ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａは、図３６の第１方向Ｘの長さが、これに直交する第２方向Ｙの長さよりも長い長方形に形成されている。この半導体チップ５ａは、ダイパッド７ａ１の中央からダイパッド７ａ２に近づくようにずれて配置されている。すなわち、半導体チップ５ａは、ダイパッド７ａ２の一辺に隣接するダイパッド７ａ１の一辺に寄せて配置されている。このように、半導体チップ５ａをダイパッド７ａ２に寄せて配置することにより、パワーＭＯＳＱ１のソース電極用のパッドＢＰ２とダイパッド７ａ２とを電気的に接続するワイヤＷＡ１の長さを短くすることができるので、パワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとの間に生じる寄生のインダクタンスＬｓＨを低減できる。また、半導体チップ５ａは、その長辺がダイパッド７ａ２の隣接長辺に沿うように配置されている。これにより、半導体チップ５ａのソース電極用のパッドＢＰ２とダイパッド７ａ２との対向長さを確保できるので、上記ワイヤＷＡ１を複数本配置することができ、パワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとの間のインダクタンスＬｓＨを低減できる。また、半導体チップ５ａを長方形に形成したことにより、図３６の第２方向Ｙに延在するポリシリコンで形成されたゲート配線の長さを短くすることができるので、パワーＭＯＳＱ１のゲート抵抗を低減できる。さらに、半導体チップ５ａは、半導体チップ５ａ，５ｃ間の距離が、半導体チップ５ａ，５ｂ間の距離よりも短くなるように、特に半導体チップ５ａのゲート電極用のパッド６ＢＰ１と、半導体チップ５ｃの出力電極用のパッドＢＰ４との距離が近づくように配置されている。これは、ハイサイドスイッチ用のパワーＭＯＳＱ１では、そのゲートのインダクタンスの増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、半導体チップ５ａを半導体チップ５ｃに近づけて配置することにより、パワーＭＯＳＱ１のゲート電極用のパッド６ＢＰ１と、ドライバ回路３ａの出力電極用のパッドＢＰ４とを電気的に接続するワイヤＷＢ２の長さを短くすることができるので、パワーＭＯＳＱ１のゲートに寄生するインダクタンスＬｇＨを低減でき、パワーＭＯＳＱ１のスイッチング損失を低減できる。以上のような半導体チップ５ａの配置によりパワーＭＯＳＱ１のスイッチング損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
また、半導体チップ５ａのソース電極用のパッドＢＰ２には、２種類のワイヤＷＡ１，ＷＢ１が電気的に接続されている。すなわち、半導体チップ５ａのソース電極用のパッドＢＰ２と電気的に接続されるワイヤを、ダイパッド７ａ２と接続されるワイヤＷＡ１とドライバ回路３ａのソースに接続されるワイヤＷＢ１とに分けている。これにより、パワーＭＯＳＱ１のソースから、ダイパッド７ａ２を通じて出力端子に流れる電流Ｉ１と、ドライバ回路３ａに向かって流れる電流との経路を分散できるため、それぞれのワイヤＷＡ１，ＷＢ１に生じる電流負荷を低減できる。このため、パワーＭＯＳＱ１とドライバ回路３ａとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。
また、上記ワイヤＷＡ１，ＷＢ１，ＷＢ２は、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ１は、ワイヤＷＢ１，ＷＢ２よりも太いものが使用されている。これにより、パワーＭＯＳＱ１のソース側の配線インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、電圧変換効率を向上させることができる。
図３６の下側の最も大面積のダイパッド７ａ２上には、上記ローサイドスイッチ用のパワーＭＯＳＱ２およびＳＢＤＤ１が形成された半導体チップ５ｂがその主面を上に向けた状態で配置されている。半導体チップ５ｂの主面には、パワーＭＯＳＱ２のソース電極およびＳＢＤＤ１のアノード電極用のパッドＢＰ１およびゲート電極用のパッド６ＢＰ２が配置されている。このパッドＢＰ１は、複数本のワイヤＷＡ２を通じてリード７ｂ２（７ｂ）と電気的に接続され、複数本のワイヤＷＢ３を通じて半導体チップ５ｃのドライバ回路３ｂのソース電極用のパッドＢＰ７と電気的に接続されている。また、上記ゲート電極用のパッド６ＢＰ２は、複数本のワイヤＷＢ４を通じて半導体チップ５ｃのドライ回路３ｂの出力（ドレイン）電極用のパッドＢＰ８と電気的に接続されている。さらに、半導体チップ５ｂの裏面はパワーＭＯＳＱ２のドレイン電極およびＳＢＤＤ１のカソード電極となっており、ダイパッド７ａ２を通じてダイパッド７ａ２の外周に一体的に形成された複数のリード７ｂ３（７ｂ）と電気的に接続されている。このリード７ｂ３は出力用の上記端子ＥＴ５と電気的に接続される。
ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂは、図３６の第１方向Ｘの長さが、第２方向Ｙの長さよりも長い長方形に形成されている。この半導体チップ５ｂは、半導体チップ５ａと沿うように配置されているが、半導体チップ５ｂから離間され、リード７ｂ２に近づくようにダイパッド７ａ２の中央からずれて配置されている。すなわち、半導体チップ５ｂは、出力用の端子ＥＴ５が接続されるリード７ｂ３よりも、基準電位ＧＮＤが供給される端子ＥＴ４が接続されるリード７ｂ２に近接するダイパッド７ａ２の角部（図３６の左側角部）に寄せて配置されている。そして、半導体チップ５ｂの第２方向Ｙの長さは、複数のリード７ｂ２が接続された配線部７ｃの第２方向Ｙの長さとほぼ等しく、また、半導体チップ５ｂの第１方向Ｘの長さは、複数のリード７ｂ２が接続された配線部７ｃの第１方向Ｘの長さとほぼ等しくなるようにされている。このような構成にすることより、パワーＭＯＳＱ２のソース電極およびＳＢＤＤ１のアノード電極用のパッドＢＰ１とリード７ｂ２とを電気的に接続するワイヤＷＡ２の長さを短くすることができる。また、半導体チップ５ａの互いに交差する長辺と短辺の２辺が、複数のリード７ｂ２の配置形状（平面Ｌ字状）に沿うように配置され、特にパワーＭＯＳＱ２のソース電極およびＳＢＤＤ１のアノード電極用のパッドＢＰ１が、複数のリード７ｂ２の配置形状に沿って延びるような形状とされている。これにより、パッドＢＰ１と複数のリード７ｂ２の一群との対向長さを長く確保することができるので、上記ワイヤＷＡ２を複数本配置することができる。さらに、複数のリード７ｂ２は、ダイパッド７ａ２の互いに直交する２つの辺に沿って配置され、かつ、その２つの辺に沿って延びる平面Ｌ字状の配線部７ｃに接続されている。このように複数のリード７ｂ２を配線部７ｃにまとめて接続したことにより、複数のリード７ｂ２が分割されているよりも体積が増加するため、配線抵抗を低減でき、基準電位ＧＮＤを強化できる。このような構成は、ローサイドスイッチ用のパワーＭＯＳＱ２のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、上記のような構成にすることにより、パワーＭＯＳＱ２のソース側のオン抵抗を低減できるので、パワーＭＯＳＱ２の導通損失を低減できる。また、ワイヤＷＡ２に生じる寄生のインピーダンスのばらつきを低減できるので、ワイヤＷＡ２に流れる電流の大きさのばらつきも低減できる。これらにより、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、基準電位ＧＮＤの強化が可能となり、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
また、ＳＢＤＤ１に関しても、ＳＢＤＤ１のカソード電極が大面積のダイパッド７ａ２を通じて出力配線やパワーＭＯＳＱ１のドレイン電極と電気的に接続されるようになるので、上記カソードに寄生するインダクタンスＬｋを大幅に低減できる。また、前記したようにパワーＭＯＳＱ２とＳＢＤＤ１とを同一の半導体チップ５ｂに形成したことにより、ＳＢＤＤ１のアノードとパワーＭＯＳＱ２のソースとを結ぶ配線長を短くできるので、その配線に寄生するインダクタンスＬａを大幅に低減できる。すなわち、ＳＢＤＤ１のアノードおよびカソードに寄生するインダクタンスＬａ，Ｌｋを低減できるので、上記したようにＳＢＤＤ１の効果を充分に発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、インダクタンスＬａ，Ｌｋを低減できるので、ノイズを低減することもできる。
また、上記のようにローサイドスイッチ用のパワーＭＯＳＱ２は動作時の発熱量が最も高いので、最も面積の大きいダイパッド７ａ２に搭載されている。これにより、パワーＭＯＳＱ２で発生した熱の放散性を向上させることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
また、上記ワイヤＷＡ２，ＷＢ３，ＷＢ４は、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ２は、ワイヤＷＢ３，ＷＢ４よりも太いものが使用されている。パワーＭＯＳＱ２のソースおよびＳＢＤＤ１のアノードに電気的に接続されるワイヤとして太いワイヤＷＡ２を使用することにより、パワーＭＯＳＱ２のソースおよびＳＢＤＤ１のアノード側の配線抵抗を低減できる。このため、パワーＭＯＳＱ２のオン抵抗を低減でき、また、ダイオードの損失を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
さらに図３６の右上の最も小面積のダイパッド７ａ３には、上記ドライバ回路３ａ，３ｂが形成された半導体チップ５ｃがその主面を上に向けた状態で配置されている。この半導体チップ５ｃの主面には、上記のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８の他に、ドライバ回路３ａ，３ｂの各々の信号入力（ゲート）電極用のパッドＢＰ１０およびソース電極用のパッドＢＰ１１が配置されている。このゲート電極用のパッドＢＰ１０は、複数本のワイヤＷＢ５を通じてリード７ｂ４（７ｂ）と電気的に接続されている。ソース電極用のパッドＢＰ１１は、複数本のワイヤＷＢ６を通じて、ダイパッド７ａ３と一体形成されたリード７ｂ５（７ｂ）と電気的に接続されている。
このドライバ回路３ａ，３ｂが形成された半導体チップ５ｃも平面矩形状に形成されており、パワーＭＯＳＱ１，Ｑ２と接続されるパッドＢＰ３，ＢＰ４,ＢＰ７，ＢＰ８が、半導体チップ５ｃの主面において、半導体チップ５ａ，５ｂのそれぞれと隣接する側の２辺に沿って配置されている。これにより、ワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４の長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスＬｇＨ，ＬｓＨ，ＬｇＬ，ＬｓＬをさらに低減することができる。また、上記のように、半導体チップ５ａでは、オン抵抗よりもスイッチング損失を低減したいことから、上記のように半導体チップ５ｃと半導体チップ５ａとの距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置している点に付け加えて、上記ワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４についても、パワーＭＯＳＱ１のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢ１，ＷＢ２は、パワーＭＯＳＱ２のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢ３，ＷＢ４よりも短く形成されている。
上記半導体チップ５ａ〜５ｃは、各々の特性の違いから外形サイズ（面積）は異なり、半導体チップ５ａの外形サイズは半導体チップ５ｃの外形サイズよりも大きく形成され、半導体チップ５ｂの外形サイズは半導体チップ５ａの外形サイズよりも大きく形成されている。ドライバ回路３ａ、３ｂを有する半導体チップ５ｃは、パワーＭＯＳＱ１、Ｑ２のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、パワーＭＯＳＱ１、Ｑ２には、電流Ｉ１，Ｉ２が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ５ａ，５ｂの外形サイズは、半導体チップ５ｃの外形サイズよりも大きく形成している。さらに、図３に示したように、ローサイドスイッチ用のパワーＭＯＳＱ２は、ハイサイドスイッチ用のパワーＭＯＳＱ１よりもオン時間が長いため、パワーＭＯＳＱ２のオン抵抗は、パワーＭＯＳＱ１のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ５ｂの外形サイズは、半導体チップ５ａの外形サイズよりも大きく形成している。
なお、上記ワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６は、例えば超音波熱圧着ボンディング法により接続されるが、ダイパッド７ａ１〜７ａ３やリード７ｂのワイヤボンディング部に超音波エネルギーが上手く伝わらないとボンディング不良となる虞があるため、上記ハーフエッチング領域を避けてワイヤボンディングされている。これにより、ボンディング不良を低減または防止することができる。
また、半導体チップ５ｃに接続されるワイヤＷＢ１〜ＷＢ６に細いワイヤが使用されている理由は、太いワイヤを使用すると必然的にパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１等も大きくしなければならず、チップサイズが増大し、コストが高くなるからである。
次に、図３９は上記半導体チップ５ａの拡大平面図、図４０は図３９のＸ５−Ｘ５線の断面図、図４１は半導体チップ５ａの要部断面図、図４２は図３９のＹ４−Ｙ４線の断面図を示している。
半導体チップ５ａは半導体基板５ＨＳ、この半導体基板５ＨＳの主面（パッドＢＰ２，６ＢＰ１の形成面側）に形成された複数の単位トランジスタ素子、半導体基板５ＨＳの主面上において絶縁層９ｂおよびゲートフィンガ６ｃ，６ｄの夫々を複数段積み重ねた多層配線層、このゲートフィンガ６ｃ，６ｄを覆うようにして形成された表面保護膜（最終保護膜）１８等を有している。半導体基板５ＨＳは、例えばｎ+型のシリコン（Ｓｉ）単結晶からなる。絶縁層９ｂは、例えば酸化シリコン膜からなる。パッドＢＰ２，６ＢＰ１、ゲートフィンガ６ｃ，６ｄは、例えばアルミニウム（Ａｌ）のような金属材料からなり、ここでは最上の配線層である。表面保護膜１８は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ3Ｎ4）膜またはそれらの積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。
半導体チップ５ａは、互いに反対側に位置する主面（回路形成面）５ａｘおよび裏面（裏面電極形成面）５ａｙを有している。半導体チップ５ａの主面５ａｘ側には集積回路およびパッドＢＰ２，６ＢＰ１が形成され、裏面５ａｙにはドレイン領域ＤＲと電気的に接続された裏面電極ＨＢＥが形成されている。集積回路は、主に、半導体基板５ＨＳの主面５ａｘに形成されたトランジスタ素子、パッドＢＰ２およびゲートフィンガ６ａｃ，６ｄ等によって構成されている。裏面電極ＨＢＥは、例えば金（Ａｕ）等の金属が蒸着されて形成されており、上記のようにダイパッド７ａ２と接続される。表面保護膜１８には、パッドＢＰ２、ゲートフィンガ６ｃの一部が露出されるような開口部１９が形成されている。
ソース電極用のパッドＢＰ２は、半導体チップ５ａの幅方向（第２方向Ｙ）に２つ形成されており、各々のパッドＢＰ２は互いに向かい合うように半導体チップ５ａの長手方向（第１方向Ｘ）に沿って延在した状態で形成されている。ゲート電極用のパッド６ＢＰ１は、半導体チップ５の一方の短辺の近傍に配置されている。ゲート電極用のパッド６ＢＰ１の平面形状は、例えば正方形であり、その平面寸法は、例えば２８０μｍ×２８０μｍ程度である。ゲート電極用のパッド６ＢＰ１は、ゲートフィンガ６ｃ，６ｄと一体的に形成されている。ゲートフィンガ６ｄは、パッド６ＢＰ１から半導体チップ５ａの長手方向に沿って延在するパターンであり、上記２つのパッドＢＰ２の間に配置されている。一方のゲートフィンガ６ｃは、半導体チップ５ａの外周に沿って延在するパターンであり、２つのパッドＢＰ２を取り囲むように配置されている。ゲートフィンガ６ｃ，６ｄの幅は、例えば２５μｍ程度である。このような構成にすることにより、ソース電極用のパッドＢＰ２を上記ダイパッド７ａ２に寄せて、かつ、一対の長辺に沿うように配置することができる。これにより、ソース電極用のパッドＢＰ２とダイパッド７ａ２とを電気的に接続するワイヤＷＡ１の長さを短くすることができる上、より多くのワイヤＷＡ１を並べて配置することができるため、寄生のインダクタンスＬｓＨを低減できる。また、ゲートフィンガ６ｄにおいて、半導体チップ５ａの一方の端部（パッド６ＢＰ１と接続している辺と反対側の端部）は、ゲートフィンガ６ｃの一部と繋がらないように形成することで、パワーＭＯＳＱ１のソース領域ＳＲ１を分離しないで形成できる。すなわち、ソース領域ＳＲ１を分離しないで形成することで、オン抵抗を低減することができる。
上記半導体基板５ＨＳの主面には、例えばｎ型のシリコン単結晶からなるエピタキシャル層５ＨＥＰが形成されている。このエピタキシャル層５ＨＥＰには、ｎ-型の半導体領域２４ｎ１と、その上のｐ型の半導体領域２４ｐ１と、その上のｎ+型の半導体領域２４ｎ２と、半導体基板５ＨＳの主面から上記ｐ型の半導体領域２４ｐ１に接続されるように延びるｐ+型の半導体領域２４ｐ２とが形成されている。そして、このような半導体基板５ＨＳおよびエピタキシャル層５ＨＥＰには、例えばトレンチゲート構造のｎチャネル型の縦型のパワーＭＯＳＱ１が形成されている。
パワーＭＯＳＱ１は、ソース領域ＳＲ１としての機能を持つ上記ｎ+型の半導体領域２４ｎ２と、ドレイン領域ＤＲ１としての機能を持つ上記ｎ-型の半導体領域２４ｎ１と、チャネル形成領域ＣＨ１としての機能を持つ上記ｐ型の半導体領域２４ｐ１と、エピタキシャル層５ＨＥＰの厚さ方向に掘られた溝１４の内壁面に形成されたゲート絶縁膜１５ｂと、溝１４内にゲート絶縁膜１５ｂを介して埋め込まれたゲート電極８Ｇとを有している。ゲート電極８Ｇは、例えば低抵抗な多結晶シリコンで形成される。このようなトレンチゲート構造とすることにより、パワーＭＯＳＱ１の単位領域の微細化及び高集積化が可能となっている。
各セルのゲート電極８Ｇは、これと一体形成された多結晶シリコンからなるゲート配線８Ｌを通じてフィールド絶縁膜ＦＬＤ上に引き出され、コンタクトホール１１ｄを通じて上記ゲートフィンガ６ｄと電気的に接続されている。ゲート電極８Ｇおよびゲート配線８Ｌ表面は上記表面保護膜１８で覆われており、パッドＢＰ２との絶縁が図られている。パッドＢＰ２は、ソース用のｎ+型の半導体領域２４ｎ２の他、ｐ+型の半導体領域２４ｐ２を通じてチャネル形成用のｐ型の半導体領域２４ｐ１とも電気的に接続されている。パワーＭＯＳＱ１の動作時の上記電流Ｉ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１との間を溝１４の深さ方向に沿って（ドリフト層の厚さ方向に流れる）、かつゲート絶縁膜１５ｂの側面に沿って流れる。このような縦型のパワーＭＯＳＱ１は、チャネルが半導体基板の主面に対して水平な方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート電極８Ｇとドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。なお、ＰＷＬ２はｐ-型のｐウエルである。
次に、ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂの素子構成については、前記実施の形態１で説明したので省略する。ただし、ローサイドスイッチ用のパワーＭＯＳＱ２のしきい値電圧はハイサイドスイッチ用のパワーＭＯＳＱ１のしきい値電圧よりも高い値で制御する。これは、ハイサイドスイッチ用のパワーＭＯＳＱ１からローサイドスイッチ用のパワーＭＯＳＱ２にスイッチを切り換えるときに、電流（貫通電流）が端子ＥＴ１から端子ＥＴ４に向かって流れてしまう現象（セルフ・ターンオン）が生じるのを抑制するための構成であり、上記のようにすることにより、貫通電流の経路を抑制または遮断することができるので、上記セルフ・ターンオンを抑制または防止することができる。
次に、制御用のドライバ回路３ａ，３ｂが形成された半導体チップ５ｃについて説明する。半導体チップ５ｃの回路構成およびデバイス断面構成は、図５および図６で説明したのと同じである。ドライバ回路３ａの基本構成例を図４３に示す。なお、ドライバ回路３ｂのデバイス構成は、ドライバ回路３ａとほぼ同じなので、ドライバ回路３ａを説明することでドライバ回路３ｂの説明は省略する。
ドライバ回路３ａは、ｎ型のウエルＮＷＬ２に形成されたｐチャネル型の横型（チャネルが半導体基板ＳＵＢの主面に対して水平方向に形成されるタイプ）のパワーＭＯＳＱ３と、ｐ型のウエルＰＷＬ３に形成されたｎチャネル型の横型のパワーＭＯＳＱ４とを有している。パワーＭＯＳＱ３は、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ゲート絶縁膜１５ｐと、ゲート電極Ｇ３とを有している。ソース領域ＳＲ３およびドレイン領域ＤＲ３は、ｐ-型の半導体領域２５ａと、ｐ+型の半導体領域２５ｂとを有している。パワーＭＯＳＱ４は、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ゲート絶縁膜１５ｎと、ゲート領域Ｇ４とを有している。ソース領域ＳＲ４およびドレイン領域ＤＲ４は、ｎ-型の半導体領域２６ａと、ｎ+型の半導体領域２６ｂとを有している。また、ドレイン領域ＤＲ３，ＤＲ４は、出力用の端子ＥＴ７に接続され、出力用の端子ＥＴ７を介してハイサイドスイッチ用のパワーＭＯＳＱ１のゲートと電気的に接続される。また、ソース領域ＳＲ４は、端子ＥＴ８に接続され、この端子ＥＴ８を介してハイサイドスイッチ用のパワーＭＯＳＱ１のソースと電気的に接続される。
次に、図４４は上記パッケージ２０Ｂの実装状態の一例の平面図、図４５は図４４のパッケージ２０Ｂの側面図をそれぞれ示している。なお、図４４では配線基板３０の配線の様子が分かるようにパッケージ２０Ｂを透かして見せている。
配線基板３０は、例えばプリント配線基板からなり、その主面には、パッケージ２０Ｂ，３１，３２およびチップ部品３３，３４が搭載されている。パッケージ３１には、上記制御回路２が形成され、パッケージ３２には、上記負荷回路４が形成されている。チップ部品３３には、上記コイルＬ１が形成され、チップ部品３４には、上記コンデンサＣ１が形成されている。パッケージ３１のリード３１ａは、配線基板３０の配線３０ａを通じてパッケージ２０Ｂのリード７ｂ（７ｂ４）と電気的に接続されている。パッケージ２０Ｂのリード７ｂ１は、配線基板３０の配線３０ｂと電気的に接続されている。パッケージ２０Ｂの出力のリード（出力端子）７ｂ３は、配線基板３０の配線（出力配線）３０ｃを通じてチップ部品３３のコイルＬ１の一端に電気的に接続されている。チップ部品３３のコイルＬ１の他端は、配線基板３０の配線（出力配線）３０ｄを通じて負荷回路４と電気的に接続されている。パッケージ２０Ｂの基準電位ＧＮＤ用のリード７ｂ２は、配線基板３０の配線３０ｅを通じて複数のチップ部品３４のコンデンサＣ１の一端と電気的に接続されている。チップ部品３４のコンデンサＣ１の他端は、配線基板３０の配線３０ｄを通じて負荷回路４と電気的に接続されている。
次に、図４６は本実施の形態１のパッケージ２０Ｂを含む非絶縁型ＤＣ−ＤＣコンバータ１の回路システム構成の一例を示している。この回路システムでは、１つの負荷回路４に対して複数個のパッケージ２０Ｂが並列に接続されている。入力電源電位Ｖｉｎ、基準電位ＧＮＤおよび制御回路２は複数個のパッケージ２０Ｂに共通となっている。このような回路システムでは、パワーＭＯＳＱ１，Ｑ２、ドライバ回路３ａ，３ｂ，ＳＢＤＤ１がそれぞれ別々にパッケージングされている構成であると、システム全体の小型化が阻害される。これに対して、本実施の形態１では、パワーＭＯＳＱ１，Ｑ２、ドライバ回路３ａ，３ｂ，ＳＢＤＤ１（ＳＢＤＤ１はパワーＭＯＳＱ２と同一の半導体チップ５ｂに形成されている）が同一のパッケージ２０Ｂに収容されているので、システム全体を小型にすることができる。
次に、本実施の形態１のパッケージ２０Ｂの組立方法を図４７の組み立てフロー図を用いて説明する。
まず、３種類の半導体ウエハおよびダイシングテープを用意する（工程１００ａ，１００ｂ）。３種類の半導体ウエハの主面には、それぞれ半導体チップ５ａ〜５ｃが複数個形成されている。続いて、各半導体ウエハの裏面にダイシングテープを貼り付け、ダイシングブレードにより各半導体ウエハからそれぞれ半導体チップ５ａ〜５ｄを切り出す（工程１０１，１０２）。
次いで、リードフレームおよびダイボンドペーストを用意する（工程１０３ａ，１０３ｂ）。図４８および図４９にリードフレーム７の単位領域の要部平面図の一例を示す。図４８はリードフレーム７の主面を示し、図４９はリードフレーム７の裏面を示している。リードフレーム７は、図４８の左右方向に沿って延びる２つの枠体部７ｆ１と、２つの枠体部７ｆ１間を橋渡すように枠体部７ｆ１に対して直交する方向に延びる枠体部７ｆ２と、枠体部７ｆ１，７ｆ２の内周から単位領域の中央に向かって延びる複数のリード７ｂと、この複数のリード７ｂと一体成形されそのリード７ｂを通じて枠体部７ｆ１，７ｆ２に支持されている３つのダイパッド７ａ１〜７ａ３およびＬ字状の配線部７ｃとを有している。リード７ｂおよびダイパッド７ａ１〜７ａ３の裏面側の外周には、ハーフエッチング領域ＨＦが形成されており、他の部分よりも薄くされている。なお、図４９では図面を見易くするため上記ハーフエッチング領域ＨＦに斜線のハッチングを付した。また、ダイボンドペーストとしては、例えば銀（Ａｇ）ペーストを用いた。
続いて、上記リードフレーム７の各単位領域のダイパッド７ａ１〜７ａ３の主面上に、ダイボンドペーストを介して上記半導体チップ５ａ〜５ｃを搭載した後、熱処理を施しダイボンドペーストをキュアし、図５０の工程Ｓ１に示すように、半導体チップ５ａ〜５ｃをダイパッド７ａ１〜７ａ３上に固着する（工程１０４，１０５）。小さな半導体チップ５ｃ，５ａ，５ｂの順に搭載することで生産性の向上を図ることもできる。
次いで、２種類のワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６を用意する（工程１０６ａ，１０６ｂ）。ワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６は、いずれも例えば金（Ａｕ）からなるが、ワイヤＷＡ１，ＷＡ２は、例えば５０μｍの太さの太いワイヤであり、ワイヤＷＢ１〜ＷＢ６は、例えば３０μｍ太さの細いワイヤである。続いて、２種のワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６を超音波熱圧着法によりボンディングする（工程１０６）。ここで、太いワイヤＷＡ１，ＷＡ２のボンディング処理では、細いワイヤＷＢ１〜ＷＢ６のボンディング処理時よりも大きな荷重を必要とするので、先に細いワイヤＷＢ１〜ＷＢ６をボンディングした後に、太いワイヤＷＡ１，ＷＡ２をボンディングするとその時の大きな荷重により細いワイヤＷＢ１〜ＷＢ６が断線してしまう虞がある。特に発明者の検討によればダイパッド７ａ１〜７ａ３が分離している場合に上記のワイヤ断線不良が発生し易い。そこで、本実施の形態４のワイヤボンディング工程では、図５０の工程Ｓ２，Ｓ３で示すように、太いワイヤＷＡ１，ＷＡ２のボンディングを行った後、細いワイヤＷＢ１〜ＷＢ６のボンディングを行う。これにより、細いワイヤＷＢ１〜ＷＢ６の断線不良を抑制または防止できる。
次いで、封止用樹脂および封止用テープを用意する（工程１０７ａ，１０７ｂ）。続いて、トランスファーモールド法により樹脂封止（モールド）工程を行う（工程１０８）。トランスファーモールディング法は、ポット、ランナー、樹脂注入ゲートおよびキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナーおよび樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体ＭＢを形成する方法である。ＱＦＮ型のパッケージ２０Ｂの製造においては、複数の製品形成領域（デバイス形成領域、製品取得領域）を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファーモールド法や、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファーモールド法が採用されている。本実施の形態４では、例えば個別方式のトランスファーモールド法を採用している。
この樹脂封止工程では、例えば次のようにする。まず、樹脂成形金型の下型の金型面上に封止用テープを配置した後、その封止用テープ上にリードフレーム７を配置し、複数のリード７ｂの一部およびダイパッド７ａ１〜７ａ３の裏面が封止用テープに密着するように樹脂成形金型の型締め（クランプ）を行う。樹脂封止工程の前にリードフレーム７の裏面に封止用テープを貼り付けておく理由は、本実施の形態４のように１つのパッケージ６内に複数のダイパッド７ａ１〜７ａ３を持つような構成のものの樹脂封止工程では、図４８に示す３つのダイパッド７ａ１〜７ａ３の境界を形成するスリットの交点部分Ｚにおいて樹脂漏れが生じ易く、その交点部分Ｚを通じてダイパッド７ａ１〜７ａ３の裏面（パッケージ２０Ｂを配線基板に実装するときの実装面）側に入り込んだ樹脂（樹脂バリ）がパッケージ２０Ｂの実装を邪魔して実装不良を招くのを防止するためである。本実施の形態４では、上記のような樹脂漏れが生じないように、封止工程に先立って３つのダイパッドの裏面側（３つのダイパッドの境界を形成するスリットを含む）に封止用テープをしっかりと貼り付け上記交点部分Ｚ等から封止用樹脂がダイパッド７ａ１〜７ａ３の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ２０Ｂの実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド７ａ１〜７ａ３等にしっかりと接着されていることが好ましいので、そのような観点から封止用テープの粘着強度は、例えば０．５Ｎ以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケル（Ｎｉ）/パラジウム（Ｐｄ）/金（Ａｕ）フラッシュめっきの施されたリードフレーム７が使用されている。これは、Ｐｄ（パラジウム）めっき製のリードフレーム７の場合、パッケージ２０Ｂを配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀（Ａｇ）ぺーストを塗布しておくことが必要なのに対してそのようなＡｇペースト材が塗布されていなくてもワイヤを接続できる等の利点を有しているからである。ところで、Ｐｄめっき製のリードフレーム７の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Ｐｄめっき製のリードフレーム７の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム７にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたＰｄめっき膜も剥離してしまうため問題である。すなわち、Ｐｄめっき製のリードフレーム７を使用できない可能性がある。これに対して、本実施の形態４では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な利点を持つＰｄめっき製のリードフレーム７を使用できる。
続いて、上金型（キャビティ）内に封止用樹脂を注入し、ダイパッド７ａ１〜７ａ３の一部と、複数のリード７ｂの一部とが樹脂封止体ＭＢ（封止部材）から露出するように半導体チップ５ａ〜５ｃおよび複数のワイヤＷＡ１，ＷＡ２，ＷＢ１〜ＷＢ６を樹脂封止して樹脂封止体ＭＢを形成する。本実施の形態４では、上記のように、ダイパッド７ａ１〜７ａ３およびリード７ｂの裏面の周辺部にハーフエッチ領域を形成している。このように、ハーフエッチ領域（斜めのハッチングを付した領域）を形成することでダイパッド７ａ１〜７ａ３およびリード７ｂと樹脂封止体ＭＢとの密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード７ｂは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード７ｂの先端側の裏面外周部分もハーフエッチし、リード７ｂの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード７ｂの先端側外周部を押さえ込むようになるので、リード７ｂが変形したり剥離したりするのを抑制または防止することができるようになっている。
上記のような樹脂封止工程後、注入した封止用樹脂を硬化し（レジンキュア工程１０８）、マーク工程１０９を行った後に、リードフレーム７から個々の製品部分を分割する（工程１１０）。
（実施の形態５）
図５１は本実施の形態５のパッケージ２０Ｃの構成例の平面図、図５２は図５１のＸ６−Ｘ６線の断面図、図５３は図５１のＹ５−Ｙ５線の断面図を示している。なお、図５１でも、図面を見易くするため、樹脂封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。
本実施の形態５では、パッドと各部とを電気的に接続する配線の一部がワイヤに代えて金属板配線２１とされている。すなわち、半導体チップ５ａのパワーＭＯＳＱ１のソース電極用のパッドＢＰ２は、１つの金属板配線２１を通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ｂのパワーＭＯＳＱ２のパッドＢＰ１は、１つの金属板配線２１を通じて、リード７ｂ２（７ｂ）と電気的に接続されている。この金属板配線２１の構成や各部との接続方法は、前記実施の形態１で説明したものと同じなので説明を省略する。金属板配線２１もその全体が樹脂封止体ＭＢにより覆われている。
このように本実施の形態５によれば、ワイヤに代えて金属板配線２１を用いたことにより、配線経路に寄生するインダクタンスおよびインピーダンスをさらに低減できるので、スイッチング損失およびダイオード導通損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を実施の形態４よりもさらに向上させることができる。
また、ＳＢＤＤ１のアノード電極を大面積の金属板配線２１で基準電位ＧＮＤに電気的に接続するようになるので、アノード側の配線抵抗およびアノード電極側に寄生するインダクタンスＬａを大幅に低減できる。したがって、前記実施の形態４の場合よりもＳＢＤＤ１の効果を充分に発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。また、インダクタンスＬｋ，Ｌａを低減できるので、ノイズをさらに低減することもできる。
ここで、配線経路に寄生するインダクタンスのみ着目した場合、ドライバ回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１と各部とを電気的に接続するワイヤＷＢ１〜ＷＢ６も金属板配線２１で形成した方が好ましい。しかし、ドライバ回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１の開口部は、例えば９０μｍと狭く、ワイヤＷＢ１〜ＷＢ６の代わりに金属板配線２１を接続するとなると金属板配線２１も幅の狭いものを使用せざるを得ず、ワイヤと比べても寄生インダクタンスを低減する上で充分な効果が得られないことが予想される。また、例えば１００μｍ以下の金属板配線２１を製造するのは困難であり、ワイヤと比べ接続するのが困難でもあるため、製品コストの増加や製品歩留まりの低下が懸念される。また、ドライバ回路３ａ，３ｂ用の半導体チップ３ｃも同一のパッケージ２０Ｃ内に収容されているので、ワイヤでも充分寄生インダクタンスを小さくできる。そこで、本実施の形態５では、ドライバ御回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１と各部とをワイヤＷＢ１〜ＷＢ６で接続する構成を採用している。
ただし、上記のようにパワーＭＯＳＱ１，Ｑ２とドライバ回路３ａ，３ｂとを結ぶ配線経路では、その配線経路での寄生インダクタンスを低減するため、複数本のワイヤＷＢ１，ＷＢ２を並べて接続している。すなわち、この部分では、例えば２００μｍ幅の幅広の金属板配線２１を使用できるので、ワイヤＷＢ１，ＷＢ２に代えて金属板配線２１を使用することができる。このようにパワーＭＯＳＱ１，Ｑ２とドライバ回路３ａ，３ｂとの間については、双方を金属板配線２１で電気的に接続することにより、寄生するインダクタンスを低減することができるので、スイッチング損失を低減することができる。
（実施の形態６）
図５４および図５５は本実施の形態６のパッケージ２０Ｄの図５１のＸ６−Ｘ６線およびＹ５−Ｙ５線に相当する箇所の断面図を示している。なお、パッケージ２０Ｄ内の様子は図５１で示したのと同じである。また、パッケージ２０Ｄの上面は、パッケージ２０Ｄの搭載面（配線基板と対向する面）とは反対側の面である。
本実施の形態６では、前記実施の形態５と同様にパッドと各部とが金属板配線２１によって接続されている。ただし、その金属板配線２１の一部が樹脂封止体ＭＢから露出されている。金属板配線２１は、特に半導体チップ５ａ，５ｂの熱発生源であるパワーＭＯＳＱ１，Ｑ２の形成領域を覆うように配置されている。ここでは、半導体チップ５ａ，５ｂを覆う２つの金属板配線２１の両方がパッケージ２０Ｄの上面から露出している場合が例示されているが、発熱量が相対的に高いローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂ側の金属板配線２１のみを露出させるような構成としても良い。また、パッケージ２０Ｄの上面に放熱フィンを載せ金属板配線２１の露出面に接合することにより、放熱性をさらに向上させることもできる。
本実施の形態６によれば、前記実施の形態４，５で得られた効果の他に、金属板配線２１に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べてパッケージ２０Ｄの組み立て工程を低減でき、パッケージ２０Ｄの組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
（実施の形態７）
ＤＣ−ＤＣコンバータの大電流化および高周波化に起因する他の問題として動作時の熱の問題がある。特に、前記実施の形態１，４〜６での説明では、半導体チップ５ａ，５ｂを１つのパッケージに収容する構成なので、高い放熱性が必要となる。本実施の形態７では、その放熱性を考慮した構成について説明する。
図５６は、本実施の形態７のパッケージ２０Ｅの断面図を示している。ここでは、リード７ｂが前記実施の形態４〜６のリード７ｂの場合に対して逆成型されている。この構造ではダイパッド７ａ１，７ａ２の裏面（半導体チップ５ａ，５ｂが搭載された面の反対側の面）がパッケージ６の上面に露出され、リード７ｂの裏面（配線基板の端子と接合される接合面）側がパッケージ２０Ｅの搭載面に露出されている。
また、図５７は、図５６のパッケージ２０Ｅを配線基板３０に搭載した状態の一例の断面図を示している。パッケージ２０Ｅの裏面（搭載面）のリード７ｂは、例えば鉛／錫半田等のような接着材３８を介して配線基板３０の端子と接合されている。パッケージ２０Ｅの上面、すなわち、ダイパッド７ａ１，７ａ２の裏面には、例えばシリコーンゴム等のような高い熱伝導性を有する絶縁シート３９を介して放熱フィン（ヒートシンク）４０が接合されている。この構成では、半導体チップ５ａ，５ｂで発生した熱は、半導体チップ５ａ，５ｂの裏面からダイパッド７ａ１，７ａ２を通じて放熱フィン４０に伝わり放熱されるようになっている。これにより、１つのパッケージ２０Ｅ内に２つの半導体チップ５ａ，５ｂを有するような構成において、非絶縁型ＤＣ−ＤＣコンバータ１が大電流化および高周波化されても、高い放熱性を得ることができる。ここでは、風冷式のヒートシンクを例示したが、例えば放熱体に冷却流水を流すことができるような流路を持つ液冷式のヒートシンクを用いても良い。
（実施の形態８）
前記実施の形態１〜７では、ＳＢＤとＭＯＳとを同一半導体チップの別領域に形成しているが、この構造では、ＳＢＤの形成領域には、ＭＯＳの形成領域を配置できないし、半導体チップのサイズは決まっているので、ＳＢＤを内蔵した分だけＭＯＳの面積が小さくなり、ＭＯＳの導通損失が増大する問題がある。
そこで、本実施の形態８では、例えば図５８に示すように、パワーＭＯＳＱ２の単位トランジスタの形成領域ＬＱＲ（活性領域）内に、ＳＢＤＤ１が形成されている。ここでは、パワーＭＯＳＱ２の単位トランジスタにおいて、もともとパッドＢＰ１とｐ型の半導体領域１２とを接続するために形成していた溝１６を、主面からチャネル層（ｐ型の半導体領域１２）を突き抜けるまで深く形成し、その溝１６の底面で、溝１６内のバリアメタル層１０ａとｎ-型のエピタキシャル層５ＬＥＰとを接触させてショットキー接続を形成するようにしている。また、パッドＢＰ１とｐ型の半導体領域１２との接続は、溝１６の側面においてオーミック接続を形成するようにしている。
このような構成とすることにより、半導体チップ５ｂ内にＳＢＤＤ１の専用領域を確保する必要がなくなるので、半導体チップ５ｂの主面内におけるパワーＭＯＳＱ２の形成領域の面積を減らすことなく、大面積のＳＢＤを形成することができる。図５９は本実施の形態８の損失分析の計算結果を示している。本構造では、パワーＭＯＳＱ２の寄生ダイオード（ボディダイオード）ＤｐとＳＢＤＤ１との計算上での区別ができないため一体となっているが、導通損失、ドライブ損失は変わらず、ボディダイオード損失が大幅に低減していることがわかる。ＳＢＤＤ１を別領域に形成した場合の損失低減効果は、約０．２Ｗ程度であるが、本実施の形態８の構成の場合では、約０．５５Ｗの損失低減が可能である。
ところで、ただ単純に溝１６を深くしただけの構成では、以下の２つの問題があることを本発明者は見出した。
第１の問題はバリアメタル層１０ａとｐ型の半導体領域１２との接続性についてである。すなわち、通常、ｐ型の半導体領域１２の不純物濃度は、例えば〜１０17／ｃｍ3オーダーであり、オーミックコンタクトを形成するためには不純物濃度が低い。このため、パッドＢＰ１とｐ型の半導体領域１２との良好な接続ができない。
また、第２の問題は、ｎ-型のエピタキシャル層５ＬＥＰの不純物濃度が高いため、ショットキー接合部でのリーク電流が大きいという問題である。すなわち、本実施の形態８の構成では、パワーＭＯＳＱ２とＳＢＤＤ１とを同じ領域に設けるので、前記実施の形態１〜７のように、パワーＭＯＳＱ２の形成領域だけに深いｎウエルを形成し、かつ、ＳＢＤＤ１の形成領域に低濃度のｎ-型のエピタキシャル層を用いてショットキー接続を形成するという作り分けができない。ここで、〜１０16／ｃｍ3程度の不純物濃度を持つｎ-型のエピタキシャル層にショットキー接合を形成すると、ＳＢＤのリーク電流が大きすぎてリーク電流による損失が大きくなってくる。
そこで、本実施の形態８では、図５８に示すように、上記第１の問題を解決すべく、ｐ型の半導体領域１２内に溝１６の側面に接するようにｐ+型の半導体領域（第６半導体層）４１が形成されており、その溝１６の側面でバリアメタル層１０ａとｐ+型の半導体領域４１とのオーミック接続がなされている。これにより、パッドＢＰ１とｐ型の半導体領域１２との良好な接続が可能となる。なお、ｐ+型の半導体領域４１は、チャネル（すなわち、溝１４の側面）に達しないように形成されている。もし、チャネルまでｐ+型の半導体領域４１が形成されると、反転層が形成され難くなり、またしきい値電圧Ｖｔが増加してしまうが、本実施の形態８のようにチャネルに達しないように形成することで、上記問題を改善できる。
また、本実施の形態８では、上記第２の問題を解決すべく、溝（第２の溝）１６の底部側のバリアメタル層１０ａが接する領域に、ｎ- - 型の半導体領域（第５半導体層）４２を形成し、ショットキー接合部でのｎ-型のエピタキシャル層５ＬＥＰの不純物濃度を局所的に低くする。すなわち、ｎ- - 型の半導体領域４２により、ショットキー接合部にｎ-型のエピタキシャル層５ＬＥＰよりも高抵抗の領域を形成する。これにより、オン抵抗は増加させずに、ＳＢＤＤ１のリーク電流を下げることができる。
この場合、ＳＢＤＤ１は、図１１等に示した半導体チップ５ｂのパワーＭＯＳＱ２の各単位トランジスタセルの形成領域ＬＱＲの複数のストライプ状のゲート電極８Ｇの全ての隣接間に形成しても良いが、１つおきまたは数ラインおきに配置しても良い。なお、パッドＢＰ１，６ＢＰ、ゲートフィンガ６ａ，６ｂ、ゲート電極８Ｇおよびゲート配線８Ｌの平面レイアウトは、前記図９〜図１１、図２５〜図２８を用いて説明したのと同じである。
次に、本実施の形態８の半導体チップ５ｂの製造方法の一例を図６０のフロー図に沿って図６１〜図６６により説明する。また、比較のため、本発明者が検討したＳＢＤとＭＯＳとを有する半導体チップの製造方法例のフロー図を図６７に示す。
まず、図６１に示すように、ｎ+型のシリコン単結晶からなる半導体ウエハ（平面円形状の半導体基板５ＬＳ）を用意し、その主面上に、例えば２×１０16／ｃｍ3程度の不純物濃度のｎ-型のエピタキシャル層５ＬＥＰをエピタキシャル法により形成する（工程２００）。発明者が検討した図６７の工程３００では、エピタキシャル層の不純物濃度が、例えば５×１０15／ｃｍ3程度と低濃度であるのに対して、本実施の形態８の方法では、ＳＢＤＤ１をパワーＭＯＳＱ２の単位トランジスタセルの形成領域内に形成するためにエピタキシャル層５ＬＥＰの不純物濃度を低くする必要はない。
続いて、半導体ウエハのエピタキシャル層５ＬＥＰに上記ｐウエルＰＷＬ１をイオン注入法およびその後の熱拡散処理により形成する（工程２０１）。発明者が検討した図６７では、ｐウエルＰＷＬ１の形成工程２０１の前に、パワーＭＯＳＱ２のオン抵抗を低減するためにエピタキシャル層５ＬＥＰに深いｎウエルＮＷＬ１を形成している（工程３００）。これに対して、本実施の形態８では、上記のようにエピタキシャル層５ＬＥＰの不純物濃度を低くしないで済むので、深いｎウエルが不要となり、その形成工程３００を削減できる。したがって、半導体チップ５ｂの製造時間を短縮でき、スループットを向上させることができる。
その後、半導体ウエハの主面にエピタキシャル層５ＬＥＰに達する溝１４を形成（工程２０２）した後、半導体ウエハ主面のエピタキシャル層５ＬＥＰ表面に酸化処理を施して、溝１４内を含むエピタキシャル層５ＬＥＰの表面にゲート絶縁膜１５を形成する（工程２０３）。その後、例えば低抵抗な多結晶シリコン膜を半導体ウエハの主面上に堆積するとともに、溝１４内に埋め込む。その後、その多結晶シリコン膜をエッチング法によりパターニングすることにより、溝１４内に上記ゲート電極８Ｇを形成するとともに、上記ゲート配線８Ｌを形成する（工程２０４）。
次いで、半導体ウエハの主面に、例えばホウ素等のようなｐ型の不純物をイオン注入し熱拡散することにより、ｐ型の半導体領域１２を形成した後（工程２０５）、半導体ウエハの主面に、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物をイオン注入し熱拡散することによりゲート電極８Ｇ間のｐ型の半導体領域１２の上層にソース用のｎ+型の半導体領域１３を形成する（工程２０６）。
続いて、半導体ウエハの主面上に絶縁層９ａを堆積した後、その絶縁層９ａに開口部９ａ１を形成した後、図６２に示すように、その絶縁層９ａをイオン注入マスクとして、例えばホウ素等のようなｐ型不純物をｐ型の半導体領域１２にイオン注入し、さらにその後、その不純物に対して熱拡散処理を施すことにより、図６３に示すように、半導体ウエハのｐ型の半導体領域１２に、上記開口部９ａ１よりも平面的に広いｐ+型の半導体領域４１を形成する（工程２０７）。この熱拡散処理では、ｐ+型の半導体領域４１がチャネル側（溝１４の側面側）に達しないように、低温で短時間の熱処理を施すことが好ましい。
次いで、絶縁層９ａをエッチングマスクとして、そこから露出するシリコン部分を（すなわち、ｎ+型の半導体領域１３、ｐ型の半導体領域１２、ｐ+型の半導体領域４１、ｐ型の半導体領域１２およびｎ-型のエピタキシャル層５ＬＥＰの上部を順に）エッチングすることにより、図６４に示すように、ｐ型の半導体領域１２を突き抜けその下層のｎ-型のエピタキシャル層５ＬＥＰに達するような溝１６を形成する（工程２０８）。溝１６の側面からは上記ｐ+型の半導体領域４１が露出されている。
続いて、図６５に示すように、絶縁層９ａをイオン注入マスクとして、溝１６の底部にｐ型不純物をイオン注入することにより、溝１６の底部のｎ-型のエピタキシャル層５ＬＥＰのｎ型不純物の濃度を局所的に低くする。その後、熱拡散処理を施すことにより、溝１６の底部領域にｎ- - 型の半導体領域４２を形成する（工程２０９）。なお、本実施の形態８ではｐ+型の半導体領域４１を既に形成しているので、図６７のｐ+インプラ拡散工程３０１は不要である。
その後、絶縁層９ａに対してエッチング処理を施すことにより、開口部９ａ１の開口幅を図６６に示すように広げる。この段階の開口部９ａ１は、上記コンタクトホール１１ｃであり、その底面からは、ｎ+型の半導体領域１３が露出している。続いて、図５８に示したように、下層から順にバリアメタル層１０ａ、メタル層１０ｂを堆積する（工程２１０，２１１）し、これをエッチング法によりパターニングすることにより、上記パッドＢＰ１，６ＢＰおよびゲートフィンガ６ａ，６ｂを形成する。その後、半導体ウエハの裏面に、例えば金（Ａｕ）を蒸着することにより裏面電極ＬＢＥを形成する（工程２１２）。これ以降は、通常の工程を経て半導体ウエハから個々の半導体チップを切り出し、半導体チップを製造する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばＢＧＡ（Ball Grid Array）パッケージ構造を採用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の一例の回路図である。 図１の半導体装置の制御回路の一例の回路図である。 図1の半導体装置の動作時のタイミングチャートの一例の説明図である。 本発明者が検討した半導体装置の半導体チップ構成例の説明図である。 半導体装置の回路の説明図である。 制御用チップが形成された半導体チップにおける寄生動作の説明図である。 本発明者が検討したローサイドスイッチ用の電界効果トランジスタが形成された現状の半導体チップの一例の全体平面図である。 図７のローサイドスイッチ用の電界効果トランジスタのゲート抵抗と損失との依存性の計算結果を概略的に示したグラフ図である。 図１の半導体装置のローサイドスイッチ用の電界効果トランジスタおよびショットキーバリアダイオードが形成された半導体チップの全体平面図である。 図９にボンディングワイヤおよび外部電極を配置した様子を示す半導体チップの全体平面図である。 図９の領域Ａの拡大平面図である。 図１１のＹ１−Ｙ１線の断面図である。 図１１のＹ２−Ｙ２線の断面図である。 図９のショットキーバリアダイオードの要部拡大断面図である。 図９のローサイドスイッチ用の電界効果トランジスタの単位トランジスタセルの拡大断面図である。 図１１のＸ１−Ｘ１線の断面図である。 図１６の要部拡大断面図である。 デットタイム期間中にショットキーバリアダイオードに転流する電流の計算結果を示すグラフ図である。 ショットキーバリアダイオードを、電界効果トランジスタとは別の半導体チップに形成した場合と、電界効果トランジスタと同一の半導体チップに形成した場合との損失の計算結果を示すグラフ図である。 本発明の一実施の形態である半導体装置のパッケージ内部を透かして見たときのパッケージ主面側の全体平面図である。 図２０のＸ２−Ｘ２線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見たときのパッケージ主面側の全体平面図である。 図２２のＸ３−Ｘ３線の断面図である。 本発明のさらに他の実施の形態である半導体装置の図２２のＸ３−Ｘ３線に相当する箇所の断面図である。 本発明の他の実施の形態である半導体装置の半導体チップの全体平面図である。 図２５にボンディングワイヤおよび外部電極を配置した様子を示す半導体チップの全体平面図である。 本発明のさらに他の実施の形態である半導体装置の半導体チップの全体平面図である。 図２７にボンディングワイヤおよび外部電極を配置した様子を示す半導体チップの全体平面図である。 本発明者が検討した半導体装置に寄生するインダクタンス成分を示した等価回路図である。 半導体装置の回路動作の説明図である。 図３０の回路動作時のデバイス断面の説明図である。 本発明の他の実施の形態である半導体装置のパッケージの主面側の全体平面図である。 図３２の半導体装置のパッケージの側面図である。 図３２の半導体装置のパッケージの裏面側の全体平面図である。 図３２の半導体装置のパッケージの外観斜視図である。 図３２の半導体装置のパッケージ内部を透かして見たときのパッケージ主面側の全体平面図である。 図３６のＹ３−Ｙ３線の断面図である。 図３６のＸ４−Ｘ４線の断面図である。 図３６の半導体装置を構成する第１半導体チップの主面側の全体平面図である。 図３９のＸ５−Ｘ５線の断面図である。 図３９の第１半導体チップの要部断面図である。 図３９のＹ４−Ｙ４線の断面図である。 図３６の半導体装置を構成する第３半導体チップの要部断面図である。 図３２の半導体装置の実装状態の一例の平面図である。 図４４の半導体装置の実装状態の側面図である。 図３２の半導体装置を含む回路システム構成の一例を示す回路図である。 図３２の半導体装置の組立工程を示すフロー図である。 図３２の半導体装置の組立工程で用いるリードフレームの単位領域の主面側の一例の平面図である。 図４８のリードフレームの単位領域の裏面側の平面図である。 図３２の半導体装置の組立工程中におけるリードフレームの単位領域の平面図である。 本発明の他の実施の形態である半導体装置の構成例を示す平面図である。 図５１のＸ６−Ｘ６線の断面図である。 図５１のＹ５−Ｙ５線の断面図である。 本発明の他の実施の形態である半導体装置の図５１のＸ６−Ｘ６線に相当する箇所の断面図である。 図５４の半導体装置の図５１のＹ５−Ｙ５線に相当する箇所の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 図５６に放熱フィンを取り付けた構成の半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の第２半導体チップの要部断面図である。 図５８の半導体装置の損失の計算結果を示すグラフ図である。 図５８の半導体装置の第２半導体チップの製造例のフロー図である。 図５８の第２半導体チップの製造工程中の要部断面図である。 図６１に続く第２半導体チップの製造工程中の要部断面図である。 図６２に続く第２半導体チップの製造工程中の要部断面図である。 図６３に続く第２半導体チップの製造工程中の要部断面図である。 図６４に続く第２半導体チップの製造工程中の要部断面図である。 図６５に続く第２半導体チップの製造工程中の要部断面図である。 本発明者が検討した第２半導体チップの製造工程例のフロー図である。
符号の説明
１ 非絶縁型ＤＣ−ＤＣコンバータ
２ 制御回路
３ａ ドライバ回路（第１制御回路）
３ｂ ドライバ回路（第２制御回路）
４ 負荷回路
５ａ 半導体チップ（第１半導体チップ）
５ｂ 半導体チップ（第２半導体チップ）
５ｃ 半導体チップ（第３半導体チップ）
５ｄ 半導体チップ（第４半導体チップ）
５ＬＳ 半導体基板
５ＬＥＰ エピタキシャル層
６ａ ゲートフィンガ（第１メタルゲート配線）
６ｂ ゲートフィンガ（第２メタルゲート配線）
６ｃ，６ｄ ゲートフィンガ
６ＢＰ，６ＢＰ１，６ＢＰ２ ボンディングパッド（メタルゲート端子）
７Ｅ 外部電極
７ リードフレーム
７ａ１ ダイパッド（第１チップ搭載部）
７ａ２ ダイパッド（第２チップ搭載部）
７ａ３ ダイパッド（第３チップ搭載部）
７ａ４ ダイパッド（第４チップ搭載部）
７ｂ，７ｂ１〜７ｂ７ リード
７ｃ 配線部
７ｆ１，７ｆ２ 枠体部
８ ゲートパターン
８Ｇ ゲート電極
８Ｌ ゲート配線
９ａ，９ｂ 絶縁層
１０ａ バリアメタル層
１０ｂ メタル層
１２ ｐ型の半導体領域
１３ ｎ+型の半導体領域
１４ 溝
１５，１５ｂ，１５ｎ，１５ｐ ゲート絶縁膜
１６ 溝
１７ ｐ+型の半導体領域
１８ 表面保護膜
１９ 開口部
２０Ａ〜２０Ｅ パッケージ
２１ 金属板配線
２２ バンプ電極
２４ｎ１ ｎ-型の半導体領域
２４ｐ１ ｐ型の半導体領域
２４ｎ２ ｎ+型の半導体領域
２４ｐ２ ｐ+型の半導体領域
２５ａ ｐ-型の半導体領域
２５ｂ ｐ+型の半導体領域
２６ａ ｎ-型の半導体領域
２６ｂ ｎ+型の半導体領域
３０ 配線基板
３０ａ〜３０ｅ 配線
３１，３２ パッケージ
３３，３４ チップ部品
３８ 接着材
３９ 絶縁シート
４０ 放熱フィン
４１ ｐ+型の半導体領域（第６半導体層）
４２ ｎ- - 型の半導体領域（第５半導体層）
５０Ａ 非絶縁型ＤＣ−ＤＣコンバータ
Ｑ１ パワーＭＯＳ・ＦＥＴ（第１電界効果トランジスタ）
Ｑ２ パワーＭＯＳ・ＦＥＴ（第２電界効果トランジスタ）
Ｑ３ パワーＭＯＳ・ＦＥＴ
Ｑ４ パワーＭＯＳ・ＦＥＴ
Ｄ１ ショットキーバリアダイオード
Ｄｐ 寄生ダイオード
Ｌ１ コイル
Ｃ１ コンデンサ
Ｎ１ 出力ノード（出力端子）
Ｖｉｎ 入力用電源電位
ＧＮＤ 基準電位
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン
ＩＮ１ 入力信号
ＯＵＴ１ 出力信号
ＥＴ１ 端子（第１電源端子）
ＥＴ２，ＥＴ３ 端子
ＥＴ４ 端子（第２電源端子）
ＥＴ５ 端子
ＥＴ６ 端子
ＥＴ７ 端子
ＥＴ８ 端子
Ｉ１，Ｉ２ 電流
ＵＶＬ 保護回路
ＳＵＢ 半導体基板
ＮＩＳＯ ｎ型の半導体領域
ＰＷ ｐ型の半導体領域
ＣＨＮ ｎ型の半導体領域
ＣＨＰ ｐ型の半導体領域
ＰＲ１ ｐ+型の半導体領域
ＮＲ１ ｎ+型の半導体領域
Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート電極
ＳＲ１，ＳＲ２，ＳＲ３ ソース領域
ＤＲ１，ＤＲ２，ＤＲ３ ドレイン領域
ＭＢ 樹脂封止体
ＢＰ１〜ＢＰ４，ＢＰ７〜ＢＰ１１ ボンディングパッド
ＷＡ１，ＷＡ２ ボンディングワイヤ
ＷＢ１〜ＷＢ６ ボンディングワイヤ
ＦＬＤ フィールド絶縁膜
ＰＷＬ１，ＰＷＬ２，ＰＷＬ３ ｐウエル
ＮＷＬ１，ＮＷＬ２ ｎウエル
ＳＤＲ ショットキーバリアダイオードの形成領域
ＬＱＲ ローサイド用のパワーＭＯＳ・ＦＥＴの形成領域

Claims (18)

  1. 電界効果トランジスタと、前記電界効果トランジスタに並列に接続されるショットキーバリアダイオードとを同一の半導体チップに備え、
    前記半導体チップには、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域が、前記ショットキーバリアダイオードの形成領域を挟むように配置されており、
    前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第１メタルゲート配線と、前記ショットキーバリアダイオードの形成領域を挟むように前記第１メタルゲート配線から前記ショットキーバリアダイオードの形成領域に向かって前記複数のトランジスタセルの形成領域上に延在する複数の第２メタルゲート配線とが配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記半導体チップの外部には前記ショットキーバリアダイオードのアノードが電気的に接続される端子が配置されており、前記ショットキーバリアダイオードの形成領域は、前記端子の延在方向に沿うように配置されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記ショットキーバリアダイオードの形成領域の中心位置は、前記半導体チップの中心位置と同一であることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第１方向の端辺から反対側の端辺に向かって延在して配置され、前記第１方向に交差する第２方向の中央に配置されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記半導体チップの前記第１方向の長さは、前記半導体チップの前記第２方向の長さよりも長いことを特徴とする半導体装置。
    。
  6. 請求項１記載の半導体装置において、前記半導体チップの主面の前記第１メタルゲート配線、前記第２メタルゲート配線およびメタルゲート端子の形成されていない領域には、前記複数のトランジスタセルのソースおよび前記ショットキーバリアダイオードのアノードが電気的に接続されるメタル端子が配置されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記半導体チップの外部には端子が配置されており、前記端子はボンディングワイヤを通じて前記メタル端子と電気的に接続されていることを特徴とする半導体装置。
  8. 電界効果トランジスタと、前記電界効果トランジスタに並列に接続されるショットキーバリアダイオードとを同一の半導体チップに備え、
    前記半導体チップには、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域と、前記ショットキーバリアダイオードの形成領域とが配置されており、
    前記ショットキーバリアダイオードの形成領域の中心位置は、前記半導体チップの中心位置からずれていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第１メタルゲート配線と、前記第１メタルゲート配線から前記複数のトランジスタ配置領域上に延在する複数の第２メタルゲート配線と、前記第１、第２メタルゲート配線および前記半導体チップの外部のゲート端子が電気的に接続されるメタルゲート端子とが配置され、
    前記ショットキーバリアダイオードの形成領域は、前記メタルゲート端子が配置された辺に対向する端辺側に配置されていることを特徴とする半導体装置。
  10. 請求項８記載の半導体装置において、前記半導体チップの外部には前記ショットキーバリアダイオードのアノードが電気的に接続される端子が配置されており、前記ショットキーバリアダイオードの形成領域は、前記半導体チップにおいて前記端子が配置される端辺側に配置されていることを特徴とする半導体装置。
  11. 請求項８記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第１方向の端辺から反対側の端辺に向かって延在するように配置され、前記第１方向に交差する第２方向の一方の短辺側に配置されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記半導体チップの前記第１方向の長さは、前記半導体チップの前記第２方向の長さよりも長いことを特徴とする半導体装置。
  13. 請求項８記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第１方向の一方の端辺側に配置され、前記第１方向に交差する第２方向の端辺から反対側の端辺に延在するように配置されていることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第１メタルゲート配線と、前記第１メタルゲート配線から前記複数のトランジスタ配置領域上に延在する複数の第２メタルゲート配線と、前記第１、第２メタルゲート配線および前記半導体チップの外部のゲート端子が電気的に接続されるメタルゲート端子とが配置されており、
    前記ショットキーバリアダイオードの形成領域は、前記第１メタルゲート配線および前記第２メタルゲート配線によって取り囲まれるように配置されていることを特徴とする半導体装置。
  15. 請求項８記載の半導体装置において、前記半導体チップの主面の前記第１メタルゲート配線、第２メタルゲート配線およびメタルゲート端子の形成されていない領域には、前記複数のトランジスタセルのソースおよび前記ショットキーバリアダイオードのアノードが電気的に接続されるメタル端子が配置されていることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、前記半導体チップの外部には端子が配置されており、前記端子はボンディングワイヤを通じて前記メタル端子と電気的に接続されていることを特徴とする半導体装置。
  17. 以下の工程を有することを特徴とする半導体装置の製造方法：
    （ａ）半導体基板の第１導電型の第１半導体層上に第１導電型の半導体層であって前記第１半導体層よりも第１導電型の不純物濃度が低い第２半導体層を形成する工程、
    （ｂ）前記第２半導体層上に第１導電型と反対の第２導電型の第３半導体層を形成する工程、
    （ｃ）前記第３半導体層上に第１導電型の第４半導体層を形成する工程、
    （ｄ）前記半導体基板の主面から前記第２半導体層に達する第１の溝を形成する工程、
    （ｅ）前記第１の溝内に、電界効果トランジスタを形成する複数のトランジスタセルのゲート絶縁膜を形成した後、ゲート電極を形成する工程、
    （ｆ）前記半導体基板の主面から前記第２半導体層に達する第２の溝を形成する工程、
    （ｇ）前記第２の溝の底部の前記第２半導体層に、前記第２半導体層よりも第１導電型の不純物濃度が低い第５半導体層を形成する工程、
    （ｈ）前記第２の溝内に、ショットキー接合を形成する第１メタル層を形成し、前記第１メタル層と前記第５半導体層との接触部にショットキーバリアダイオードを形成する工程。
  18. 請求項１７記載の半導体装置の製造方法において、前記第２の溝の形成工程は、前記半導体基板の主面上に前記第２の溝を形成するための開口部を有するマスキングパターンを形成する工程と、前記マスキングパターンを不純物導入マスクとして、前記開口部を通じて前記第３半導体層に前記第２導電型の不純物を導入した後、その第２導電型の不純物を拡散させることにより、前記第３半導体層に前記開口部よりも平面的に広く、かつ、前記第３半導体層よりも第２導電型の不純物濃度が高い第２導電型の第６半導体層を形成する工程と、前記マスキングパターンをエッチングマスクとして、前記開口部から露出する前記第４半導体層、前記第３半導体層、前記第６半導体層および前記第２半導体層を順にエッチングして前記第２の溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
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